JP6674395B2 - 半導体装置 - Google Patents
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Description
ulated Gate Bipolar Transistor)が用いられている。
では、逆並列のダイオード領域を有していないので、別チップでダイオードを設ける必要
があるが、IGBTとダイオードとが一体形成された半導体装置として、逆導通型のIG
BTがある。しかし、この逆導通型のIGBTでは、IGBTのp形ベース領域に導入さ
れた不純物元素によって正孔の注入が多くなるため、ダイオードの高速スイッチング化が
難しくなる場合がある。
提供することである。
は同一の符号を付し、一度説明した部材については適宜その説明を省略する。
のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸
法や比率が異なって表される場合もある。
濃度の相対的な高低を表す。すなわち、「+」が付されている領域、何も付されていない
領域、「−」が付されている領域の順に不純物濃度が相対的に高いことを示す。また、不
純物濃度が高いことをキャリア濃度が高いと置き換えてもよい。
態を実施してもよい。
本発明の第1実施形態について、図1、図2を用いて説明する。図1(a)は、第1実
施形態に係る半導体装置を表す模式的断面図であり、図1(b)は、A−A’における模
式的平面図である。また、以下に表す図には、半導体装置の方向を表すために三次元座標
(XYZ座標系)を導入している。X方向(第1方向)とY方向(第2方向)は、互いに
同一平面において直交している。また、Z方向(第3方向)は、X方向とY方向に直交し
ている。
ミッタ電極10(第1電極)と、コレクタ電極19(第2電極)と、を備える。コレクタ
電極19からエミッタ電極10へ向かう方向がZ方向となる。なお、半導体装置1は、ト
ランジスタとして機能するIGBTと、還流ダイオードとして機能するFWD(Free
Wheeling Diode)が一体化している。
体領域15とn形半導体領域16(両者で第1半導体領域25)が設けられている。n形
半導体領域16は、Z方向において、コレクタ電極19とn−形半導体領域15との間に
位置している。なお、n−形半導体領域15をn−形ベース領域、n形半導体領域16を
n形バッファ領域と読み替えてもよい。
導体領域)とn+形カソード領域18(第3半導体領域)が設けられている。また、p+
形コレクタ領域17とn+形カソード領域18は、Y方向において交互に隣接するように
設けられている。p+形コレクタ領域17、及びn+形カソード領域18は、コレクタ電
極19と電気的に接続している。
域12(第4半導体領域)が設けられている。p形ベース領域12とエミッタ電極10と
の間には、n+形エミッタ領域11(第5半導体領域)が選択的に設けられている。p形
ベース領域12及びn+形エミッタ領域11は、エミッタ電極10と電気的に接続してい
る。
ソード電極として機能する。
、ゲート絶縁膜14(第1絶縁膜)を介してゲート電極13(第3電極)が接している。
向において複数設けられている。図1(a)に表すゲート電極13の構造は、所謂トレン
チゲート型構造であるが、その構造はプレーナ型であってもよい。
けられた引き抜きn形チャネル領域20を有している。本実施形態では、p形ベース領域
12とゲート絶縁膜14とによって挟まれたn形半導体領域を引き抜きn形チャネル領域
20とする。すなわち、引き抜きn形チャネル領域20はY方向において、p形ベース領
域12とゲート絶縁膜14との間に位置している。また、引き抜きn形チャネル領域20
は、n−形半導体領域15に接している。引き抜きn形チャネル領域20をn−形半導体
領域15の一部と見なせば、引き抜きn形チャネル領域20とn−形半導体領域15とを
総括的にn−形半導体領域15としてもよい。更に、引き抜きn形チャネル領域20とエ
ミッタ電極10の間には、p+形コンタクト領域9(第6半導体領域)が形成されている
。すなわち、引き抜きn形チャネル領域20はZ方向において、n−形半導体領域15と
p+形コンタクト領域9との間に位置している。これにより、引き抜きn形チャネル領域
20は、p+形コンタクト領域9、p形ベース領域12及びゲート絶縁膜14を介したゲ
ート電極13に囲まれた構造となっている。
チャネル領域20に挟まれたゲート電極13(第3電極)は、ゲートとしての機能を有し
ていないのでエミッタ電極10に接続しても良い。この場合には、ゲート容量が低減でき
、高速化に有利になる。
の主成分は、例えば、ケイ素(Si)である。複数の半導体領域のそれぞれの主成分は、
シリコン炭化物(SiC)、窒化ガリウム(GaN)等であってもよい。n+形、n形、
n−形等の導電形の不純物元素としては、例えば、リン(P)、ヒ素(As)等が適用さ
れる。p+形、p形等の導電形の不純物元素としては、例えば、ホウ素(B)等が適用さ
れる。また、半導体装置1において、p形とn形の導電形を入れ替えても同様な効果が得
られる。
l)、チタン(Ti)、ニッケル(Ni)、タングステン(W)、金(Au)等の群から
選ばれる少なくとも1つを含む金属である。ゲート電極13、エミッタ電位電極23の材
料は、例えば、ポリシリコンを含む。また、絶縁膜の材料は、例えば、シリコン酸化物、
シリコン窒化物等を含む。
ここで、本実施形態による作用および効果について、図1から図3を用いて説明する。
装置1は、二つの部分が一体化しているため、説明のため各々が機能する部分をIGBT
部、FWD部と呼ぶことにする。
(a)は、IGBT部がオン状態となっている際の動作を示す模式的断面図である。
電位(Vth)以上の電位を供給する。この場合、ゲート絶縁膜14に沿ったp形ベース
領域12の表面にn形チャネル領域が形成され、IGBT部がオン状態になる。つまり、
n+形エミッタ領域11から、n形チャネル領域20、n−形ベース領域15、n形バッ
ファ領域16、p+形コレクタ領域17の順に電子電流(e)が流れる。それに伴い、p
+形コレクタ領域17からn形バッファ領域16、n−形ベース領域15、p形ベース領
域12の順に正孔電流(h)が流れる。
域15の部分を真性領域(intrinsic領域)、電極10をアノード電極10、電極19を
カソード電極19と読み替えることで、アノード電極10、アノード領域(p形ベース領
域)12、真性領域15、カソード領域16および18、およびカソード電極19を備え
たPINダイオードが形成されていると考えられる。IGBT部のオン状態においては、
アノード電極10よりもカソード電極19に高い電位が印加されているので、FWD部の
PINダイオードにとっては逆方向バイアスの電圧が印加されている。これにより、FW
D部には電流が流れない。
はp形ベース領域12に直接流れる成分と引き抜きn形チャネル領域20を経由してp形
ベース領域12に流れる成分と、p+形コンタクト領域9領域に流れる成分に分かれる。
b)は、FWD部がオン状態となっている際の動作を示す模式的断面図である。
流が流れ、PINダイオードは還流ダイオードとして作用する。還流ダイオードが動作し
ている間は、一時的にカソード・アノード間に順方向バイアス電圧が印加されている。
電子電流(e)は、n+形カソード領域18から第1半導体領域25を経由してアノード
電極10に流れ込む。ここで、電子にとってはp形ベース領域12よりも引き抜きn形チ
ャネル領域20のポテンシャルの方が低いため、電子は引き抜きn形チャネル領域20に
流れ込む。さらに、p+形コンタクト領域9はp形ベース領域12よりもp形半導体濃度
が高いため、電子にとってはp+形コンタクト領域9よりもp形ベース領域12のポテン
シャルの方が低くなる。その結果、電子はp+形コンタクト領域9の下部でp形ベース領
域12側に流れる。これにより、カソード電極(コレクタ電極19)とアノード電極(エ
ミッタ電極10)との間には、電子電流(e)が形成される。
電極10)側の方向に流れる際に、p+形コンタクト領域9付近にまで到達すると、横方
向、すなわちY方向に対して略平行な方向に移動する。この電子の移動により、アノード
電極(エミッタ電極10)に接触したp+形コンタクト領域9は正極になり、アノード領
域21の下方に位置する引き抜きn形チャネル領域20は、p+形コンタクト領域9に対
して負極になる。この正極と負極とのバイアスによって、p+形コンタクト領域9と引き
抜きn形チャネル領域20との間の正孔に対するエネルギー障壁が低くなる。これにより
、p+形コンタクト領域9から引き抜きn形チャネル領域20に正孔が注入され、カソー
ド電極(コレクタ電極19)側へ流れる。なお、p形ベース領域12からも正孔が注入さ
れるが、p形ベース領域12は濃度が低いためにp+形コンタクト領域9からの注入量に
比較して少ない。この注入された正孔により、半導体装置1内に正孔電流(h)が形成さ
れる。このように、FWD部では、オン状態でアノード電極(エミッタ電極10)側から
カソード電極(コレクタ電極19)側に正孔が流れ、カソード電極(コレクタ電極19)
側からアノード電極(エミッタ電極10)側に電子が流れる。
タクト領域9とアノード電極10との接触面積が大きくなるほど増大する。その幅もしく
はその接触面積、p形不純物濃度によって、アノード側からの正孔の注入量が調整される
。
領域12からは正孔の注入量は少ないが、高濃度のp+形コンタクト領域9からの正孔の
注入量は多くなる。しかし、p+形コンタクト領域9の幅を狭くすることによりその注入
量は抑制できる。また、FWD部では、Y方向においてp+形コンタクト領域9が設けら
れている領域と、設けられていない領域とを設定することは容易である。これにより、p
+形コンタクト領域9とアノード電極10との接触面積が減少する。接触面積が減少する
ことで、FWDの動作では、アノード側からの正孔の注入量が抑制される。以上のことか
ら、正孔の注入量を抑制することができるため、リカバリー速度が高速になる。
図である。
。つまり、アノード電極10が負極、カソード電極19が正極となるように、カソード・
アノード間に電圧が印加されている。
ド間に逆方向バイアスが印加されると、第1半導体領域25に存在する正孔は、アノード
電極10の側に移動する。また、第1半導体領域25に存在する電子はカソード電極19
の側に移動する。
れ込み、正孔は、アノード領域(p形ベース領域)12を経由して、アノード電極10に
流れ込む。
ド電極10に流れている間は、アノード領域12と第1半導体領域25との接合部から、
第1半導体領域25およびアノード領域12に空乏領域が拡がる。これにより、FWD部
におけるアノード電極10とカソード電極19との間の導通がしだいに遮断される。
少ないほど、空乏領域が広がりやすくなり電圧上昇を高速にできる。このためには、上述
したように、p形ベース領域12、引き抜きn形チャネル領域20、p+形コンタクト領
域9の構造により、正孔注入量の抑制によって電圧上昇を高速できる。
極13に正バイアスを印加したときにその表面にn形チャネル領域が形成される必要があ
る。そのため、本願に示したp形ベース領域12、引き抜きn形チャネル領域20、p+
形コンタクト領域9の組み合わせ構造を有していなければ、p形ベース領域12から正孔
が大量にn−形ベース領域15に注入され、高速化が困難となる。
れば、FWDの導通状態において、n+形カソード領域18から注入された電子が、IG
BTのp形ベース領域12にほとんど入ることなく、引き抜きn形チャネル領域を経由し
て、アノード電極10に流れ込む。これにより、p形ベース領域12からの正孔注入が抑
制され、FWDの高速化が実現できる。このように、本発明によりIGBT領域をFWD
としても利用できるので、IGBTとFWDの一体化が容易に実現できる。
1とFWD領域102とが直接接している構造を有する。
状態が表されている。この場合、FWD領域102では、カソード側からアノード側に電
子電流(e)が流れ、アノード側からカソード側に正孔電流(h)が流れる。
的に続いている。ここで、カソード電極19とアノード電極10とは、IGBT領域10
1とFWD領域102において共有されている。
領域15a)にも順バイアスが印加されて、p形ベース領域12aからn−形ベース領域
15aに正孔が注入される。
いる。そして、IGBT領域101とFWD領域102とは直接、接している。このため
、n+形のカソード領域18から放出された電子(e2)は、IGBT領域101にまで
拡散していく。
オード(p形ベース領域12a/n−形ベース領域15a)のエネルギー障壁を乗り越え
ると、p形ベース領域12aからn−形ベース領域15aに正孔が注入される。
ース領域12aからFWD領域102に拡散してくる正孔を正孔(h2)として表してい
る。これにより、PINダイオードの導通時においては、キャリアがIGBT領域101
にまで拡散してしまう。
102のPINダイオードに逆方向バイアスが印加された状態になる。
・アノード間に電圧が印加されている。すなわち、FWD領域102では、第1半導体領
域25の第2部分25bに存在する正孔がアノード電極10の側に移動し、第1半導体領
域25の第2部分25bに存在する電子がカソード電極19の側に移動する。
aに存在する正孔がベース形領域12aを経由して、エミッタ電極10に排出される。
D領域102にキャリアが溜まるだけでなく、IGBT領域101にもキャリアが溜まる
。これにより、PINダイオードのリカバリー速度の高速化に限界が生じてしまう問題が
ある。
には、深いp+形の第8半導体領域30が設けられている。第8半導体領域30は、アノ
ード電極10の側からカソード電極19の側に向かって延在している。第8半導体領域3
0とアノード電極10との間には、絶縁領域31が設けられている。
30の少なくとも一部は、第1半導体領域25の第3部分25cに接している。第8半導
体領域30の深さは、ゲート絶縁膜14および絶縁膜24の深さよりも深くなっている。
る。
の距離が離れる。従って、FWD領域102におけるPINダイオードがオン状態のとき
には、IGBTのp形ベース領域から正孔の注入がされても正孔(h)がその途中で消滅
し易くなる。これにより、参考例1に比べ、FWD状態においてn−形ベース領域に蓄積
されるキャリアの量を抑制でき高速化が可能となる。
有効に利用できない。
BTのトレンチ−トレンチ間に形成されるp形ベース領域12の一部が引き抜きn形チャ
ネル領域20となり、その上部にp+形コンタクト領域9が形成されていることである。
た電子が、IGBTのpベース領域12に入ることなく、引き抜きn形チャネル領域20
を経由して、アノード電極10に流れ込む。これにより、p形ベース領域12からの正孔
注入が抑制され、FWDの高速化が実現できる。
第1実施形態の第1変形例を図6に示す。図6(a)は、第1実施形態の第1変形例に
係る半導体装置を表す模式的断面図であり、図6(b)は、B−B’における模式的平面
図である。第1実施形態との相違点は、pベース領域12がp+形コンタクト領域9に近
づくにつれ少なくとも一つ以上、緩やかな曲線を描く形になっていることである。これは
、pベース領域12を拡散法で形成した場合の横方向拡散領域を利用することで容易に実
現できる。この構造により、IGBTのチャネル領域に影響を与えることなく、pベース
領域12の引き抜きn形チャネル領域20側のp層濃度を低減できるので、FWD動作時
の第1実施形態以上にIGBTのp形ベース領域12からの正孔注入を抑制できるので、
ダイオードの高速化が可能となる。
第1実施形態の第2変形例を図7に示す。図7(a)は、第1実施形態の第2変形例に
係る半導体装置を表す模式的断面図であり、図7(b)は、C−C’における模式的平面
図である。第1変形例との相違点は、p形ベース領域12の緩やかな曲線部によってp+
形コンタクト領域9が覆われている点である。p形ベース領域12の濃度を下げることに
よりn形チャネル領域20を形成しなくともよい。本発明の第1の実施例と同様にIGB
Tのp形ベース領域12からの正孔注入を抑制できるので、ダイオードの高速化が可能と
なる。
次に、第2実施形態について説明する。図8(a)は、第2実施形態に係る半導体装置
を表す模式的断面図であり、図8(b)は、D−D’における模式的平面図である。
は、エミッタ電極10(第1電極)と、コレクタ電極19(第2電極)と、IGBT領域
101(第1素子領域)と、FWD領域102(第2素子領域)と、を備える。半導体装
置1においては、トランジスタとしてのIGBT領域101と還流ダイオードとしてのF
WD領域102とが直接接続している。
導体領域15とn形の半導体領域16が設けられている。n形の半導体領域16は、コレ
クタ電極19とn−形のn半導体領域15との間に位置している。半導体領域16の不純
物濃度は、半導体領域15の不純物濃度よりも高い。
置されている。半導体領域15は、IGBT領域101に設けられた部分15aと、FW
D領域102に設けられた部分15bと、を有している。
置されている。半導体領域16は、IGBT領域101に設けられた部分16aと、FW
D領域102に設けられた部分16bと、を有している。実施形態では、同じ導電形の半
導体領域15と半導体領域16とあわせて第1半導体領域25としている。
体領域25の第1部分25aとしている。半導体領域15の部分15bおよび半導体領域
16の部分16bは、第1半導体領域25の第2部分25bとしている。
体領域25の第2部分25bが設けられている。第1半導体領域25の第2部分25bと
カソード電極19との間には、n+形のカソード領域18(第3半導体領域)が設けられ
ている。n+形カソード領域18は、カソード電極19に接している。カソード領域16
bの不純物濃度は、第1半導体領域25の不純物濃度よりも高い。
領域22が設けられている。アノード領域22は、アノード電極10に接している。アノ
ード領域22は、アノード電極10に、ショットキー接触をしているか、あるいは低抵抗
性接触をしている。
に設けられている。アノード領域21は、X方向に延在している。複数のアノード領域2
1のそれぞれは、Y方向に並んでいる。アノード領域21は、アノード電極10に接して
いる。アノード領域21は、アノード電極10にオーミック接触をしている。アノード領
域21の不純物濃度は、アノード領域22の不純物濃度よりも高い。なお、アノード領域
21については、半導体装置1から取り除いてもよい。例えば、図7に表す構造からアノ
ード領域21を取り除いた構造も実施形態に含まれる。
ァ領域16b、ベース領域15の部分15bを真性領域15b、アノード電極10をカソ
ード電極19、カソード電極19をアノード電極10と読み替えてもよい。
(第3電極)が設けられている。エミッタ電位電極23は、絶縁膜24(第1絶縁膜)を
介して、第1半導体領域25の第2部分25b、アノード領域22、およびアノード領域
21に接している。エミッタ電位電極23は、アノード電極10の側からカソード電極1
9の側に延在し、X方向に延在している。複数のエミッタ電位電極23のそれぞれは、Y
方向に並んでいる。
カソード領域、およびカソード電極を備えたPINダイオードが設けられている。
点を中心に説明する。
をIGBTと独立に設計できることである。これにより、FWDをさらに高速化すること
もできる。この他に、FWD領域のトレンチ電極をカソード電極と接続することによりゲ
ート容量を低減することもできる。また、比較例に対して、リカバリー動作前およびリカ
バリー動作後においてFWD領域でのキャリアの溜まりが抑制され、かつ領域を形成する
必要もないため、素子面積を有効に活用することが出来る。
本発明の第2の実施例の変形例を図9に示す。図9(a)は、第2実施形態の変形例に
係る半導体装置を表す模式的断面図であり、図9(b)は、E−E’における模式的平面
図である。第2の実施例との相違点は、p形ベース領域12がp+形コンタクト領域9に
近づくにつれ少なくとも一つ以上、緩やかな曲線を描く形になっていることである。引き
抜きn形チャネル領域20を形成せずとも、p形ベース領域12の注入深さを調整するこ
とで、本発明の第2の実施例と同様にIGBTのp形ベース領域からの正孔注入を抑制で
きるので、ダイオードの高速化が可能となる。
01は、他のFWD構造と一体化できることはもちろんであり、これらの場合でもFWD
の高速化に寄与できる。
示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態
は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で
、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、各要素の具体
的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これらの
実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載さ
れた発明とその均等の範囲に含まれる。
9 p+コンタクト領域(第6半導体領域)
10 エミッタ電極、アノード電極(第1電極)
11 nエミッタ領域(第5半導体領域)
12 pベース領域(アノード領域)(第4半導体領域)
13 ゲート電極(第3電極)
14 ゲート絶縁膜(第1絶縁膜)
15 nベース領域
16 nバッファ領域
17 pコレクタ領域(第2半導体領域)
18 nカソード領域(第3半導体領域)
19 コレクタ電極、カソード電極(第2電極)
20 引き抜きnチャネル領域(第7半導体領域)
21 p+アノード領域
22 pアノード領域(第8半導体領域)
23 エミッタ電位電極(第3電極)
24 絶縁膜(第1絶縁膜)
25a 第1半導体領域
25b 第1半導体領域
30 第8半導体領域
31 絶縁領域
101 IGBT領域(第1素子領域)
102 FWD領域(第2素子領域)
103 分離領域
Claims (5)
- 第1電極と、
第2電極と、
前記第1電極と前記第2電極との間に設けられた第1導電形の第1半導体領域と、
前記第1半導体領域と前記第2電極との間に少なくとも一部設けられ、前記第1半導体領域よりも不純物濃度が高い第1導電形の第3半導体領域と、
前記第1半導体領域と前記第2電極との間に少なくとも一部設けられ、前記第3半導体領域と隣接する第2導電形の第2半導体領域と、
前記第1半導体領域と前記第1電極との間に設けられた第2導電形の第4半導体領域と、
前記第1半導体領域と前記第1電極との間に複数設けられた第1絶縁膜と、
前記第1電極と、前記第1半導体領域との間に位置し、前記第1絶縁膜を介して設けられた第3電極と、
前記第4半導体領域と前記第1電極との間に設けられ、前記第1電極に接する第1導電形の第5半導体領域と、
前記第4半導体領域と前記第1電極との間に設けられ、前記第4半導体領域よりも不純物濃度が高く、前記第1電極に接する第2導電形の第6半導体領域と、
前記第4半導体領域と前記第1絶縁膜との間に、少なくとも一部設けられ、前記第1半導体領域と、前記第6半導体領域と、に接する第1導電形の第7半導体領域と、
前記第2半導体領域、及び前記第7半導体領域が設けられる第1素子領域と、
前記第3半導体領域が設けられ、前記第4半導体領域と前記第1電極との間には前記第
5半導体領域が設けられない第2素子領域と、
を有し、前記第1素子領域と前記第2素子領域とが隣接する半導体装置。 - 前記第6半導体領域は、前記第1電極と第4半導体領域との界面に対して並行な方向において、前記第4半導体領域及び前記第1絶縁膜に接する請求項1に記載の半導体装置。
- 第1電極と、
第2電極と、
前記第1電極と前記第2電極との間に設けられた第1導電形の第1半導体領域と、
前記第1半導体領域と前記第2電極との間に少なくとも一部設けられ、前記第1半導体領域よりも不純物濃度が高い第1導電形の第3半導体領域と、
前記第1半導体領域と前記第2電極との間に少なくとも一部設けられ、前記第3半導体領域と隣接する第2導電形の第2半導体領域と、
前記第1半導体領域と前記第1電極との間に複数設けられた第1絶縁膜と、
前記第1電極と、前記第1半導体領域との間に位置し、前記第1絶縁膜を介して設けられた第3電極と、
前記第1半導体領域と前記第1電極との間に設けられた第2導電形の第4半導体領域と、
前記第4半導体領域と前記第1電極との間に設けられ、前記第1電極に接する第1導電形の第5半導体領域と、
前記第4半導体領域と前記第1電極との間に設けられ、前記第4半導体領域よりも不純物濃度が高く、前記第1電極に接する第2導電形の第6半導体領域と、
を有し、前記第4半導体領域は、前記第1電極と第4半導体領域との界面に対して並行な方向において、前記第6半導体領域が接する前記第1絶縁膜に近づくにつれ、深さが浅くなる部分を少なくとも一部有する半導体装置。 - 前記第2半導体領域と、前記第4半導体領域とが設けられる第1素子領域と、
前記第3半導体領域と、前記第1電極と前記第1半導体領域との間に設けられた第2導電形の第8半導体領域と、が設けられ、且つ前記第8半導体領域と前記第1電極との間には前記第5半導体領域が設けられていない第2素子領域と、
を有し、前記第1素子領域と前記第2素子領域とが、隣接している請求項3に記載の半導体装置。 - 前記第6半導体領域は、前記第1電極と第8半導体領域との界面に対して並行な方向において、前記第8半導体領域及び前記第1絶縁膜に接する請求項4に記載の半導体装置。
Priority Applications (2)
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