KR20150108291A - 반도체 장치 - Google Patents

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츠네오 오구라
신이치로 미수
도모코 마츠다이
노리오 야스하라
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가부시끼가이샤 도시바
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Abstract

본 발명은, 리커버리 시간이 짧고 또한 리커버리 시의 안전 동작 영역이 보다 넓은 반도체 장치를 제공한다. 실시 형태의 반도체 장치는, 제1 전극과, 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 형성되며, 상기 제1 전극에 접하는 제1 도전형의 제1 반도체 영역과, 상기 제1 반도체 영역과 상기 제2 전극 사이에 형성된 제2 도전형의 제2 반도체 영역과, 상기 제2 전극으로부터 상기 제1 반도체 영역의 측으로 연장되는 절연 영역과, 상기 제2 반도체 영역과 상기 절연 영역 사이의 적어도 일부에 형성되며, 제1 반도체 영역에 접하는 제1 도전형의 제3 반도체 영역을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 출원은, 일본 특허 출원 제2014-53320호(출원일 : 2014년 3월 17일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 이 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
본 발명의 실시 형태는 반도체 장치에 관한 것이다.
최근, 인버터 등의 전력 변환 장치에 사용되는 반도체 장치로서 IGBT(Insulated Gate Bipolar Transistor), 다이오드 등이 사용되고 있다. 다이오드는, 일반적으로 IGBT와 역병렬로 접속되어, 환류용 다이오드로서 사용된다. 이 때문에, 다이오드는 FWD(Free Wheeling Diode)라 불리는 경우도 있다.
인버터 등의 전력 변환 장치의 특성 개선에는, IGBT의 특성 개선과 병행하여 FWD의 특성 개선이 중요해지고 있다. FWD의 중요한 특성으로서는, 온 전압(즉, 도통 상태에서의 전압 강하), 리커버리 시간(즉, 리커버리 시의 리커버리 전류의 소멸 시간) 및 리커버리 시의 안전 동작 영역(즉, 리커버리 전류가 흐르고 있는 상태에서 전압이 인가되어도 파괴되지 않는 영역) 등이 있다. 또한, 리커버리 시의 전류ㆍ전압 진동은 적은 쪽이 보다 바람직하다. 그 중에서도, 리커버리 시간을 단축하면서, 리커버리 시의 안전 동작 영역을 넓게 하는 것이 중요하다.
본 발명은 리커버리 시간의 단축화 및 리커버리 시의 안전 동작 영역의 확대를 가능하게 하는 반도체 장치를 제공한다.
실시 형태의 반도체 장치는, 제1 전극과, 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 형성되며, 상기 제1 전극에 접하는 제1 도전형의 제1 반도체 영역과, 상기 제1 반도체 영역과 상기 제2 전극 사이에 형성된 제2 도전형의 제2 반도체 영역과, 상기 제2 전극으로부터 상기 제1 반도체 영역의 측으로 연장되는 절연 영역과, 상기 제2 반도체 영역과 상기 절연 영역 사이의 적어도 일부에 형성되며, 제1 반도체 영역에 접하는 제1 도전형의 제3 반도체 영역을 구비한다.
도 1의 (a)는 제1 실시 형태에 따른 반도체 장치를 도시하는 모식적 단면도이고, 도 1의 (b)는 제1 실시 형태에 따른 반도체 장치를 도시하는 모식적 평면도.
도 2의 (a) 및 도 2의 (b)는 제1 실시 형태에 따른 반도체 장치의 온 상태의 동작을 도시하는 모식적 단면도이고, 도 2의 (c)는 제1 실시 형태 및 참고예에 따른 반도체 장치의 온 상태에 있어서의 캐리어 농도 분포를 도시하는 도면.
도 3의 (a) 및 도 3의 (b)는 제1 실시 형태에 따른 반도체 장치의 리커버리 상태의 동작을 도시하는 모식적 단면도.
도 4의 (a) 내지 도 4의 (c)는 제1 실시 형태에 따른 반도체 장치의 제조 과정의 일례를 도시하는 모식적 단면도.
도 5의 (a) 및 도 5의 (b)는 제1 실시 형태에 따른 반도체 장치의 제조 과정을 도시하는 모식적 단면도.
도 6은 제1 실시 형태의 제1 변형예에 따른 반도체 장치를 도시하는 모식적 단면도.
도 7의 (a)는 제1 실시 형태의 제2 변형예에 따른 반도체 장치를 도시하는 모식적 단면도이고, 도 7의 (b)는 그 리커버리 상태의 동작을 도시하는 모식적 단면도.
도 8의 (a)는 제1 실시 형태의 제3 변형예에 따른 반도체 장치를 도시하는 모식적 사시도이고, 도 8의 (b)는 제1 실시 형태의 제3 변형예에 따른 반도체 장치를 도시하는 모식적 평면도.
도 9의 (a) 및 도 9의 (b)는 제2 실시 형태에 따른 반도체 장치를 도시하는 모식적 단면도.
도 10의 (a)는 제2 실시 형태에 따른 반도체 장치의 회로도의 일례이고, 도 10의 (b)는 제2 실시 형태에 따른 반도체 장치의 동작을 도시하는 타임차트도.
도 11은 제2 실시 형태의 변형예에 따른 반도체 장치를 도시하는 모식적 단면도.
도 12의 (a)는 제3 실시 형태에 따른 반도체 장치를 도시하는 모식적 단면도이고, 도 12의 (b)는 그 동작을 도시하는 모식적 단면도.
도 13은 제4 실시 형태에 따른 반도체 장치를 도시하는 모식적 단면도.
이하, 도면을 참조하면서, 실시 형태에 대하여 설명한다. 이하의 설명에서는, 동일한 부재에는 동일한 부호를 붙이고, 한번 설명한 부재에 대해서는 적절히 그 설명을 생략한다.
(제1 실시 형태)
도 1의 (a)는 제1 실시 형태에 따른 반도체 장치를 도시하는 모식적 단면도이고, 도 1의 (b)는 제1 실시 형태에 따른 반도체 장치를 도시하는 모식적 평면도이다.
도 1의 (a)에는 도 1의 (b)의 A-A' 단면이 도시되어 있다. 도 1의 (a)에 도시한 범위(1u)는 반도체 장치(1A)의 최소 유닛의 범위이다. 최소 유닛을 갖고, 반도체 장치(1A)는 후술하는 작용 효과를 발휘한다.
반도체 장치(1A)는 pin(p-intrinsic-n) 다이오드의 1종이다. 반도체 장치(1A)는 예를 들면 인버터 회로 등의 환류용 다이오드로서 사용된다.
반도체 장치(1A)는, 캐소드 전극(10)(제1 전극)과, 애노드 전극(11)(제2 전극)을 구비한다. 캐소드 전극(10)과 애노드 전극(11) 사이에는 n+형의 반도체 영역(20)이 형성되어 있다. 반도체 영역(20)은 캐소드 전극(10)에 접하고 있다. 반도체 영역(20)은 캐소드 전극(10)에 오믹 접촉을 하고 있다.
반도체 영역(20)과 애노드 전극(11) 사이에는 n형의 반도체 영역(21)이 형성되어 있다. 반도체 영역(20)과 반도체 영역(21)을 합하여 제1 반도체 영역이라 한다. 반도체 영역(21)의 불순물 농도는 반도체 영역(20)의 불순물 농도보다 낮다.
반도체 영역(21)에 포함되는 불순물 원소의 농도는, 반도체 영역(20)이 캐소드 전극(10)에 접하는 면에 있어서의 반도체 영역(20)에 포함되는 불순물 원소의 농도보다 낮게 설정해도 된다. 또한, 반도체 영역(21)과 반도체 영역(20) 사이에, n형의 버퍼층을 형성해도 된다(도시 생략). 버퍼층의 불순물 농도는, 예를 들면 반도체 영역(21)에 포함되는 불순물 농도와 반도체 영역(20)에 포함되는 불순물 농도 사이로 설정된다.
반도체 영역(21)과 애노드 전극(11) 사이에는, p형의 반도체 영역(30)(제2 반도체 영역)이 형성되어 있다. 반도체 영역(30)은, 애노드 전극(11)에 쇼트키 접촉을 하고 있거나, 오믹 접촉을 하고 있다. 반도체 영역(30)의 막 두께는, 예를 들면 0.5㎛(마이크로미터) 내지 10㎛이다.
절연 영역(13)은, Y 방향(제3 방향)에 있어서 적어도 일부의 영역에서 반도체 영역(30)과는 간격 d1을 이격하여 형성되어 있다. 즉, Y 방향에 있어서 절연 영역(13)과 반도체 영역(30)은 적어도 일부의 영역에서 이격되어 있다. 절연 영역(13)은 애노드 전극(11)으로부터 반도체 영역(21)의 측으로 연장되어 있다. 반도체 영역(21)은 절연 영역(13)과 반도체 영역(30) 사이에 끼워져 있다. 절연 영역(13)은 애노드 전극(11)에 접하고 있다. 절연 영역(13)과 캐소드 전극(10) 사이의 거리는, 반도체 영역(30)과 캐소드 전극(10) 사이의 거리보다 짧다. 즉, 절연 영역(13)의 하부(13d)는, 반도체 영역(30)의 하부(30d)보다 낮은 위치에 있다. 또한, 절연 영역(13)은 복수 형성되고, 상술한 절연 영역(13)에 인접하는 절연 영역(13)은, 애노드 전극(11)으로부터 반도체 영역(30)을 관통하여, 반도체 영역(21)에까지 도달하고 있다.
애노드 전극(11)과, 반도체 영역(21) 및 반도체 영역(30) 사이에는, p+형의 반도체 영역(31)(제4 반도체 영역)이 형성되어 있다. 반도체 영역(31)은 애노드 전극(11) 및 절연 영역(13)에 접하고 있다. 반도체 영역(31)의 불순물 농도(또는, Z 방향에 있어서의 불순물 농도 프로파일의 최댓값 혹은 평균값)는, 반도체 영역(30)의 불순물 농도(또는, Z 방향에 있어서의 불순물 농도 프로파일의 최댓값 혹은 평균값)보다 높다.
반도체 영역(31)은 애노드 전극(11)에 오믹 접촉을 하고 있다. 예를 들면, 반도체 영역(31)이 애노드 전극(11)에 접하는 면에 있어서의 반도체 영역(31)에 포함되는 불순물 원소의 농도는, 반도체 영역(30)이 애노드 전극(11)에 접하는 면에 있어서의 반도체 영역(30)에 포함되는 불순물 원소의 농도보다 높다. 반도체 영역(31)의 막 두께는, 예를 들면 0.1㎛ 내지 5㎛이다.
절연 영역(13), 반도체 영역(30) 및 반도체 영역(31)의 각각은, 도 1의 (b)에 도시한 바와 같이, 애노드 전극(11)으로부터 캐소드 전극(10)을 향하는 Z 방향(제1 방향)에 대하여 교차하는 X 방향(제2 방향)으로 연장되어 있다.
반도체 영역(20, 21, 30, 31)의 각각의 주성분은 예를 들면 규소(Si)이다. n+형, n형 등의 도전형(제1 도전형)의 불순물 원소로서는, 예를 들면 인(P), 비소(As) 등이 적용된다. p+형, p형 등의 도전형(제2 도전형)의 불순물 원소로서는, 예를 들면 붕소(B) 등이 적용된다. 또한, 반도체 영역(20, 21, 30, 31)의 각각의 주성분은, 규소(Si) 이외에, 실리콘 탄화물(SiC), 질화갈륨(GaN) 등이어도 된다.
또한, 반도체 영역(20)의 불순물 농도의 최댓값은 3×1017㎝-3보다 크고, 예를 들면 1×1018㎝-3 이상이다. 반도체 영역(21)의 불순물 농도에 대해서는, 캐소드 전극(10)을 향할수록 높게 설정해도 된다. 반도체 영역(21)의 불순물 농도는 예를 들면 1×1015㎝-3 이하이고, 소자의 내압 설계에 의해 임의의 불순물 농도로 설정할 수 있다. 반도체 영역(30)의 불순물 농도의 최댓값은 예를 들면 1×1018㎝-3 이하이다. 반도체 영역(31)의 불순물 농도의 최댓값은 3×1017㎝-3보다 높고, 예를 들면 1×1019㎝-3 이상이다. 이들 p형 반도체 영역의 불순물 농도에 대해서는, 애노드 전극(11)을 향할수록 높게 설정해도 된다.
또한, 상술한 「불순물 농도」란, 반도체 재료의 도전성에 기여하는 불순물 원소의 실효적인 농도를 말한다. 예를 들면, 반도체 재료에 도너로 되는 불순물 원소와 억셉터로 되는 불순물 원소가 함유되어 있는 경우에는, 활성화된 불순물 원소 중, 도너와 억셉터의 상쇄분을 제외한 농도를 불순물 농도라 한다.
또한, 실시 형태에서는, 특별히 언급하지 않는 한, n+형, n형의 순서로 n형 불순물 원소의 농도가 낮아지는 것을 나타낸다. 또한, p+형, p형의 순서로 p형 불순물 원소의 농도가 낮아지는 것을 나타낸다. 또한, 반도체 장치(1A)에 있어서, p와 n의 도전형을 교체해도 마찬가지의 효과가 얻어진다.
또한, 특별히 언급하지 않는 한, n+형 반도체 영역의 불순물 농도가 n형 반도체 영역의 불순물 농도보다 높다는 것은, n+형 반도체 영역의 캐소드 전극(10)에 접하는 면에 있어서의 n+형 반도체 영역의 불순물 농도가 n형 반도체 영역의 불순물 농도보다 높은 경우도 실시 형태에 포함된다. 또한, p+형 반도체 영역의 불순물 농도가 p형 반도체 영역의 불순물 농도보다 높다는 것은, p+형 반도체 영역의 애노드 전극(11)에 접하는 면에 있어서의 p+형 반도체 영역의 불순물 농도가 p형 반도체 영역의 애노드 전극(11)에 접하는 면에 있어서의 p형 반도체 영역의 불순물 농도보다 높은 경우도 실시 형태에 포함된다.
캐소드 전극(10)의 재료 및 애노드 전극(11)의 재료는, 예를 들면 알루미늄(Al), 티타늄(Ti), 니켈(Ni), 텅스텐(W), 금(Au) 등의 군으로부터 선택되는 적어도 하나를 포함하는 금속이다.
반도체 장치(1A)의 동작에 대하여 설명한다.
도 2의 (a) 및 도 2의 (b)는 제1 실시 형태에 따른 반도체 장치의 온 상태의 동작을 도시하는 모식적 단면도이고, 도 2의 (c)는 제1 실시 형태 및 참고예에 따른 반도체 장치의 온 상태에 있어서의 캐리어 농도 분포를 도시하는 도면이다.
처음에, 도 2의 (a)에 의해, 캐소드측으로부터 애노드측으로 흐르는 전자 전류에 대하여 설명한다.
온 상태에 있어서는, 캐소드ㆍ애노드 사이에 순바이어스의 전압이 인가된다. 즉, 캐소드 전극(10)의 전위보다, 애노드 전극(11)의 전위쪽이 높아지도록 캐소드ㆍ애노드 사이에 전압이 인가된다. 예를 들면, 애노드 전극(11)이 정극, 캐소드 전극(10)이 부극이다.
여기서, 반도체 영역(20)은 캐소드 전극(10)에 오믹 접촉을 하고 있다. 따라서, 전자(e)의 대부분은, 반도체 영역(20)으로부터 반도체 영역(21)을 경유하여 반도체 영역(30)의 바로 아래에까지 도달한다.
반도체 장치(1A)는, 반도체 영역(30)과 절연 영역(13) 사이의 적어도 일부에 형성된 반도체 영역(21)을 갖고 있다. 본 실시 형태에서는, 반도체 영역(30)과 절연 영역(13) 사이에 끼워진 반도체 영역(21)을 채널 영역(21ch)(제3 반도체 영역)이라 칭한다. 채널 영역(21ch)은 반도체 영역(21)에 접하고 있다. 채널 영역(21ch)과 반도체 영역(21)을 총괄적으로 반도체 영역(21)으로 해도 된다.
채널 영역(21ch)은 n형이다. 따라서, 도 2의 (a)에 도시한 바와 같이, 전자는, 반도체 영역(21)과 반도체 영역(30) 사이의 에너지 장벽을 넘는 것보다, 포텐셜이 낮은 채널 영역(21ch)을 경유하여, 애노드 전극(11)으로 흐른다.
또한, 반도체 영역(30)은, 애노드 전극(11)에 저항성 접촉 혹은 쇼트키 접촉을 하고 있다. 즉, 이 접촉은 p형 반도체와 금속에 의한 저항성 접촉 혹은 쇼트키 접촉이다. 이 때문에, 반도체 영역(30)과 애노드 전극(11) 사이는, 정공(h)에 있어서는 에너지 장벽이 되지만, 전자(e)에 있어서는 에너지 장벽이 되지 않는다. 이에 의해, 전자는 반도체 영역(30)을 경유하여 애노드 전극(11)으로 배출된다.
이와 같이, 전자(e)는 반도체 영역(20), 반도체 영역(21), 채널 영역(21ch) 및 반도체 영역(30)을 경유하여 애노드 전극(11)에 유입된다. 이에 의해, 캐소드ㆍ애노드 사이에는 전자 전류(16)가 형성된다.
다음에, 순바이어스 시에 애노드측으로부터 캐소드측으로 흐르는 정공 전류의 모습을 도 2의 (b)에 도시한다.
상술한 바와 같이, 반도체 영역(30)과 애노드 전극(11) 사이는, 전자(e)에 있어서는 에너지 장벽이 되지 않는다. 그러나, 전자(e)에 있어서는, p형 고농도층인 반도체 영역(31)과, n형의 반도체 영역(21) 사이가 에너지 장벽이 된다. 따라서, 반도체 영역(31)의 바로 아래에까지 도달한 전자(e)는, 반도체 영역(31)에는 유입되기 어려워진다. 이 후, 반도체 영역(31)의 하방에 있어서 가로 방향, 즉, Y 방향에 대하여 대략 평행한 방향으로 이동한다.
이 전자(e)의 가로 이동(橫移動)에 의해, 반도체 영역(31)의 하방에서는 전압 강하가 발생한다. 이에 의해, 애노드 전극(11)에 접촉한 반도체 영역(31)은 정극이 되고, 반도체 영역(31)의 하방에 위치하는 반도체 영역(21) 및 반도체 영역(30)은 반도체 영역(31)에 대하여 부극이 되도록 바이어스된다.
이 바이어스에 의해, 반도체 영역(31)의 하방에 있어서는, 반도체 영역(21) 및 반도체 영역(30)과 반도체 영역(31) 사이의 정공에 대한 에너지 장벽이 낮아진다. 이에 의해, 반도체 영역(31)으로부터 반도체 영역(21) 및 반도체 영역(30)에 정공(h)이 주입된다. 이 주입된 정공(h)에 의해 정공 전류(15)가 형성된다.
정공 전류(15)는 반도체 영역(31)의 Y 방향 또는 X 방향에 있어서의 폭, 혹은 반도체 영역(31)과 애노드 전극(11)의 접촉 면적이 커질수록 증대된다. 바꾸어 말하면, 그 폭 혹은 그 접촉 면적에 의해, 애노드측으로부터의 정공의 주입량이 조정된다.
반도체 장치(1A)에서는, 전자가 채널 영역(21ch)을 경유하여, 애노드 전극(11)으로 흐른다. 즉, 전자는 반도체 영역(30) 바로 아래의 반도체 영역(21)으로부터 반도체 영역(30)을 경유하여 애노드 전극(11)으로 흐르기 어렵게 되어 있다.
만약, 반도체 영역(21)으로부터 반도체 영역(30)으로 전자가 주입된 경우에는, 이 전자 주입에 의해 야기되는 반도체 영역(30)으로부터 반도체 영역(21)으로의 정공 주입이 발생한다. 반도체 장치(1A)에서는, 전자를, 채널 영역(21ch)을 경유하여 애노드 전극(11)에 흘림으로써, 이 정공 주입을 확실하게 억제하고 있다.
캐리어 농도 분포의 모습을, 도 2의 (c)에 도시한다. 참고예는, 예를 들면 반도체 장치(1)로부터 채널 영역(21ch)을 제거한 장치인 것으로 한다. 애노드측에서의 캐리어 농도는, 참고예에 비해, 제1 실시 형태의 쪽이 저감되어 있다. 즉, 도 2의 (c)는, 제1 실시 형태에서는, 캐소드측으로부터 주입된 전자가 n형 채널 영역(21ch)을 경유하여 애노드 전극(11)으로 흐르므로, 반도체 영역(30)으로부터의 정공 주입이 저감되는 것을 나타내고 있다.
이와 같이, 온 상태에서는, 애노드측으로부터 캐소드측으로 정공이 흐르고, 캐소드측으로부터 애노드측으로 전자가 흐른다. 애노드측에서는, 반도체 영역(31)으로부터 정공이 주입되는 것에 반해, 반도체 영역(30)으로부터는 정공의 주입량이 적고, 반도체 영역(30)은 전자의 배출에 주로 기여한다. 이에 의해, 반도체 장치(1A)에서는 그 리커버리 속도가 고속화된다.
다음에, 반도체 장치(1A)의 리커버리 동작을 설명한다.
도 3의 (a) 및 도 3의 (b)는 제1 실시 형태에 따른 반도체 장치의 리커버리 상태의 동작을 도시하는 모식적 단면도이다.
도 3의 (a)에는, 애노드ㆍ캐소드 사이에 순방향의 바이어스를 인가하고 있던 상태로부터, 역방향의 바이어스를 인가한 리커버리 시의 상태가 도시되어 있다. 여기에서는, 애노드 전극(11)이 부극, 캐소드 전극(10)이 정극이 되도록, 캐소드ㆍ애노드 사이에 전압이 인가된다.
애노드ㆍ캐소드 사이에 순방향의 바이어스를 인가하고 있던 상태로부터, 애노드ㆍ캐소드 사이에 역방향의 바이어스를 인가하면, 반도체 영역(21)에 존재하는 정공(h)은 애노드 전극(11)의 측으로 이동한다. 또한, 반도체 영역(21)에 존재하는 전자(e)는 캐소드 전극(10)측으로 이동한다.
여기서, 전자(e)는 반도체 영역(20)을 경유하여 캐소드 전극(10)에 유입된다. 한편, 정공(h)은 반도체 영역(31)을 경유하여 애노드 전극(11)에 유입된다.
리커버리 시에는, 전자가 캐소드 전극(10)으로 흐르고, 정공이 애노드 전극(11)으로 흐르고 있는 상태에서, 반도체 영역(30)과 반도체 영역(21)의 접합부 또는 반도체 영역(31)과 반도체 영역(21)의 접합부를 기점으로 하여, 공핍층(28)이 반도체 영역(21), 반도체 영역(30) 및 반도체 영역(31)으로 확대된다. 이에 의해, 반도체 장치(1A)에 있어서의 애노드 전극(11)과 캐소드 전극(10) 사이의 도통은 점차적으로 차단된다.
여기서, Y 방향의 폭이 좁은 채널 영역(21ch)에 있어서는, 반도체 영역(30)과 반도체 영역(21)의 접합부 및 반도체 영역(31)과 반도체 영역(21)의 접합부를 기점으로 하여, 공핍층(28)이 확대된다. 이 때문에, 채널 영역(21ch)은 완전히 공핍화된다. 따라서, 반도체 장치(1A)에서는, 역방향의 바이어스를 인가하였을 때에 역방향 전류(누설 전류)가 확실하게 억제된다. 또한, 채널 영역(21ch)을 완전히 공핍화시키기 위해서는, 채널 영역(21ch)의 폭은 충분히 좁게, 예를 들면 1㎛ 이하로 하는 것이 바람직하다.
단, pin 다이오드에 있어서는, 일반적으로 리커버리 시에 반도체 칩 내의 pn 접합부의 어느 하나의 개소에서 전계 집중이 발생하여, 애벌란시가 야기되는 경우가 있다. 제1 실시 형태에서는, 정공(h)이 반도체 영역(31)을 경유하여 애노드 전극(11)에 유입되기 때문에, 이 애벌란시에 의해 야기되는 폐해를 억제하여, 리커버리 시의 안전 동작 영역을 확대하고 있다.
도 3의 (b)에, 반도체 장치(1A)의 리커버리 상태의 동작을 도시한다.
예를 들면, 절연 영역(13)은 반도체 영역(21)의 내부에 위치하는 코너부(13c)를 갖고 있다. 이 코너부(13c)에는 리커버리 시에 전계가 집중되기 쉬워진다. 이에 의해, 코너부(13c)의 부근에서 애벌란시가 일어나기 쉬워진다. 애벌란시에 의해 발생한 정공(h)의 흐름을 애벌란시 전류(17)라 한다. 그리고, 애벌란시 전류(17)는 반도체 영역(31)을 경유하여 애노드 전극(11)으로 배출된다. 이 때문에, 절연 영역(13) 사이의 간격(1u)을 충분히 좁게 하는 것이 바람직하고, 바람직하게는 10㎛ 이하로 하면 된다.
또한, 코너부(13c)(절연 영역(13))는 반도체 장치(1A)에 복수 형성되어 있다. 반도체 장치(1A)에 있어서는, 복수의 코너부(13c)의 각각에서 애벌란시가 일어나기 쉬워지기 때문에, 애벌란시가 일어나는 개소가 분산된다. 따라서, 애벌란시 전류도, 복수의 코너부(13c)의 각각의 부근에서 분산된다. 그리고, 애벌란시 전류는 복수의 반도체 영역(31)의 각각을 경유하여 애노드 전극(11)으로 배출된다. 이에 의해, 리커버리 시의 반도체 장치(1A)의 파괴 내량(耐量)은 증가한다.
또한, 본 구조는 p형 고농도층인 반도체 영역(31)을 갖고 있고, 반도체 영역(31)과 마찬가지의 위치에 n형 고농도층인 반도체 영역을 형성하고 있지 않다. 또한, pn 접합이 존재하지 않으면, n형 고농도층인 반도체 영역과 n형 반도체층을 포함하는 채널 영역(21ch)에 오프 시에 전계를 인가할 수 없게 된다. 본 실시 형태에서는, p형 고농도층인 반도체 영역(31)을 갖고 있기 때문에, 오프 시에 전계를 인가할 수 있어, 스위칭 시나 정적인 오프 시에 있어서도 내압을 가질 수 있는 점이 큰 특징이며, 이것은 본 실시 형태에서 처음으로 개시되는 것이다.
이상 설명한 바와 같이, 제1 실시 형태에 따른 반도체 장치(1A)에 의하면, 리커버리 속도의 고속화 및 리커버리 시의 파괴 내량의 증가, 즉, 안전 동작 영역의 확대를 양립시킬 수 있다.
도 4의 (a) 내지 도 5의 (b)는 제1 실시 형태에 따른 반도체 장치의 제조 과정의 일례를 도시하는 모식적 단면도이다.
우선, 도 4의 (a)에 도시한 바와 같이, 반도체 영역(20), 반도체 영역(21) 및 반도체 영역(30)을 갖는 적층체(80)를 준비한다. 여기서, 반도체 영역(30) 상에는 선택적으로 반도체 영역(31)이 형성되어 있다.
다음에, 도 4의 (b)에 도시한 바와 같이, 적층체(80) 상에 마스크 패턴(90)을 형성하여, 마스크 패턴(90)으로부터 개구된 적층체(80)에 에칭 가공을 실시한다. 이에 의해, 적층체(80)의 표면으로부터 반도체 영역(21)에까지 도달하는 트렌치(91)가 형성된다.
다음에, 도 4의 (c)에 도시한 바와 같이, n형 불순물 원소(예를 들면 인, 비소 등)를 트렌치(91) 내에서 노출되는 반도체 영역(30)에 주입한다. 여기에서는, 도 4의 (b)의 화살표의 방향으로 n형 불순물 원소를 주입하는 경사 이온 주입법이 사용된다.
다음에, 적층체(80)에 어닐 처리를 실시한다. 이에 의해, 도 5의 (a)에 도시한 바와 같이, 트렌치(91)의 한쪽의 내벽을 따라서 채널 영역(21ch)이 형성된다. 이 후, 마스크 패턴(90)은 제거된다.
다음에, 도 5의 (b)에 도시한 바와 같이, 트렌치(91) 내에 절연 영역(13)을 형성한다. 이 후는 도 1의 (a)에 도시한 바와 같이, 애노드 전극(11), 캐소드 전극(10)을 형성한다.
(제1 실시 형태의 제1 변형예)
도 6은 제1 실시 형태의 제1 변형예에 따른 반도체 장치를 도시하는 모식적 단면도이다.
채널 영역(21ch)에 있어서는, Y 방향에 있어서 반도체 영역(30)의 편측에 형성하는 구조에 한하지 않는다. 예를 들면, 도 6에 도시한 반도체 장치(1B)와 같이, 반도체 영역(30)의 양측에 형성해도 된다. 이와 같은 구조이면, 보다 리커버리 속도의 고속화 및 리커버리 시의 파괴 내량의 증가, 즉, 안전 동작 영역의 확대를 양립시킬 수 있다. 채널 영역(21ch)의 유효 면적이 커지므로, 보다 주입 캐리어를 저감할 수 있어 고속화가 도모되고, 또한, 반도체 영역(31)의 유효 면적이 커지므로, 애벌란시 전류를 배출하기 쉬워지기 때문이다.
(제1 실시 형태의 제2 변형예)
도 7의 (a)는 제1 실시 형태의 제2 변형예에 따른 반도체 장치를 도시하는 모식적 단면도이고, 도 7의 (b)는 그 리커버리 상태의 동작을 도시하는 모식적 단면도이다.
도 7의 (a)에 도시한 반도체 장치(1C)에서는, 상술한 절연 영역(13)의 부분이 접속 영역(11a)과 절연 영역(12)으로 되어 있다. 접속 영역(11a)은 애노드 전극(11)에 접하고 있다. 접속 영역(11a)은 애노드 전극(11)과 절연 영역(12) 사이에 형성되어 있다. 접속 영역(11a)은 예를 들면 폴리실리콘을 포함한다. 접속 영역(11a)의 재료는 폴리실리콘이며, 또한 폴리실리콘에 한하지 않고, 애노드 전극(11)과 동일한 재료이어도 된다.
접속 영역(11a)은 애노드 전극(11)으로부터 캐소드 전극(10)을 향하여 연장되어 있다. 접속 영역(11a) 및 절연 영역(12)은, 예를 들면 X 방향으로 연장되어 있다. 접속 영역(11a) 및 절연 영역(12)은, 예를 들면 Y 방향으로 배열되어 있다.
또한, 리커버리 시에 접속 영역(11a)에는, 애노드 전극(11)과 동일한 부의 전위가 인가되므로, 절연 영역(12)을 따라, 정공 농도가 증가한 층(18)이 유기된다(도 7의 (b)). 이 층(18)은, 정공(h)에 있어서는 저항이 낮은 층으로 된다. 즉, 저저항 층(18)의 형성에 의해, 정공(h)이 애노드 전극(11)으로 배출되는 효율이 더욱 상승된다. 또한, 이에 의해, 리커버리 시의 파괴 내량을 증대시킬 수 있다. 즉, 정공 농도가 증가한 층(18)에 의해, 채널 영역(21ch)의 폭이 좁아져 전압 인가 시의 내압이 보다 충분해지는 것이 특징이다.
(제1 실시 형태의 제3 변형예)
도 8의 (a)는 제1 실시 형태의 제3 변형예에 따른 반도체 장치를 도시하는 모식적 사시도이고, 도 8의 (b)는 제1 실시 형태의 제3 변형예에 따른 반도체 장치를 도시하는 모식적 평면도이다.
반도체 장치(1D)에 있어서는, 반도체 영역(31)은 복수의 영역(31a)으로 분할되어 있다. 복수의 영역(31a)의 각각은 X 방향으로 배열되어 있다. 즉, 반도체 영역(31)은 X 방향으로 씨닝되어 배치되어 있다.
반도체 장치(1D)에서는, X 방향에 있어서, 반도체 영역(31)이 형성되어 있는 영역과, 형성되어 있지 않은 영역이 있다. 이에 의해, 반도체 영역(31)과 애노드 전극(11)의 접촉 면적이 더욱 감소한다. 그 결과, 반도체 장치(1D)에서는, 애노드측으로부터의 정공의 주입량이 더욱 억제되어, 그 리커버리 속도가 더욱 고속으로 된다.
(제2 실시 형태)
도 9의 (a) 및 도 9의 (b)는 제2 실시 형태에 따른 반도체 장치를 도시하는 모식적 단면도이다.
도 9의 (a)에 도시한 반도체 장치(2A)는, 반도체 장치(1A)와 마찬가지로, 캐소드 전극(10)과 애노드 전극(11)을 구비한다. 또한, 반도체 장치(2A)는 반도체 영역(20)과, 반도체 영역(21)과, 반도체 영역(30)과, 반도체 영역(31)을 구비한다. 반도체 영역(31)은 애노드 전극(11) 및 절연막(51)에 접하고 있다.
단, 반도체 장치(2A)에 있어서는, 상술한 절연 영역(13)의 부분이 전극(50)과 절연막(51)(절연 영역)으로 되어 있다. 전극(50)은 반도체 영역(21), 반도체 영역(30) 및 반도체 영역(31)에, 절연막(51)을 개재하여 접하고 있다. 전극(50)은 애노드 전극(11)과 전기적으로 절연되어 있다. 전극(50)은 절연막(51) 내에 설치되어 있다. 반도체 장치(2A)에 있어서는, 전극(50)에 애노드 전극(11)에 대하여 정바이어스를 인가하여 채널 영역(21ch)을 형성할 수 있다. 이 때문에, 프로세스적으로 용이하게 제조할 수 있는 것이 본 실시예의 특징 중 하나이다.
예를 들면, 도 9의 (b)에 전극(50)에 정전위(예를 들면, +15V)를 인가한 상태를 도시한다. 이 경우, 반도체 영역(30)에는, 절연막(51)을 따라 n형 반전층이 형성되고, 실질적으로 반도체 영역(30)과 절연막(51) 사이에 채널 영역(21ch)이 형성된다. 즉, 반도체 장치(2A)에서는, 전극(50)에 정전위를 인가한 상태에서는, 실질적으로 반도체 장치(1A)와 동일한 구성으로 된다.
따라서, 반도체 장치(2A)에 있어서도, 리커버리 속도의 고속화 및 리커버리 시의 파괴 내량의 증가, 즉, 안전 동작 영역의 확대를 양립시킬 수 있다. 또한, 반도체 장치(2A)에 있어서는, 반도체 영역(31)을 복수의 영역(31a)으로 분할하고, 복수의 영역(31a)의 각각을 X 방향으로 배열해도 된다.
또한, 전극(50)의 전위는, 예를 들면 전극 단자를 통하여, 반도체 칩에 있어서 반도체 장치(2A)와 동봉되어 있는 IGBT의 게이트 드라이버에 의해 제어해도 되고, 또는, FWD용의 드라이버에 의해 제어해도 된다.
도 10의 (a)는 제2 실시 형태에 따른 반도체 장치의 회로도의 일례이고, 도 10의 (b)는 제2 실시 형태에 따른 반도체 장치의 동작을 도시하는 타임차트도이다.
도 10의 (a)에는, 일례로서, 승압 회로가 도시되어 있다. 반도체 장치(2A)는 FWD로서 사용된다. 도 10의 (a)는 단순한 승압 회로이지만, FWD와 병렬로 다른 IGBT를 접속하고, IGBT와 병렬로 다른 FWD를 접속함으로써, 쌍방향 컨버터를 구성할 수 있다. 상술한 IGBT의 드라이버란, 도 10의 (a)에 도시한 IGBT가 아니라, 반도체 장치(2A)와 병렬로 접속된 IGBT(도시 생략)의 드라이버를 의미하고 있다.
도 10의 (b)에 도시한 Vg, VQ는 도 10의 (a)에 도시한 전압이며, iL, iQ, ID는 도 10의 (a)에 도시한 전류이다. 또한, VDG는 반도체 장치(2A)의 전극(50)의 전압이다. 전극(50)의 전압은 애노드 전극(11)을 기준으로 하고 있다.
최하단의 타임차트에 나타낸 바와 같이, 제2 실시 형태에서는, IGBT가 온하기 직전에, 즉 반도체 장치(2A)가 오프로 되기 직전에, 채널(21ch)을 형성하기 위한 전위를 전극(50)에 공급한다. 이에 의해, 반도체 장치(2A)는 고속으로 스위칭할 수 있다. 또한, 반도체 장치(2A)의 리커버리 동작이 종료되면 전극(50)을 오프한다. 여기서, 전극(50)을 오프하는 타이밍은, 반도체 장치(2A)가 오프되어 있는 기간 중 어느 때라도 되며, 반도체 장치(2A)가 온하기 이전이면 된다. 이와 같이 타이밍의 폭이 있는 것은, 상술한 바와 같이, 본 실시 형태에서는, p형 고농도층인 반도체 영역(31)을 갖고 있기 때문에, 오프 시에 전계를 인가할 수 있어, 스위칭 시나 정적인 오프 시에 있어서도 내압을 가질 수 있기 때문이며, 이것은 본 실시 형태에서 처음으로 개시되는 것이다. 이에 의해, 온 전압이 낮고, 스위칭 손실이 작은 다이오드를 형성할 수 있다. 여기서, 전극(50)을 오프하는 타이밍을, 반도체 장치(2A)의 리커버리 동작이 종료된 직후로 하면, 고속의 리커버리 동작을 갖고, 도통 시에는 채널 영역(21ch)이 소멸되므로 온 전압이 낮은 다이오드를 실현할 수 있는 것이 본 실시예의 특징 중 하나이다.
(제2 실시 형태의 변형예)
도 11의 (a)는 제2 실시 형태의 변형예에 따른 반도체 장치를 도시하는 모식적 단면도이다.
도 11에 도시한 반도체 장치(2B)에서는, Y 방향에 있어서 반도체 영역(31)이 연속으로 연장되어, 인접하는 절연막(51)에 접하고 있다. 그 밖의 구조는 도 9의 (a)와 마찬가지이다. 또한, 기본적인 동작도 마찬가지이다. 또한, 반도체 영역(31)이 제2 실시예보다 가로 폭이 넓으므로 온 전압을 저감할 수 있다는 이점이 있다. 반도체 장치(2B)에 있어서도, 리커버리 속도의 고속화 및 리커버리 시의 파괴 내량의 증가, 즉, 안전 동작 영역의 확대를 양립시킬 수 있다.
(제3 실시 형태)
도 12의 (a)는 제3 실시 형태에 따른 반도체 장치를 도시하는 모식적 단면도이고, 도 12의 (b)는 그 동작을 도시하는 모식적 단면도이다.
반도체 장치(3A)는 상술한 전극(50)을 플래너형으로 배치하고 있다. 또한, 반도체 장치(3A)에, 상술한 반도체 장치의 구성 요소를 복합시킬 수 있다. 도 12의 (a)에 도시한 반도체 장치(3A)는 캐소드 전극(10)과, 애노드 전극(11)과, 절연 영역(53)과, 반도체 영역(20)과, 반도체 영역(21)을 구비한다. 반도체 영역(21)은 반도체 영역(20)과, 애노드 전극(11) 및 절연 영역(53) 사이에 형성되어 있다. 절연 영역(53)은 애노드 전극(11)에 나란히 배열되어 있다. 애노드 전극(11)은 반도체 영역(31) 상 및 반도체 영역(32) 상에 설치되어 있다. 반도체 영역(32)(제2 반도체 영역)은, 상술한 반도체 영역(30)과 동일한 도전형이며, 마찬가지의 불순물 농도를 갖고 있다.
반도체 영역(32)은 반도체 영역(21)과, 애노드 전극(11) 및 절연 영역(53) 사이에 형성되어 있다. 반도체 영역(32)의 일부는 애노드 전극(11)에 접하고 있다. 이 일부 이외의 부분의 반도체 영역(32)의 일부는, 절연 영역(53)과의 사이에 반도체 영역(21)을 개재하고 있다. 반도체 장치(3A)에서는 이 사이에 끼워진 반도체 영역(21)의 부분이 채널 영역(21ch)으로 되어 있다.
반도체 영역(31)은 반도체 영역(32)과, 애노드 전극(11) 및 절연 영역(53) 사이에 형성되어 있다. 반도체 영역(31)의 일부는 반도체 영역(21)에 접하고 있다. 이 일부 이외의 부분의 반도체 영역(31)의 일부가 애노드 전극(11)에 접하고 있다. 또한, 반도체 장치(3A)는, 반도체 영역(21)과의 사이에 절연 영역(53)을 개재하는 전극(52)을 구비한다. 또한, 전극(52)은 애노드 전극(11)에 접속되어 있어도 된다.
도 12의 (b)에 반도체 장치(3A)의 동작을 도시한다.
온 상태에 있어서는, 캐소드ㆍ애노드 사이에 순바이어스의 전압이 인가된다. 전자(e)의 대부분은 반도체 영역(20)으로부터 반도체 영역(21)을 경유하여 반도체 영역(32)의 바로 아래에까지 도달한다. 채널 영역(21ch)은 n형이다. 따라서, 전자는, 반도체 영역(21)과 반도체 영역(32) 사이의 에너지 장벽을 넘는 것보다, 포텐셜이 낮은 채널 영역(21ch)을 경유하여, 애노드 전극(11)으로 흐른다.
또한, 반도체 영역(32)은 애노드 전극(11)에 저항성 접촉 혹은 쇼트키 접촉을 하고 있다. 이 때문에, 반도체 영역(32)과 애노드 전극(11) 사이는 전자(e)에 있어서는 에너지 장벽이 되지 않는다. 이에 의해, 전자는 반도체 영역(32)을 경유하여 애노드 전극(11)으로 배출된다.
즉, 전자(e)는 반도체 영역(20), 반도체 영역(21), 채널 영역(21ch) 및 반도체 영역(32)을 경유하여 애노드 전극(11)에 유입된다. 이에 의해, 캐소드ㆍ애노드 사이에는 전자 전류(16)가 형성된다.
이와 같이, 반도체 영역(32)과 애노드 전극(11) 사이는 전자(e)에 있어서는 에너지 장벽이 되지 않는다. 그러나, 전자(e)에 있어서는, p형 고농도층인 반도체 영역(31)과, n형의 반도체 영역(21) 사이가 에너지 장벽이 된다. 따라서, 반도체 영역(31)의 바로 앞에까지 도달한 전자(e)는 반도체 영역(31)에는 유입되기 어려워진다. 이 후, 반도체 영역(31)의 하방에 있어서 가로 방향, 즉, Y 방향에 대하여 대략 평행한 방향으로 이동한다.
이 전자(e)의 가로 이동에 의해, 반도체 영역(31)의 하방에서는 전압 강하가 발생한다. 이에 의해, 애노드 전극(11)에 접촉한 반도체 영역(31)은 정극이 되고, 반도체 영역(31)의 하방에 위치하는 반도체 영역(21) 및 반도체 영역(32)은 반도체 영역(31)에 대하여 부극이 되도록 바이어스된다.
이 바이어스에 의해, 반도체 영역(31)의 하방에 있어서는, 반도체 영역(21) 및 반도체 영역(32)과 반도체 영역(31) 사이의 정공에 대한 에너지 장벽이 낮아진다. 이에 의해, 반도체 영역(31)으로부터 반도체 영역(21) 및 반도체 영역(32)에 정공(h)이 주입된다. 이 주입된 정공(h)에 의해 정공 전류(15)가 형성된다.
정공 전류(15)는 반도체 영역(31)의 Y 방향 또는 X 방향에 있어서의 폭, 혹은 반도체 영역(31)과 애노드 전극(11)의 접촉 면적이 커질수록 증대된다. 바꾸어 말하면, 그 폭 혹은 그 접촉 면적에 의해, 애노드측으로부터의 정공의 주입량이 조정된다.
또한, 반도체 장치(3A)에서는, 전자가 반도체 영역(32) 바로 아래의 반도체 영역(21)으로부터 반도체 영역(32)을 경유하여 애노드 전극(11)으로 흐르기 어렵게 되어 있다. 따라서, 반도체 영역(32)으로부터의 정공 주입이 확실하게 억제된다. 또한, 역방향 바이어스 인가 시에는, 채널 영역(21ch)에 있어서는, 반도체 영역(32)과 반도체 영역(21)의 접합부 및 반도체 영역(31)과 반도체 영역(21)의 접합부를 기점으로 하여 공핍층이 확대된다. 이 때문에, 채널 영역(21ch)은 완전히 공핍화된다. 따라서, 반도체 장치(3A)에서는, 역방향의 바이어스를 인가하였을 때에 역방향 전류가 확실하게 억제된다. 또한, 전극(52)에, 애노드 전극(15)에 대하여, 부전위를 인가하면, 채널 영역(21ch)에 있어서의 공핍층은 더욱 확대되기 쉬워진다.
이와 같이, 반도체 장치(3A)에 의하면, 리커버리 속도의 고속화 및 리커버리 시의 파괴 내량의 증가, 즉, 안전 동작 영역의 확대를 양립시킬 수 있다. 또한, 반도체 장치(3A)는 제1 실시예 및 제2 실시예의 채널 영역(21ch)을 가로 방향으로 한 것이며, 상술한 변형예도 마찬가지로 적용할 수 있어, 마찬가지의 효과를 발휘한다.
(제4 실시 형태)
도 13은 제4 실시 형태에 따른 반도체 장치를 도시하는 모식적 단면도이다.
도 13에 도시한 반도체 장치(4A)는, 상술한 반도체 장치(1A)의 구조로부터 반도체 영역(31)을 제거한 구조를 갖는다.
반도체 장치(4A)에서는 반도체 영역(31)을 제거하였기 때문에, 순바이어스 인가 시에는 애노드측으로부터의 정공 주입이 더욱 억제된다. 또한, 채널 영역(21ch)의 Y 방향에 있어서의 폭을 1㎛ 이하로 좁게 하고 있으므로, 역방향 바이어스 인가 시에는, 반도체 영역(30)과 반도체 영역(21)의 접합부를 기점으로 하여, 채널 영역(21ch)이 완전히 공핍화된다. 따라서, 반도체 장치(4A)에서는, 역방향의 바이어스를 인가하였을 때에 역방향 전류가 확실하게 억제된다. 따라서, 반도체 장치(4A)에 있어서도, 리커버리 속도의 고속화 및 리커버리 시의 파괴 내량의 증가, 즉, 안전 동작 영역의 확대를 양립시킬 수 있다.
상기의 실시 형태에서는, 「부위 A는 부위 B 상에 형성되어 있다」라고 표현된 경우의 「상에」란, 부위 A가 부위 B에 접촉하여, 부위 A가 부위 B 상에 형성되어 있는 경우 이외에, 부위 A가 부위 B에 접촉하지 않고, 부위 A가 부위 B의 상방에 형성되어 있는 경우의 의미로 사용되는 경우가 있다. 또한, 「부위 A는 부위 B 상에 형성되어 있다」는, 부위 A와 부위 B를 반전시켜 부위 A가 부위 B의 아래에 위치한 경우나, 부위 A와 부위 B가 옆으로 나란히 배열된 경우에도 적용되는 경우가 있다. 이것은, 실시 형태에 따른 반도체 장치를 회전해도, 회전 전후에 있어서 반도체 장치의 구조는 변하지 않기 때문이다.
이상, 구체예를 참조하면서 실시 형태에 대하여 설명하였다. 그러나, 실시 형태는 이들 구체예에 한정되는 것은 아니다. 즉, 이들 구체예에, 당업자가 적절히 설계 변경을 가한 것도, 실시 형태의 특징을 구비하고 있는 한, 실시 형태의 범위에 포함된다. 전술한 각 구체예가 구비하는 각 요소 및 그 배치, 재료, 조건, 형상, 사이즈 등은 예시한 것에 한정되는 것은 아니고 적절히 변경할 수 있다.
또한, 전술한 각 실시 형태가 구비하는 각 요소는, 기술적으로 가능한 한에 있어서 복합시킬 수 있고, 이들을 조합한 것도 실시 형태의 특징을 포함하는 한 실시 형태의 범위에 포함된다. 그 밖에, 실시 형태의 사상의 범주에 있어서, 당업자이면 각종 변경예 및 수정예에 상도할 수 있는 것이며, 그들 변경예 및 수정예에 대해서도 실시 형태의 범위에 속하는 것으로 이해된다.
본 발명의 몇 가지의 실시 형태를 설명하였지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등의 범위에 포함된다.
1A, 1B, 1C, 1D, 2A, 2B, 3A, 4A : 반도체 장치
1u : 범위
10 : 캐소드 전극
11 : 애노드 전극
11a : 접속 영역
11b : 연장부
12, 13 : 절연 영역
13c : 코너부
13d : 하부
15 : 정공 전류
16 : 전자 전류
17 : 애벌란시 전류
18 : 층
20, 21, 30, 31, 32 : 반도체 영역
21ch : 채널 영역
28 : 공핍층
30d : 하부
31a : 영역
50 : 전극
51 : 절연막
52 : 전극
53 : 절연 영역
80 : 적층체
90 : 마스크 패턴
91 : 트렌치

Claims (13)

  1. 반도체 장치로서,
    제1 전극과,
    제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 형성되며, 상기 제1 전극에 접하는 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역과 상기 제2 전극 사이에 형성된 제2 도전형의 제2 반도체 영역과,
    상기 제2 전극으로부터 상기 제1 반도체 영역의 측으로 연장되는 절연 영역과,
    상기 제2 반도체 영역과 상기 절연 영역 사이의 적어도 일부에 형성되며, 상기 제1 반도체 영역에 접하는 제1 도전형의 제3 반도체 영역을 구비한, 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 반도체 영역은 상기 제1 반도체 영역의 일부인, 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 전극과, 상기 제1 반도체 영역 및 상기 제2 반도체 영역 사이에 형성되며, 상기 제2 전극 및 상기 절연 영역에 접하는 제2 도전형의 제4 반도체 영역을 더 구비한, 반도체 장치.
  4. 제3항에 있어서,
    상기 제4 반도체 영역의 불순물 농도는, 상기 제2 반도체 영역의 불순물 농도보다 큰, 반도체 장치.
  5. 제3항에 있어서,
    상기 제4 반도체 영역은, 상기 제1 전극으로부터 상기 제2 전극을 향하는 제1 방향에 대하여 교차하는 제2 방향에 있어서 복수의 영역으로 분할되고, 상기 복수의 영역의 각각은 상기 제2 방향으로 배열되어 있는, 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 전극에 접하며, 상기 제2 전극과 상기 절연 영역 사이에 형성된 접속 영역을 더 구비한, 반도체 장치.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 전극과 전기적으로 절연되며, 상기 절연 영역 중에 형성된 제3 전극을 더 구비하고,
    상기 제3 전극에 상기 제1 전극에 대하여 정바이어스를 인가함으로써, 상기 제3 반도체 영역이 형성되는, 반도체 장치.
  8. 반도체 장치로서,
    제1 전극과,
    제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 형성되며, 상기 제1 전극에 접하는 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역과 상기 제2 전극 사이에 형성된 제2 도전형의 제2 반도체 영역과,
    상기 제2 전극과 나란히 배열되며, 상기 제2 반도체 영역에 접하는 절연 영역과,
    상기 제2 반도체 영역과 상기 절연 영역 사이의 적어도 일부에 형성되며, 상기 제1 반도체 영역에 접하는 제1 도전형의 제3 반도체 영역을 구비한, 반도체 장치.
  9. 제8항에 있어서,
    상기 제3 반도체 영역은 상기 제1 반도체 영역의 일부인, 반도체 장치.
  10. 제8항에 있어서,
    상기 제2 전극과, 상기 제2 반도체 영역 사이에 형성되며, 상기 제2 전극 및 상기 절연 영역에 접하는 제2 도전형의 제4 반도체 영역을 더 구비한, 반도체 장치.
  11. 제10항에 있어서,
    상기 제4 반도체 영역의 불순물 농도는, 상기 제2 반도체 영역의 불순물 농도보다 큰, 반도체 장치.
  12. 제10항에 있어서,
    상기 제4 반도체 영역은, 상기 제1 전극으로부터 상기 제2 전극을 향하는 제1 방향에 대하여 교차하는 제2 방향에 있어서 복수의 영역으로 분할되고, 상기 복수의 영역의 각각은 상기 제2 방향으로 배열되어 있는, 반도체 장치.
  13. 제8항 내지 제12항 중 어느 한 항에 있어서,
    상기 제2 전극과 전기적으로 절연되며, 상기 제2 반도체 영역과의 사이에 상기 절연 영역을 개재한 제3 전극을 더 구비하고,
    상기 제3 전극에 상기 제1 전극에 대하여 정바이어스를 인가함으로써, 상기 제3 반도체 영역이 형성되는, 반도체 장치.
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