JP2021019155A - 半導体装置 - Google Patents

Abstract

【課題】破壊されることを抑制できる半導体装置を提供する。【解決手段】ＩＧＢＴ素子を有するＩＧＢＴ領域１ａと、ＦＷＤ素子を有するＦＷＤ領域１ｂが共通の半導体基板１０に形成されている半導体装置において、ＦＷＤ領域１ｂの第２ベース層１２ｂをＩＧＢＴ領域１ａ第１ベース層１２ａよりも不純物濃度が低くなるようにする。また、ＦＷＤ領域１ｂに形成されるコンタクト領域１７ｂは、ＦＷＤ素子に逆電圧が印加された際に空乏化しない不純物濃度とし、トレンチ１３の長手方向に沿って互いに離れた状態で複数形成されるようにする。この場合、トレンチの長手方向に沿って隣合うコンタクト領域１７ｂの間隔における半分の長さをｙ［μｍ］、コンタクト領域の深さをｘ［μｍ］とすると、コンタクト領域１７ｂは、ｙ＜３ｘ−０．８を満たすように形成する。【選択図】図１

Description

本発明は、絶縁ゲート構造を有する絶縁ゲートバイポーラトランジスタ（以下では、ＩＧＢＴという）素子とフリーホイールダイオード（以下では、ＦＷＤという）素子とが共通の半導体基板に形成された半導体装置に関するものである。

従来より、インバータ等に使用されるスイッチング素子として、例えば、ＩＧＢＴ素子を有するＩＧＢＴ領域と、ＦＷＤ素子を有するＦＷＤ領域とが共通の半導体基板に形成された半導体装置が提案されている（例えば、特許文献１参照）。

具体的には、この半導体装置では、ｎ⁻型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するように複数のトレンチが形成されている。そして、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。

また、ＩＧＢＴ領域におけるベース層の表層部には、トレンチに接するようにｎ^＋型のエミッタ領域が形成されている。半導体基板の裏面側には、ｐ型のコレクタ層およびｎ^＋型のカソード層が形成されている。

そして、半導体基板の表面側には、ベース層およびエミッタ領域と電気的に接続される上部電極が形成されている。半導体基板の裏面側には、コレクタ層およびカソード層と電気的に接続される下部電極が形成されている。

このような半導体装置では、半導体基板の裏面側にコレクタ層が形成されている領域がＩＧＢＴ素子を有するＩＧＢＴ領域とされ、カソード層が形成されている領域がＦＷＤ素子を有するＦＷＤ領域とされている。なお、ＦＷＤ領域では、上記構成とされていることにより、ｎ型のカソード層およびドリフト層と、ｐ型のベース層とによってＰＮ接合を有するＦＷＤ素子が構成される。

そして、ベース層は、ＩＧＢＴ領域に位置する部分を第１ベース層とし、ＦＷＤ領域に位置する部分を第２ベース層とすると、第２ベース層の不純物濃度が第１ベース層の不純物濃度より低くされている。

このような半導体装置では、第２ベース層が第１ベース層と同じ不純物濃度とされている場合と比較して、ＦＷＤ素子に順電圧を印加している際に上部電極から供給される正孔を低減できる。したがって、ＦＷＤ素子がリカバリ状態となった際、リカバリ電流を低減でき、スイッチング損失を低減することができる。

特開２０１８−７３９１１号公報

しかしながら、上記半導体装置について本発明者らが検討したところ、上記半導体装置では、ブレークダウンが発生した際、大電流で電圧が急峻に変化する場合があることが確認された。この場合、電流集中が発生して半導体装置が破壊される可能性がある。

本発明は上記点に鑑み、破壊されることを抑制できる半導体装置を提供することを目的とする。

上記目的を達成するための請求項１では、ＩＧＢＴ素子を有するＩＧＢＴ領域（１ａ）と、ＦＷＤ素子を有するＦＷＤ領域（１ｂ）が共通の半導体基板（１０）に形成されている半導体装置であって、第１導電型のドリフト層（１１）と、ドリフト層の表層部に形成された第２導電型のベース層（１２）と、ＩＧＢＴ領域において、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、ＦＷＤ領域において、ドリフト層のうちのベース層側と反対側に形成された第１導電型のカソード層（２２）と、を含む半導体基板と、ＩＧＢＴ領域およびＦＷＤ領域において、一方向を長手方向とすると共に、ベース層よりも深くまで複数のトレンチ（１３）が形成され、トレンチ内にゲート絶縁膜（１４）を介してゲート電極（１５）が配置されたトレンチゲート構造と、ＩＧＢＴ領域におけるベース層を第１ベース層（１２ａ）とし、第１ベース層の表層部であって、トレンチと接する状態で形成された第１導電型のエミッタ領域（１６）と、ＦＷＤ領域におけるベース層を第２ベース層（１２ｂ）とし、第２ベース層の表層部に形成され、第２ベース層より不純物濃度が高くされたコンタクト領域（１７ｂ）と、エミッタ領域、第１ベース層、第２ベース層、コンタクト領域と電気的に接続される第１電極（１９）と、コレクタ層およびカソード層と電気的に接続される第２電極（２３）と、を備えている。そして、第２ベース層は、第１ベース層よりも不純物濃度が低くされており、コンタクト領域は、ＦＷＤ素子に逆電圧が印加された際に空乏化しない不純物濃度とされ、トレンチの長手方向に沿って互いに離れた状態で複数形成されており、トレンチの長手方向に沿って隣合うコンタクト領域の間隔における半分の長さをｙ［μｍ］、コンタクト領域の深さをｘ［μｍ］とすると、コンタクト領域は、ｙ＜３ｘ−０．８を満たすように形成されている。

これによれば、ＦＷＤ素子に逆電圧が印加された際、空乏層が第１電極に達し難くなるため、リカバリ電流を低減しつつ、高耐量化を図ることができ、半導体装置が破壊されることを抑制できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態における半導体装置の断面図である。 図１中のII−II線に沿った半導体装置の断面図である。 図２中のＣ１線およびＣ２線に沿った不純物濃度を示す図である。 ショットキー障壁と順方向電圧との関係に関するシミュレーション結果を示す図である。 高耐量である半導体装置の電圧と電流との関係に関するシミュレーション結果を示す図である。 低耐量である半導体装置の電圧と電流との関係に関するシミュレーション結果を示す図である。 第２コンタクト領域の深さおよび隣合う第２コンタクト領域の半幅と、半導体装置の耐量に関するシミュレーション結果を示す図である。 第２実施形態における半導体装置の断面図である。 図８中のIX−IX線に沿った半導体装置の断面図である。 図９中のＣ３線およびＣ４線に沿った不純物濃度を示す図である。 第３実施形態における半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。

図１および図に示されるように、本実施形態の半導体装置は、共通の半導体基板１０にＩＧＢＴ領域１ａとＦＷＤ領域１ｂとが形成されたＲＣ（Reverse Conductingの略）−ＩＧＢＴとされている。なお、具体的には後述するが、本実施形態では、後述するコレクタ層２１上の部分がＩＧＢＴ領域とされ、後述するカソード層２２上の部分がＦＷＤ領域１ｂとされている。

半導体装置は、ｎ⁻型のドリフト層１１を構成する半導体基板１０を有している。なお、本実施形態では、半導体基板１０は、シリコン基板で構成される。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、ｐ型のベース層１２が形成されている。

ベース層１２は、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとでｐ型不純物濃度が変えられており、ＩＧＢＴ領域１ａでは、ＦＷＤ領域１ｂよりもｐ型不純物濃度が高くされている。以下、ＩＧＢＴ領域１ａに形成されたベース層１２を第１ベース層１２ａともいい、ＦＷＤ領域１ｂに形成されたベース層１２を第２ベース層１２ｂともいう。また、第１ベース層１２ａおよび第２ベース層１２ｂは、本実施形態では、半導体基板１０の一面１０ａ側からｐ型の不純物がイオン注入された後に熱処理されることで形成される。このため、不純物濃度が高い第１ベース層１２ａの方が第２ベース層１２ｂよりも深くまで形成されている。

そして、半導体基板１０には、一面１０ａ側からベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３が形成されている。これにより、ベース層１２は、トレンチ１３によって複数個に分離されている。本実施形態では、複数のトレンチ１３は、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂにそれぞれ形成されている。また、本実施形態では、複数のトレンチ１３は、ＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂの配列方向と交差する一方向（すなわち、図１中の紙面奥行方向）を長手方向としてストライプ状に形成されている。

そして、各トレンチ１３は、各トレンチ１３の壁面を覆うように形成されたゲート絶縁膜１４と、このゲート絶縁膜１４の上に形成されたポリシリコン等により構成されるゲート電極１５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。

ＩＧＢＴ領域１ａにおける第１ベース層１２ａの表層部（すなわち、半導体基板１０の一面１０ａ側）には、ドリフト層１１よりも高不純物濃度とされたｎ^＋型のエミッタ領域１６、および第１ベース層１２ａよりも高不純物濃度とされたｐ^＋型の第１コンタクト領域１７ａがそれぞれ形成されている。具体的には、エミッタ領域１６は、第１ベース層１２ａ内において終端し、かつ、トレンチ１３の側面に接するように形成されている。また、第１コンタクト領域１７ａは、エミッタ領域１６と同様に、ベース層１２内において終端するように形成されている。

より詳しくは、エミッタ領域１６は、トレンチ１３間の領域において、トレンチ１３の長手方向に沿ってトレンチ１３の側面に接するように棒状に延設され、トレンチ１３の先端よりも内側で終端する構造とされている。また、第１コンタクト領域１７ａは、２つのエミッタ領域１６に挟まれてトレンチ１３の長手方向（すなわち、エミッタ領域１６）に沿って棒状に延設されている。なお、第１コンタクト領域１７ａは、半導体基板１０の一面１０ａを基準としてエミッタ領域１６よりも深く形成されている。

ＦＷＤ領域１ｂにおける第２ベース層１２ｂの表層部には、第２ベース層１２ｂよりも高不純物濃度とされたｐ^＋型の第２コンタクト領域１７ｂが形成されている。第２コンタクト領域１７ｂは、具体的には後述するが、ＦＷＤ素子に逆電圧が印加されている際に空乏化せず、後述する上部電極１９とオーミック接触する不純物濃度とされている。なお、第２ベース層１２ｂは、後述する上部電極１９とオーミック接触する不純物濃度とされていてもよいし、ショットキー接触する不純物濃度とされていてもよいが、本実施形態では、ショットキー接触する不純物濃度とされている。

図３に示されるように、本実施形態では、第２ベース層１２ｂは、一面１０ａ側の不純物濃度が８．０×１０^１６ｃｍ^−３程度とされている。第２コンタクト領域１７ｂは、一面１０ａ側の不純物濃度が６．０×１０^１９ｃｍ^−３程度とされている。なお、本実施形態では、第２コンタクト領域１７ｂは、ＩＧＢＴ領域１ａに形成された第１コンタクト領域１７ａと同じ不純物濃度とされている。

第２コンタクト領域１７ｂは、トレンチ１３の長手方向に沿って互いに離れた状態で複数形成されている。つまり、第２コンタクト領域１７ｂは、トレンチ１３の長手方向に沿って点在されている。本実施形態では、各第２コンタクト領域１７ｂは、トレンチ１３の長手方向に沿って等間隔に形成されている。そして、各第２コンタクト領域１７ｂは、具体的には後述するが、半導体基板１０の一面１０ａからの深さをｘ、トレンチ１３の長手方向に沿って隣合う第２コンタクト領域１７ｂの間隔における半分の長さをｙ（すなわち、隣合う第２コンタクト領域１７ｂの間隔を２ｙ）とすると、次のように形成されている。すなわち、各第２コンタクト領域１７ｂは、ｙ＜３ｘ−０．８を満たすように形成されている。なお、以下では、隣合う第２コンタクト領域１７ｂの間隔における半分の長さｙを、単に隣合う第２コンタクト領域１７ｂの半幅ｙともいう。

また、本実施形態では、第２コンタクト領域１７ｂは、トレンチ１３から離間するように形成されている。そして、第２コンタクト領域１７ｂは、第２コンタクト領域１７ｂとトレンチ１３との間隔をＬとすると、Ｌ＜３ｘ−０．８を満たすように形成されている。なお、第２コンタクト領域１７ｂは、トレンチ１３と接するように形成されていてもよい。つまり、第２コンタクト領域１７ｂは、Ｌ＝０となるように形成されていてもよい。

半導体基板１０の一面１０ａ上には、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜１８が形成されている。層間絶縁膜１８には、ＩＧＢＴ領域１ａにおいて、エミッタ領域１６および第１コンタクト領域１７ａを露出させる第１コンタクトホール１８ａが形成されている。層間絶縁膜１８には、ＦＷＤ領域１ｂにおいて、第２ベース層１２ｂおよび第２コンタクト領域１７ｂを露出させる第２コンタクトホール１８ｂが形成されている。

そして、層間絶縁膜１８上には、上部電極１９が形成されている。上部電極１９は、層間絶縁膜１８に形成された第１コンタクトホール１８ａを通じてエミッタ領域１６および第１コンタクト領域１７ａと電気的に接続されている。上部電極１９は、層間絶縁膜１８に形成された第２コンタクトホール１８ｂを通じて第２ベース層１２ｂおよび第２コンタクト領域１７ｂと接続されている。つまり、層間絶縁膜１８上には、ＩＧＢＴ領域１ａにおいてエミッタ電極として機能し、ＦＷＤ領域１ｂにおいてアノード電極として機能する上部電極１９が形成されている。なお、本実施形態では、上部電極１９が第１電極に相当している。

そして、上部電極１９は、ＦＷＤ領域１ｂにおいて、第２コンタクト領域１７ｂとオーミック接触している。つまり、第２コンタクト領域１７ｂは、上記のように、上部電極１９とオーミック接触する不純物濃度とされている。また、上部電極１９は、本実施形態では、ＦＷＤ領域１ｂにおいて、第２ベース層１２ｂとショットキー接触している。

ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、ドリフト層１１よりも高不純物濃度とされたｎ型のフィールドストップ層（以下では、ＦＳ層という）２０が形成されている。

そして、ＩＧＢＴ領域１ａでは、ＦＳ層２０を挟んでドリフト層１１と反対側にｐ型のコレクタ層２１が形成され、ＦＷＤ領域１ｂでは、ＦＳ層２０を挟んでドリフト層１１と反対側にｎ^＋型のカソード層２２が形成されている。つまり、ＦＳ層２０を挟んでドリフト層１１と反対側には、コレクタ層２１とカソード層２２とが隣接して形成されている。そして、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２１であるかカソード層２２であるかによって区画されている。すなわち、本実施形態では、コレクタ層２１上の部分がＩＧＢＴ領域１ａとされ、カソード層２２上の部分がＦＷＤ領域１ｂとされている。

コレクタ層２１およびカソード層２２を挟んでドリフト層１１と反対側（すなわち、半導体基板１０の他面１０ｂ）には、コレクタ層２１およびカソード層２２と電気的に接続される下部電極２３が形成されている。つまり、ＩＧＢＴ領域１ａにおいてはコレクタ電極として機能し、ＦＷＤ領域１ｂにおいてはカソード電極として機能する下部電極２３が形成されている。本実施形態では、下部電極２３が第２電極に相当している。

このように構成されることにより、ＩＧＢＴ領域１ａにおいては、第１ベース層１２ａをベースとし、エミッタ領域１６をエミッタとし、コレクタ層２１をコレクタとするＩＧＢＴ素子が構成される。また、ＦＷＤ領域１ｂにおいては、第２ベース層１２ｂおよび第２コンタクト領域１７ｂをアノードとし、ドリフト層１１、ＦＳ層２０、カソード層２２をカソードとしてＰＮ接合されたＦＷＤ素子が構成される。

以上が本実施形態における半導体装置の構成である。本実施形態では、このようにして共通の半導体基板１０にＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂが形成されている。なお、本実施形態では、ｎ型、ｎ^＋型、ｎ⁻型が第１導電型に相当しており、ｐ型、ｐ^＋型が第２導電型に相当している。また、上記のように構成されていることにより、半導体基板１０は、ドリフト層１１、ベース層１２、エミッタ領域１６、第１、第２コンタクト領域１７ａ、１７ｂ、ＦＳ層２０、コレクタ層２１、カソード層２２を有する構成とされている。

次に、上記半導体装置の作動および効果について説明する。

まず、半導体装置は、下部電極２３に上部電極１９より高い電圧が印加されると、ベース層１２とドリフト層１１との間に形成されるＰＮ接合が逆導通状態となって空乏層が形成される。そして、ゲート電極１５に、絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）の電圧が印加されているときには、上部電極１９と下部電極２３との間に電流は流れない。

ＩＧＢＴ素子をオン状態にするには、下部電極２３に上部電極１９より高い電圧が印加された状態で、ゲート電極１５に、絶縁ゲート構造の閾値電圧Ｖｔｈ以上であるハイレベルの電圧が印加されるようにする。これにより、第１ベース層１２ａのうちのゲート電極１５が配置されるトレンチ１３と接している部分に反転層が形成される。そして、ＩＧＢＴ素子は、エミッタ領域１６から反転層を介して電子がドリフト層１１に供給されることによってコレクタ層２１から正孔がドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下することでオン状態となる。

また、ＩＧＢＴ素子をオフ状態にし、ＦＷＤ素子をオン状態にする（すなわち、ＦＷＤ素子をダイオード動作させる）際には、上部電極１９と下部電極２３に印加する電圧をスイッチングし、上部電極１９に下部電極２３より高い電圧を印加する順電圧印加を行う。これにより、ベース層１２へ正孔が供給されると共にカソード層２２へ電子が供給されることでＦＷＤ素子がダイオード動作をする。

その後、ＦＷＤ素子をオン状態からオフ状態にする際には、下部電極２３に上部電極１９より高い電圧を印加する逆電圧印加を行う。つまり、ＦＷＤ素子に順方向電流が流れている状態から当該電流を遮断する際、下部電極２３に上部電極１９より高い電圧を印加する逆電圧印加を行う。これにより、ＦＷＤ素子がリカバリ状態となる。そして、ベース層１２中の正孔が上部電極１９側に引き寄せられると共にドリフト層１１中の電子が下部電極２３側に引き寄せられることでリカバリ電流が発生する。

この際、ＦＷＤ領域１ｂの第２ベース層１２ｂは、第１ベース層１２ａよりも不純物濃度が低くされている。このため、第２ベース層１２ｂが第１ベース層１２ａと同じ不純物濃度とされている場合と比較して、ＦＷＤ素子に順電圧を印加している際にベース層１２へ供給される正孔を低減できる。したがって、ＦＷＤ素子がリカバリ状態になった際のリカバリ電流を低減でき、スイッチング損失を低減することができる。

また、本実施形態では、ＦＷＤ領域１ｂでは、上部電極１９が第２ベース層１２ｂとショットキー接触している。この場合、本発明者らの検討によれば、図４に示されるように、順方向電圧Ｖｆは、ショットキー障壁が０．９ｅＶより大きくなると急峻に低下することが確認された。

このため、本実施形態では、上部電極１９は、ショットキー障壁が０．９ｅＶ以下となる材料を用いて構成され、例えば、ショットキー障壁が０．６１ｅＶとなるチタンシリサイドで構成されている。これにより、ＦＷＤ素子に順電圧を印加している際、ショットキー接触の部分から電子の排出を効率的に行うことができるため、さらに正孔が注入されることを抑制できる。なお、図４は、２７℃でのシミュレーション結果を示す図であるが、ショットキー障壁と順方向電圧Ｖｆとの関係は温度が変化しても変化しない。

また、ＦＷＤ素子に逆電圧が印加された場合には、ベース層１２とドリフト層１１との間から空乏層（以下では、単に空乏層ともいう）が伸びる。この場合、第２コンタクト領域１７ｂは、ＦＷＤ素子に逆電圧が印加された際に空乏化しない不純物濃度とされているため、空乏層は、第２コンタクト領域１７ｂを避けるようにして上部電極１９側へと伸びる。そして、半導体装置は、当該空乏層が上部電極１９へ達し得る構成とされているか否かによって耐量が変化する。

具体的には、図５および図６に示されるように、空乏層が上部電極１９へ達し得る構成とされているか否かにより、ブレークダウンが発生した場合の電圧Ｖｋの状態が変化する。なお、図５は、隣合う第２コンタクト領域１７ｂの半幅ｙを０．３μｍとし、深さｘを０．５μｍとした場合のシミュレーション結果である。図６は、隣合う第２コンタクト領域１７ｂの半幅ｙを０．３μｍとし、深さｘを０．１７μｍとした場合のシミュレーション結果である。また、図５および図６では、第２ベース層１２ｂを構成するドーズ量を変化させた場合のシミュレーション結果を示している。さらに、図５および図６では、第２コンタクト領域１７ｂを構成するドーズ量を１．０×１０^１５ｃｍ^−２としている。

すなわち、隣合う第２コンタクト領域１７ｂの半幅ｙが同じ長さとされている場合、図５に示されるように、第２コンタクト領域１７ｂが深くまで形成されている半導体装置は、第２コンタクト領域１７ｂによって空乏層が上部電極１９へ達し難くなる。このため、ＦＷＤ素子に逆電圧が印加されてブレークダウンが発生し、電流Ｉｋが増加しても電圧Ｖｋが急峻に低下しない。この場合、半導体装置は、局所箇所に電流が集中し難くなって破壊され難くなり、高耐量となる。

一方、図６に示されるように、第２コンタクト領域１７ｂが浅く形成されている半導体装置は、空乏層が上部電極１９へと達し易くなる。このため、ＦＷＤ素子に逆電圧が印加されてブレークダウンが発生した場合、電流Ｉｋが増加した際に電圧Ｖｋが急峻に低下する。この場合、半導体装置は、局所箇所に電流が集中し易くなって破壊され易くなるため、低耐量となる。

なお、図６に示されるように、第２ベース層１２ｂを構成するドーズ量（すなわち、第２ベース層１２ｂの不純物濃度）を変化させた場合、電圧Ｖｋが急峻に低下し始める電流Ｉｋは変化するが、電圧が急峻に低下するか否かについては変化しない。つまり、第２ベース層１２ｂを構成するドーズ量を変化させても、低耐量な半導体装置であることに変わりはない。

そして、本発明者らは、空乏層が上部電極１９に達しない構成とするため、第２コンタクト領域１７ｂの深さｘ、および隣合う第２コンタクト領域１７ｂの半幅ｙについて鋭意検討を行い、図７に示すシミュレーション結果を得た。なお、図７は、４×１０^１２ｃｍ^−２のドーズ量で第２ベース層１２ｂを形成した場合のシミュレーション結果である。また、図７における低耐量半導体装置とは、上記図６に示されるように、電流Ｉｋが増加した際に急峻に電圧Ｖｋが低下する（すなわち、サステイン特性が悪化した）半導体装置である。図７における高耐量半導体装置とは、上記図５に示されるように、電流Ｉｋが増加しても電圧Ｖｋが急峻に変化しない半導体装置である。そして、図７では、トレンチ１３と第２コンタクト領域１７ｂとの間隔を十分に狭くし、トレンチ１３と第２コンタクト領域１７ｂとの間の領域から空乏層が上部電極１９に達しないようにしている。

図７に示されるように、低耐量となる半導体装置および高耐量となる半導体装置は、第２コンタクト領域１７ｂの深さｘ、および隣合う第２コンタクト領域１７ｂの半幅ｙに依存することが確認される。そして、第２コンタクト領域１７ｂは、ｙ＜３ｘ−０．８であれば、高耐量の半導体装置となることが確認される。つまり、半導体装置は、第２コンタクト領域１７ｂがｙ＜３ｘ−０．８を満たす構成とされていれば、ＦＷＤ素子に逆電圧が印加された際に空乏層が上部電極１９に達しない構成となる。したがって、本実施形態では、第２コンタクト領域１７ｂは、ｙ＜３ｘ−０．８も満たすように形成されている。

この場合、上記と同様に、トレンチ１３と第２コンタクト領域１７ｂとの間隔Ｌについても、Ｌ＜３ｘ−０．８であれば、トレンチ１３と第２コンタクト領域１７ｂとの間において、空乏層が上部電極１９に達しなくなる。したがって、本実施形態では、第２コンタクト領域１７ｂは、Ｌｙ＜３ｘ−０．８を満たすように形成されている。

以上説明したように、本実施形態では、第２ベース層１２ｂは、第１ベース層１２ａより不純物濃度が低くされており、第２コンタクト領域１７ｂは、ｙ＜３ｘ−０．８を満たすように形成されている。このため、リカバリ電流を低減しつつ、高耐量化を図ることができ、半導体装置が破壊されることを抑制できる。

また、第２コンタクト領域１７ｂは、Ｌ＜３ｘ−０．８も満たすように形成されている。このため、さらに高耐量化を図ることができる。

さらに、ＦＷＤ領域１ｂでは、上部電極１９が第２ベース層１２ｂとショットキー接触しており、ショットキー障壁が０．９ｅＶ以下とされている。このため、さらにリカバリ電流を低減できる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、高濃度領域を追加したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図８および図９に示されるように、ＦＷＤ領域１ｂの第２ベース層１２ｂには、各第２コンタクト領域１７ｂの下方に高濃度領域２４が形成されている。つまり、ＦＷＤ領域１ｂには、トレンチ１３の長手方向に沿って高濃度領域２４が互いに離れるように形成されている。

高濃度領域２４は、第２コンタクト領域１７ｂと離れて形成されている。つまり、高濃度領域２４は、第２コンタクト領域１７ｂとの間に第２ベース層１２ｂが位置するように形成されている。

また、本実施形態では、高濃度領域２４は、トレンチ１３の長手方向に沿って隣合う高濃度領域２４の間隔ｄ１が、トレンチ１３の長手方向に沿って隣合う第２コンタクト領域１７ｂの間隔ｄ２より狭くされている。

高濃度領域２４の不純物濃度は、図１０に示されるように、第２ベース層１２ｂよりも高く、第２コンタクト領域１７ｂよりも低くされ、かつＦＷＤ素子に逆電圧が印加された際に空乏化しない不純物濃度とされている。

以上説明したように、本実施形態では、第２コンタクト領域１７ｂの下方に、第２コンタクト領域１７ｂと離れた高濃度領域２４が形成されている。このため、ＦＷＤ素子に順電圧が印加されている際、第２コンタクト領域１７ｂと高濃度領域２４との間に位置する第２ベース層１２ｂを抵抗として機能させることができ、ホールが注入されることを抑制できる。

また、高濃度領域２４は、第２コンタクト領域１７ｂよりも不純物濃度が低くされている。このため、高濃度領域２４が第２コンタクト領域１７ｂと同じ不純物濃度とされている場合と比較して、効率的に正孔が注入されることを抑制できる。

さらに、高濃度領域２４は、ＦＷＤ素子に逆電圧が印加された際に空乏化しない不純物濃度とされている。このため、ＦＷＤ素子に逆電圧が印加された際、空乏層が上部電極１９に達することをさらに抑制できる。

そして、本実施形態では、隣合う高濃度領域２４の間隔ｄ１が、隣合う第２コンタクト領域１７ｂの間隔ｄ２より狭くされている。このため、ＦＷＤ素子に逆電圧が印加された際、空乏層が上部電極１９へさらに達し難くなる。したがって、さらに高耐量化を図ることができる。

なお、例えば、第２コンタクト領域１７ｂを高濃度領域２４が形成されている位置まで単純に深くする場合、第２コンタクト領域１７ｂの平面方向への広がりが大きくなり易くなる。この場合、第２コンタクト領域１７ｂの不純物濃度を確保しつつ、隣合う第２コンタクト領域１７ｂの半幅ｙを詳細に制御することが困難になる。このため、本実施形態のように、第２コンタクト領域１７ｂと高濃度領域２４とを分けて形成することにより、正孔の注入を抑制しつつ高耐量となる半導体装置を容易に構成できる。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第２実施形態に対し、隣合う高濃度領域２４の間隔ｄ１を変更したものである。その他に関しては、第２実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図１１に示されるように、高濃度領域２４は、隣合う高濃度領域２４の間隔ｄ１が隣合う第２コンタクト領域１７ｂの間隔ｄ２より広くなるように形成されている。

これによれば、高濃度領域２４は、隣合う高濃度領域２４の間隔ｄ１が隣合う第２コンタクト領域１７ｂの間隔ｄ２より広くなるように形成されている。このため、ＦＷＤ素子に順電圧が印加されている際、隣合う高濃度領域２４の間隔ｄ１が隣合う第２コンタクト領域１７ｂの間隔ｄ２以下とされている場合と比較して、電子が高濃度領域２４に入り難くなり、電子が第２ベース層１２ｂから排出され易くなる。したがって、ＦＷＤ素子に順電圧が印加されている際に注入される正孔を低減でき、リカバリ電流を低減することができる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記各実施形態では、第２コンタクト領域１７ｂは、トレンチ１３の長手方向に沿って等間隔に形成されているが、等間隔に形成されていなくてもよい。但し、第２コンタクト領域１７ｂは、それぞれの隣合う第２コンタクト領域１７ｂとの半幅ｙがｙ＜３ｘ−０．８を満たすように形成されている。

また、上記各実施形態において、上部電極１９と第２ベース層１２ｂとは、ショットキー接触ではなく、オーミック接触させられていてもよい。

さらに、上記第２実施形態において、隣合う高濃度領域２４の間隔ｄ１と隣合う第２コンタクト領域１７ｂの間隔ｄ２とが等しくされていてもよい。

１０ 半導体基板
１１ ドリフト層
１２ ベース層
１２ａ 第１ベース層
１２ｂ 第２ベース層
１３ トレンチ
１４ ゲート絶縁膜
１５ ゲート電極
１６ エミッタ領域
１７ｂ 第２コンタクト領域
２１ コレクタ層
２２ カソード層
１９ 上部電極（第１電極）
２３ 下部電極（第２電極）

Claims (6)

1. ＩＧＢＴ素子を有するＩＧＢＴ領域（１ａ）と、ＦＷＤ素子を有するＦＷＤ領域（１ｂ）が共通の半導体基板（１０）に形成されている半導体装置であって、
   第１導電型のドリフト層（１１）と、前記ドリフト層の表層部に形成された第２導電型のベース層（１２）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２１）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（２２）と、を含む前記半導体基板と、
   前記ＩＧＢＴ領域および前記ＦＷＤ領域において、一方向を長手方向とすると共に、前記ベース層よりも深くまで複数のトレンチ（１３）が形成され、前記トレンチ内にゲート絶縁膜（１４）を介してゲート電極（１５）が配置されたトレンチゲート構造と、
   前記ＩＧＢＴ領域における前記ベース層を第１ベース層（１２ａ）とし、前記第１ベース層の表層部であって、前記トレンチと接する状態で形成された第１導電型のエミッタ領域（１６）と、
   前記ＦＷＤ領域における前記ベース層を第２ベース層（１２ｂ）とし、前記第２ベース層の表層部に形成され、前記第２ベース層より不純物濃度が高くされたコンタクト領域（１７ｂ）と、
   前記エミッタ領域、前記第１ベース層、前記第２ベース層、前記コンタクト領域と電気的に接続される第１電極（１９）と、
   前記コレクタ層および前記カソード層と電気的に接続される第２電極（２３）と、を備え、
   前記第２ベース層は、前記第１ベース層よりも不純物濃度が低くされており、
   前記コンタクト領域は、前記ＦＷＤ素子に逆電圧が印加された際に空乏化しない不純物濃度とされ、前記トレンチの長手方向に沿って互いに離れた状態で複数形成されており、
   前記トレンチの長手方向に沿って隣合う前記コンタクト領域の間隔における半分の長さをｙ［μｍ］、前記コンタクト領域の深さをｘ［μｍ］とすると、前記コンタクト領域は、ｙ＜３ｘ−０．８を満たしている半導体装置。
2. 前記トレンチと前記コンタクト領域との間隔をＬ［μｍ］とすると、前記コンタクト領域は、Ｌ＜３ｘ−０．８を満たしている請求項１に記載の半導体装置。
3. 前記ＦＷＤ領域では、前記第１電極と前記第２ベース層とがショットキー接触しており、ショットキー障壁の高さが０．９［ｅＶ］以下とされている請求項１または２に記載の半導体装置。
4. 前記ＦＷＤ領域は、前記第２ベース層における複数の前記コンタクト領域のそれぞれの下方に位置する部分に、前記コンタクト領域と離れた状態で形成された第２導電型の高濃度領域（２４）を有し、
   前記高濃度領域は、不純物濃度が、前記第２ベース層よりも高く、前記コンタクト領域よりも低くされ、かつ、前記ＦＷＤ素子に逆電圧が印加された際に空乏化しない不純物濃度とされている請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記トレンチの長手方向に沿って隣合う前記高濃度領域の間隔（ｄ１）は、前記トレンチの長手方向に沿って隣合う前記コンタクト領域（ｄ２）の間隔よりも狭くされている請求項４に記載の半導体装置。
6. 前記トレンチの長手方向に沿って隣合う前記高濃度領域の間隔（ｄ１）は、前記トレンチの長手方向に沿って隣合う前記コンタクト領域（ｄ２）の間隔よりも広くされている請求項４に記載の半導体装置。

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