JP6089733B2 - 半導体装置 - Google Patents

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Description

この発明は、電力用ダイオードなどの半導体装置に関する。
図８は、従来の電力用ダイオード５００の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。この電力用ダイオード（以下、単にダイオードと称す）は縦型ダイオードである。
このダイオード５００は、ｐアノード領域２からなる活性領域１１と、この活性領域１１を囲む耐圧構造１６を構成するｐガードリング領域３と、ｐガードリング領域３上に保護膜である絶縁膜４（例えば、酸化膜）を備える。さらに詳しく説明すると、このダイオード５００は、ｎ半導体基板１のおもて面に配置されるｐアノード領域２と、このｐアノード領域２を取り囲むように配置されるｐガードリング領域３と、このｐガードリング領域３上に配置される絶縁膜４と、裏面に配置されるｎカソード領域６と、ｐアノード領域２上に配置されるアノード電極７と、ｎカソード領域６上カソード電極８とを備える。このｐガードリング領域３はリング状のｐ+領域３ａで構成され、ｎ半導体基板１の拡散領域が形成されない領域はｎドリフト領域１ａとなる。ここで、拡散領域とは、ｐアノード領域２，ｐ+領域３ａ，およびｎカソード領域６などの、ｎ半導体基板１の表面から不純物を拡散あるいは注入して形成する領域を指す。
このダイオード５００をオン状態にすると、ｐアノード領域２から正孔がｎドリフト領域１ａに注入され、この正孔を中和するようにｎカソード領域６から電子がｎドリフト領域１ａに注入されて、ｎドリフト領域１ａ内で伝導度変調が起こり、ダイオードのオン抵抗が減少して、オン電圧は低い値になる。ここでは、ダイオードの順電圧降下のことをオン電圧と称す。
また、このダイオード５００をオフ状態にするため、順電流を打ち消す逆電流を流すと、ｎドリフト領域１ａに蓄積した正孔と電子は外部に掃き出され、逆回復電流が流れ、ダイオード５００には逆電圧が印加されてオフ状態になる。
この逆電圧により、ｐアノード領域２とｎドリフト領域１ａのｐｎ接合からｎドリフト領域１ａに空乏層が拡がる。横方向に広がった空乏層はｐガードリング領域３に達するとこのｐガードリング領域３を構成するｐ+領域３ａを次々に跳び越して広がる。このように、横方向に伸びた空乏層の幅は広くなるため、表面の電界強度が小さくなり、表面での耐圧は安定して維持される。
また、特許文献では、アノード領域がショットキー接合とｐｎ接合からなる電力用ｐｉｎダイオードにおいて、ｐアノード領域に隣接してｐフローティング領域を活性領域内に設け、ｐアノード領域とｐフローティング領域の間にＭＯＳゲート構造を設ける。オン時にはＭＯＳゲートにマイナス電圧を印加してｐチャネル領域を形成して、ｐアノード領域とｐフローティング領域を繋げて通電領域を広げて、オン電圧を小さくする。電力用ｐｉｎダイオードをオフさせるときは、オフに先立って、ＭＯＳゲートをオフし、ｐフローティング領域をｐアノード領域から切り離し、その後、順電流を打ち消すための逆電流を流し、ダイオードをオフさせる。この逆電流により順電流が減少し、過剰な正孔と電子は外部に掃き出されて減少する。さらに逆電流を流すことで、ｐｎ接合とショットキー接合には逆回復電流が流れて過剰な正孔と電子が消滅してオフ状態になる。ショットキー接合の逆回復電流は小さいため、活性領域全域がｐｎ接合で形成される電力用ｐｉｎダイオードに比べて逆回復電流および逆回復損失は小さくなる。このように、特許文献には、電力用ｐｉｎダイオードにおいて、オン電圧と逆回復損失の両方を小さくできる方策が開示されている。
特開平６−７７５０６号公報
しかし、前記の図８の従来のダイオード５００では、特に、高耐圧にすると、半導体チップに占めるｐガードリング領域３の割合が大きくなり、その分、チップ面積を同じにした場合は活性領域１１が小さくなりオン電圧は高くなる。
また、特許文献では、活性領域内にフローティング領域を設けるため、アノード電流はアノード領域を介してアノード電極に接続しないフローテイング領域へ流れて行く。このフローティング領域に流れた電流はフローティング領域内を横方向に流れながら伝導度変調層へ流れるため、活性領域全域をアノード領域とした場合に比べてオン電圧は高くなる。つまり、特許文献の構造は、活性領域全域をアノード領域とした場合に比べて、等価的に導通面積が小さくなる。
また、特許文献では、活性領域の外周部に設けられるガードリングをアノード領域と繋げてオン電圧を低下させることについては記載されていない。
この発明の目的は、前記の課題を解決して、オン時に導通領域を広げてオン電圧を低下させることができる半導体装置を提供することである。
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、第１導電型の半導体基板の表面層に配置される第２導電型の第１半導体領域と、該第１半導体領域を取り囲んで配置される耐圧構造である第２導電型のガードリング領域と、前記第１半導体領域の端部上から前記ガードリング領域に延在する絶縁膜と、前記第１半導体領域の端部と前記ガードリング領域の間に挟まれた前記半導体基板上と前記ガードリング領域上に前記絶縁膜を介して配置される導電膜と、前記第１半導体領域上に配置され、前記導電膜と離して配置される主電極と、備える構成であり、オン時に半導体基板の表面層に反転層が形成される電圧を前記導電膜に印加し、オフ時に前記反転層が消滅する電圧を前記導電膜に印加するとよい。
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記ガードリング領域が複数で高濃度の第２導電型の第２半導体領域からなり、前記導電膜がリング状に分割され、該分割されたリング状の導電膜が、前記第１半導体領域と前記ガードリング領域の間に挟まれた前記半導体基板上と、隣接する前記第２半導体領域の間に挟まれた前記半導体基板上と、に前記絶縁膜を介してそれぞれ配置される構成とするとよい。
また、特許請求の範囲の請求項３記載の発明によれば、請求項１または２に記載の発明において、前記第１半導体領域の一部が前記主電極とショットキー接合を形成するとよい。
また、特許請求の範囲の請求項４に記載の発明によれば、請求項１〜３のいずれか一項に記載の発明において、前記半導体基板がｎ型半導体基板であり、前記第１半導体領域がｐ型アノード領域であり、前記ガードリング領域がｐ型ガードリング領域であり、前記第２半導体領域が高濃度のｐ型領域であり、前記導電膜がプレート電極であるとよい。
この発明によると、半導体装置のオン時に、ガードリング領域とアノード領域を反転層で繋げることにより、導通領域を広げてオン電圧の低下を図ることができる。
この発明の実施の形態１に係る半導体装置１００の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。 図１（ｂ）のＦ部拡大図である。 この発明のダイオードの動作を説明する図であり、（ａ）はオン状態の図、（ｂ）はオフ状態移行時の図、（ｃ）はオフ状態の図である。 このダイオードの動作波形図である。 この発明の実施例１に係る半導体装置２００の要部断面図である。 この発明の実施例２に係る半導体装置３００の要部断面図である。 この発明の実施例３に係る半導体装置４００の要部断面図である。 従来の電力用ダイオード５００の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を説明する。以下の説明では、第１導電型はｎ型であり、第２導電型はｐ型である。また、第１半導体領域はｐアノード領域であり、第２半導体領域は高濃度のｐ領域である。また、ｐは導電型がｐ型、ｎは導電型がｎ型を表し、これらの肩に記載される＋は不純物濃度が高濃度であることを表す。また、従来と同一部位には同一の符号を付した。
（実施の形態１）
図１および図２は、この発明の実施の形態１に係る半導体装置１００の構成図であり、図１（ａ）は要部平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ線で切断した要部断面図、図２は図１（ｂ）のＦ部拡大図である。この半導体装置１００は電力用ダイオードであり、縦型のダイオード１００ａである。
このダイオード１００ａは、ｐアノード領域２からなる活性領域１１と、この活性領域１１を囲む耐圧構造１６を構成するｐガードリング領域３と、ｐガードリング領域３上に絶縁膜４（例えば、酸化膜）を介して配置されるプレート電極５と、を備える。このプレート電極５は、例えば、ポリシリコンで形成される。つぎに、さらに詳しく説明すると、このダイオード１００ａは、ｎ半導体基板１のおもて面に配置されるｐアノード領域２と、このｐアノード領域２を取り囲むように配置されるｐガードリング領域３と、このｐガードリング領域３上にｐアノード領域２の端部上から延びた絶縁膜４を介して配置されるプレート電極５と、裏面に配置されるｎカソード領域６と、ｐアノード領域２上に配置されるアノード電極７と、ｎカソード領域６上にカソード電極８とを備える。このｐガードリング領域３はリング状のｐ+領域３ａで構成され、ｎ半導体基板１の拡散領域が形成されない領域はｎドリフト領域１ａとなる。前記の絶縁膜４はＭＯＳゲート構造のゲート酸化膜、プレート電極５はゲート電極のような働きをする。
また、ｐアノード領域２とｐガードリング領域３の拡散深さは同じ場合や異なる場合がある。それぞれの最適設計により決められる。
図３および図４は、図１のダイオード１００ａの動作を説明する図であり、図３（ａ）はオン状態の図、図３（ｂ）はオフ状態移行時の図、図３（ｃ）はオフ状態の図であり、図４は、図１のダイオード１００ａの動作波形図である。図３および図４を用いて動作を説明する。
図３（ａ）および図４において、オン状態のときは、ｔ１の時点で、ダイオード１００ａのアノード端子Ａを基準電位（ＧＮＤ（グランド電位）または０Ｖ）として、カソード端子Ｋにマイナス電圧を印加することで、ダイオード１００ａを順バイアスし、プレート電極５にアノード端子Ａの電位を基準にしてマイナス電圧を印加する。順バイアスの時点とプレート電極５にマイナス電圧を印加する時点は必ずしも一致させる必要はない。プレート電極５にマイナス電圧を印加させることで、ｐアノード領域２とｐガードリング領域３、ｐガードリング領域３を構成する隣接するｐ+領域３ａのそれぞれの間に挟まれたｎドリフト領域１ａの表面層に反転層１２（ｐチャネル層）が形成される。この反転層１２の形成によって、ｐアノード領域２とｐガードリング領域３とを接続する。ｐアノード領域２とｐガードリング領域３から正孔１３がｎドリフト領域１ａに注入され、この正孔１３を中和するようにｎカソード領域６から電子１４がｎドリフト領域１ａに注入されて、ｎドリフト領域１ａ内で伝導度変調が起こり、オン電圧は低い値になる。特に、ｐガードリング領域３にもアノード電流ＩAが流れるため、通電領域１５が広がり、オン電圧は大幅に低下する。この通電領域１５の広がりは等価的に活性領域１１を広げることになる。尚、前記の正孔１３の注入は反転層１２（ｐチャネル層）からも多少ある。
つぎに、図３（ｂ）および図４において、オフ状態に移行するときは、ｔ２の時点で、プレート電極５に印加しているマイナス電圧を０Ｖもしくはプラス電圧にして、反転層１２を消滅させてｐガードリング領域３をｐアノード領域２から切り離す。ｐガードリング領域３がｐアノード領域２から切り離されたことで、ｐガードリング領域３は本来の耐圧構造１６として動作するようになる。また、この状態では通電領域１５は活性領域１１まで縮小されるため、オン電圧は多少高くなる。ｔ３の時点で、ダイオード１００ａに流れる順電流ＩAFを打ち消すための逆電流ＩARを流すと、ｎドリフト領域１ａに蓄積した正孔１３と電子１４は外部に掃き出され、アノード電流ＩA（＝ＩAF−ＩFR）は減少する。ｔ４の時点から逆回復電流ＩRRが流れると、蓄積した正孔１３はｐアノード領域２へ流れ、電子１４はｎカソード領域６へ流れて減少する。逆回復電流ＩRRがピークになった時点でダイオード１００ａには逆電圧ＶR（アノード電極Ａの電位を基準にしてカソード電極Ｋがプラス電圧）が印加される。この逆電圧ＶRによって、ｎドリフト領域１ａに空乏層１７が広がり、残留した正孔１３はｐアノード領域２に、電子１４はｎカソード領域６にそれぞれ掃き出されて消滅する。勿論、これに再結合も加わる。
つぎに、図３（ｃ）および図４において、ｔ５の時点で定常的なオフ状態になり、空乏層１７の広がりは停止する。
この逆電圧ＶRの印加により、ｐアノード領域２とｎドリフト領域１ａのｐｎ接合からｎドリフト領域１ａに縦方向と横方向に空乏層１７が広がる。横方向に広がった空乏層１７ａはｐガードリング領域３を構成するｐ+領域３ａに達すると、ｐ+領域３ａを跳び越して次々と横方向へ広がる。このように、横方向に伸びた空乏層１７ａの幅は広くなるため、表面での電界強度は小さくなり、表面での耐圧は安定して維持される。
このように、ｐガードリング領域３をオン時にｐアノード領域２と接続し、オフ時にｐアノード領域２から切り離すことで、耐圧に影響を与えずにオン電圧を低下させることができる。
また、オフ状態の移行に先立ってプレート端子Ｇを介してプレート電極５の印加電圧を０Ｖもしくはプラス電圧に切替えその後でオフ状態に移行することで、活性領域１１にのみアノード電流ＩAを流した場合の逆回復電流ＩRRと同程度にできる。そのため、本発明のダイオード１００ａは逆回復電流ＩRRを大きくすることなく、オン電圧を低減できるので、オン電圧と逆回復電流（逆回復損失）のトレードオフを改善できる。
尚、高耐圧ダイオードにおいては、図３（ｃ）に示した空乏層１７の横方向端部付近（チップの端部付近）は高い電圧となる。そのため、プレート電極５と空乏層１７の端部付近（図示されていない）の間にある絶縁膜４には高い電圧が印加されるので、絶縁膜４が絶縁破壊する場合が発生する。それを防止するために、空乏層１７の端部付近のｐ+領域３ａ上にはプレート電極５を形成しないことが多い。例えば、プレート電極５の外周側の端部をアノード電極７側から２〜３本目のｐ+領域３ａ上に位置させ、それより離れた外周部のｐ+領域３ａ上にはプレート電極５を形成しないようにすると良い。
また、このダイオード１００ａは、インバータ回路などを構成する、例えば、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などと組み合わされるフリーホイールダイオードとして用いられることが多い。
実施例１は、実施の形態１を耐圧６００Ｖのダイオードに適用した例である。図５に、この発明の実施例１に係る半導体装置２００の要部断面図を示す。この半導体装置２００は、ｐアノード領域２からなる活性領域１１と、この活性領域１１を囲む耐圧構造１６からなる電力用ダイオードである。
耐圧構造１６は、例えば７本のｐ+領域３ａからなるｐガードリング領域３と、該ｐガードリング領域３から離れて最外周に設置されるｐ型のチャネルストッパー領域９と、ｐガードリング領域３上およびチャネルストッパー領域９上の酸化膜からなる絶縁膜４と、絶縁膜４を介して配置されるプレート電極５と、からなる。
ここで、上述したように、チャネルストッパー領域９に近い外周側の絶縁膜４には高い電圧が印加されるために、プレート電極５の外周側の端部は活性領域１１から３本目のｐ+領域３ａ上とした。また、今回、チャネルストッパー領域９はｐ型としているが、ｎ型としても良い。また、チャネルストッパー領域上に、フィールドプレートを設けることも可能である。また、耐圧をあげる場合、ｐ+領域３ａの本数を増やしてｐガードリング領域３の幅を広げる事で対応可能である。
このダイオードにおいて、アノード端子Ａを０Ｖとしてカソード端子Ｋにマイナス電圧を印加することでダイオードをオン状態にし、更にプレート端子Ｇにマイナス電圧を印加する事により、ダイオードのオン電圧が低下する事を確認した。また、カソード端子Ｋのマイナス電圧をプラス電圧に切り替えてオフ状態とする際に、これに先立ってプレート端子Ｇの印加電圧をプラス電圧に切替えることで、逆回復電流ＩRRは活性領域１１にのみアノード電流ＩAを流した場合と同程度であることが確認できた。
図６は、この発明の実施例２に係る半導体装置３００の要部断面図である。この半導体装置３００と図５の半導体装置２００との違いは、絶縁膜４の活性領域１１から３本目のｐ+領域３ａより外周側を厚くしている点である。ｎドリフト領域１ａは逆バイアス時に外周側ほど電位が高くなり、プレート電極５の外周側で絶縁膜４が破壊する可能性が生じた時に、このような構造とすることで外周側の絶縁膜４にかかる電界を緩和できる。また、プレート電極５は活性領域１１から５本目のｐ+領域３ａまで伸ばした。
実施例２において、絶縁膜４が薄くなっている領域にのみ反転層が形成されるような電圧をプレート端子Ｇに印加したところ、実施例１と同様の効果があることが確認できた。ここで、プレート端子Ｇは必ずしも１つである必要はなく、プレート電極５を絶縁膜４の膜厚に対応した複数の領域に分け、それぞれ個別に複数のプレート端子Ｇを設けることも可能である。
図７は、この発明の実施例３に係る半導体装置４００の要部断面図である。この半導体装置４００と図５の半導体装置２００との違いは、活性領域１１内のｎドリフト領域１ａとアノード電極７とがショットキー接合１８を形成し、ｐアノード領域２とｎドリフト領域１ａとからなるｐｎ接合と並列接続されている点である。この場合は、実施例１と同様の効果があると共に、ショットキー接合１８を設けることで、逆回復電流ＩRRを小さくすることができる。この構造は図６の半導体装置３００にも適用できることは勿論である。
１ ｎ半導体基板
１ａ ｎドリフト領域
２ ｐアノード領域
３ ｐガードリング領域
３ａ ｐ+領域
４ 絶縁膜
５ プレート電極
６ ｎカソード領域
７ アノード電極
８ カソード電極
９ チャネルストッパー領域
１１ 活性領域
１２ 反転層
１３ 正孔
１４ 電子
１５ 通電領域
１６ 耐圧構造
１７ 空乏層
１７ａ 横方向に広がる空乏層
１８ ショットキー接合
１００，２００，３００，４００ 半導体装置
１００ａ 本発明のダイオード（電力用ダイオード）
５００ 従来のダイオード（電力用ダイオード）
Ａ アノード端子
Ｋ カソード端子
Ｇ プレート端子
ＩA アノード電流
ＩAF 順電流
ＩAR 逆電流
ＩRR 逆回復電流
ＶR 逆電圧
ＧＮＤ グランド電位

Claims (4)

  1. 第１導電型の半導体基板の表面層に配置される第２導電型の第１半導体領域と、該第１半導体領域を取り囲んで配置される耐圧構造である第２導電型のガードリング領域と、前記第１半導体領域の端部上から前記ガードリング領域に延在する絶縁膜と、前記第１半導体領域の端部と前記ガードリング領域の端部間に挟まれた前記半導体基板上と前記ガードリング領域上に前記絶縁膜を介して配置される導電膜と、前記第１半導体領域上に配置され、前記導電膜と離して配置される主電極と、を備え、
    オン時に半導体基板の表面層に反転層が形成される電圧を前記導電膜に印加し、オフ時に前記反転層が消滅する電圧を前記導電膜に印加することを特徴とする半導体装置。
  2. 前記ガードリング領域が複数で高濃度の第２導電型の第２半導体領域からなり、前記導電膜がリング状に分割され、該分割されたリング状の導電膜が前記第１半導体領域と前記ガードリング領域の間に挟まれた前記半導体基板上、隣接する前記第２半導体領域の間に挟まれた前記半導体基板上の前記絶縁膜を介してそれぞれ配置されることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板の一部が前記主電極とショットキー接合を形成することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半導体基板がｎ型半導体基板であり、前記第１半導体領域がｐ型アノード領域であり、前記ガードリング領域がｐ型ガードリング領域であり、前記第２半導体領域が高濃度のｐ型領域であり、前記導電膜がプレート電極であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
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