JP2011114027A - 電力用半導体装置 - Google Patents

Abstract

【課題】 同一チップ内に逆並列接続した環流ダイオードを有するＩＧＢＴにおいて、ＩＧＢＴ素子のスナップバック電圧を低減する。
【解決手段】 第１導電型の第１半導体層と、その第１の主面上に形成された第２導電型の第２半導体層と、前記第２導電型第２半導体層の表面に選択的に形成された第１導電型の第３半導体層と、前記第２半導体層にゲート絶縁膜を介して対向配置されるゲート電極と、前記第１半導体層の第１の主面と対向する第２の主面上に形成された第１導電型の第４半導体層と、前記第４半導体層の表面に選択的に形成された第２導電型の第５半導体層と、前記第５半導体層と離間して前記第４半導体層中に埋め込まれ、且つ前記第５半導体層の直上に前記第４半導体層で満たされた第１開口部を有する第２導電型の第６半導体層と、を具備することを特徴とする。
【選択図】 図１

Description

本発明は電力機器に用いられる電力用半導体装置に関し、特に同一チップ上に逆並列接合したダイオードを有する電力用半導体装置に関する。

モーター駆動用インバータ回路では、電力用半導体素子としてのＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）のエミッタ端子とコレクタ端子にダイオードのアノード端子とカソード端子がそれぞれ逆並列接合して用いられる。この逆並列接合ダイオードは、モーター等のインダクタ成分に起因する持続電流を維持するために動作する還流ダイオードとして機能する。素子数を低減して回路を縮小する目的で、ＩＧＢＴのチップ内にダイオード素子が内蔵され、ＩＧＢＴ素子のエミッタ電極とコレクタ電極に内蔵ダイオードのアノード層とカソード層が電気的に接続した逆導通ＩＧＢＴが望まれる。

逆導通ＩＧＢＴは、ＩＧＢＴ素子のｎ型バッファ層のコレクタ電極側の表面に部分的にｐ型コレクタ層が形成されており、コレクタ電極はｐ型コレクタ層とｎ型バッファ層の双方に電気的に接続する。即ち、逆導通ＩＧＢＴのｎ型バッファ層とｐ型コレクタ層は、コレクタ電極により同電位となっている（短絡されている）。このような構造（コレクタショート構造）とすることにより、ｎ型バッファ層をカソード層、ｐ型ベース層をアノード層とするＩＧＢＴ素子に逆接合したダイオードがＩＧＢＴチップ内に内蔵されている（特許文献１参照）。逆導通ＩＧＢＴは、コレクタ電極にエミッタ電極よりも高い電圧を印加することで、コレクタからエミッタへ流れる電流をゲート電極で制御するＩＧＢＴ素子として動作をする。また、逆導通ＩＧＢＴは、コレクタ電極にエミッタ電極よりも低い電圧を印加することで、エミッタ電極をアノード電極、コレクタ電極をカソード電極としたダイオード動作をする。

通常のＩＧＢＴでは、ゲート電極に閾値電圧以上の電圧を加えてｐ型ベース層表面に反転分布により形成されたｎチャネル層を介して、ｎ型エミッタ層からｎ型半導体層（ドリフト層ともいう）にエミッタ電極から電子が供給されることに応じて、ｐ型コレクタ層からｎ型バッファ層を通じてｎ型半導体層にコレクタ電極から正孔が供給され、伝導度変調がおこりＩＧＢＴがオン状態となる。即ち、ｎ型半導体層に供給された電子によりｎ型半導体層とｐ型コレクタ層の接合が順バイアスされて正孔がｐ型コレクタ層からｎ型半導体層へ供給される。オン状態では、電子はさらにｎ型半導体層からｎ型バッファ層、ｐ型コレクタ層を経てコレクタ電極へ流れ、正孔はさらにｎ型半導体層からｐ型ベース層を経てエミッタ電極へ流れる。この結果電流がコレクタ電極からエミッタ電極へ流れる。

しかしながら、逆導通ＩＧＢＴでは、ｐ型コレクタ層とｎ型バッファ層が短絡されているので、ｎ型半導体層へ供給された電子がｎ型バッファ層を介してコレクタ電極へ排出されてしまう。このため、ｎ型半導体層へ電子が供給されただけでは、ｐ型コレクタ層とｎ型半導体層に順バイアスがかからないのでオン状態とならない。電子がｎ型半導体層からｎ型バッファ層を経てコレクタ電極に流れる電子電流による電圧降下により、ｐ型コレクタ層よりもｎ型半導体層の電位が低くなる。この電圧降下がｐ型コレクタ層とｎ型半導体層との接合の拡散電位以上となるまで、コレクタ電極とエミッタ電極間に印加する電圧を増加することでＩＧＢＴがオン状態となる。即ち、例えゲートにオン電圧（閾値以上の電圧）を印加しても、通常のＩＧＢＴに比べて、コレクタ電極とエミッタ電極間の電圧がある値以上になるまで、ＩＧＢＴはオフ状態のままであり、コレクタ電極とエミッタ電極間に電流が流れない。この通常よりも高いオン状態となるコレクタ−エミッタ間の電圧をスナップバック電圧という。コレクタ−エミッタ間電圧がスナップバック電圧に一度達すると、ｐ型コレクタ層からｎ型ドリフト層へ正孔が注入されてオン状態となると同時にｐ型コレクタ層とｎ型ドリフト層間の電圧がほぼゼロとなり、通常のＩＧＢＴの動作と同じ動作をする。

このように、逆導通ＩＧＢＴでは、ゲートにオン状態となる電圧が印加されても、スナップバック電圧によりＩＧＢＴが即座にオン状態になりづらいという問題があった。

特開平６−８５２６９

同一チップ内でＩＧＢＴ素子に逆並列接続した環流ダイオードが形成された電力用半導体装置において、ＩＧＢＴ素子のスナップバック電圧を低減した電力用半導体装置を提供する。

本発明の一態様による電力用半導体装置は、第１の主面と前記第１の主面に対抗する第２の主面を有する第１導電型の第１半導体層と、前記第１導電型の第１半導体層の前記第１の主面に選択的に形成された第２導電型の第２半導体層と、前記第２導電型第２半導体層の表面に選択的に形成された第１導電型の第３半導体層と、前記第１半導体層、前記第２半導体層、及び前記第３半導体層にゲート絶縁膜を介して対向配置されるゲート電極と、前記第１半導体層の前記第２の主面上に形成され、前記第１半導体層よりも不純物濃度が高い、若しくは前記第１半導体層と不純物濃度が同一、或は前記第１半導体層の一部である、のいずれかである第１導電型の第４半導体層と、前記第４半導体層の前記第１半導体層と対向する主面に選択的に形成された第２導電型の第５半導体層と、前記第２の主面と前記第５半導体層の間に平行に配置されるように前記第４半導体層中に埋め込まれ、且つ前記第５半導体層の直上に前記第４半導体層で満たされた第１開口部を有する第２導電型の第６半導体層と、前記第５半導体層と前記第４半導体層に接合する第１の電極と、前記第３半導体層及び前記第４半導体層に接合する第２の電極と、を具備することを特徴とする。

本発明によれば、同一チップ内でＩＧＢＴ素子と環流ダイオードが逆並列接続して形成され、ＩＧＢＴ素子のスナップバック電圧が低い電力用半導体装置を提供することができる。

本発明の実施例１の電力用半導体装置の主要部の断面図。 本発明の実施例１の電力用半導体装置の主要部の平面図 本発明の実施例１の変形例の電力用半導体装置の主要部の平面図。 本発明の効果を示すシミュレーションに用いた電力用半導体装置のモデルの断面図。 図４に示したモデルの電圧−電流特性のシミュレーション結果。 本発明の実施例２の電力用半導体装置の主要部の断面図。 本発明の実施例２の電力用半導体装置の主要部の平面図。 本発明の実施例２の変形例１の電力用半導体装置の主要部の平面図。 本発明の実施例２の変形例２の電力用半導体装置の主要部の断面図。 本発明の実施例２の変形例２の電力用半導体装置の主要部の平面図。 本発明の実施例２の変形例３の電力用半導体装置の主要部の平面図。

以下、本発明の実施例について図を参照しながら説明する。なお、実施例中では、第１導電型をｎ型とし、第２導電型をｐ型とし説明するが、両者を入れ替えて実施することも可能である。ｎ型不純物層として、ｎ（−）、ｎ、ｎ（＋）の記号を用いる場合は、その層中のｎ型不純物濃度は、ｎ（−）＜ｎ＜ｎ（＋）の順に高いものとする。ｐ型不純物層に関しても同様である。さらに、特に断りがない限り不純物濃度とは、それぞれの導電型の補償後の正味の不純物濃度をさすものとする。

また、実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らない。さらに、本発明の効果が得られる範囲内での形状、寸法、大小関係、不純物濃度、材料等の変更は可能である。

また、半導体層（ベース層、コレクタ層、エミッタ層、アノード層、カソード層等含む）とは特に断りがない限りは、一例としてＳｉ（シリコン）からなる半導体層を示すものとするが、その他の例えばＳｉＣやＡｌＧａＮなどによる半導体層でも可能である。

図１は、本発明の実施例１の電力用半導体装置の電流が流れる素子領域の主要部の一部の断面を示す図である。図２は、図１中のＡ−Ａ断面で矢印方向にみた平面図を示した図である。図２中のＢ−Ｂ断面を矢印方向に見た断面図が図１に相当する。なお、便宜上、図１の断面図の領域よりも広い領域を図２の平面図は示している。素子領域の周辺部には、素子領域を囲んで電流が流れない構造の終端領域が存在する。

図１及び図２に示したとおり、本発明の実施例１の電力用半導体装置１００は以下のように構成される。第１の主面及び第１の主面に対向する第２の主面を有するｎ−型のシリコンからなる半導体層２（第１導電型の第１半導体層）の第１の主面には、ｐ型のシリコンからなるｐ型ベース層３（第２導電型の第２半導体層）が選択的に形成されている。このｐ型ベース層３は、一例として、通常の半導体プロセスで用いられる拡散プロセスで形成することができる。このｐ型ベース層の表面には、ｎ型のシリコン層からなるｎ＋型エミッタ層４（第１導電型の第３半導体層）が選択的に形成されている。このｎ＋型エミッタ層４も、一例として、通常の半導体プロセスで用いられる拡散プロセスで形成することができる。ｎ−型半導体層２の第１の表面から、ｎ＋型エミッタ層４及びｐ型ベース層２を貫通してｎ−型半導体層２に達するトレンチを形成し、このトレンチの内面である底部及び側壁に形成されたシリコン酸化膜からなるゲート絶縁膜５を介して、例えば導電性を有するポリシリコンからなるゲート電極６がトレンチ内に埋め込まれている。ゲート電極６の上部にはシリコン酸化膜からなる層間絶縁膜７が形成されている。なお、ゲート電極６が埋め込まれたトレンチは、図１に示した断面構造を有するように、ストライプ状に図１の紙面奥行き方向に延伸する構造、第１の主面内で縦横にストライプ上に延伸する格子状の構造、或いは、第１の主面内で縦か横方向に網目がずれたように形成された千鳥格子状の構造のいずれかの形状とすることができる。ｎ＋型エミッタ層４も上記トレンチ形状に合せて、トレンチの側壁に接するように形成されていればよい。上記のように、ｎ−型半導体層２の第１の主面には、ゲート電極、ｎ−型半導体層２、ｐ型ベース層３、ｎ＋型エミッタ層４、及びゲート絶縁膜５を介してこれらに対向配置されたゲート電極６からなる、ＩＧＢＴ素子のゲート構造が形成される。

ｎ−型半導体層２の第２の主面上にはｎ型シリコンからなるｎ＋型バッファ層１（第１導電型の第４半導体層）が形成されている。ｎ＋型バッファ層１はｎ−型半導体層２より高いｎ型不純物濃度を有する。ｎ＋型バッファ層１のｎ−型半導体層２と反対側の（対向する）主面に選択的にｐ型のシリコンからなるｐ＋型コレクタ層８（第２導電型の第５半導体層）が形成されている。ｎ＋型バッファ層１のｎ−型半導体層２と反対側の主面には、ｐ＋型コレクタ層８とｎ＋型バッファ層１がともに露出している。本実施例におけるｐ＋型コレクタ層８は、図２の平面図の破線で示したように、円盤状に複数に分割されて形成されており、ｎ＋型バッファ層１のｎ−型半導体層２と反対側の主面内で、縦横（第１の方向とそれに直行する第２の方向）に等間隔で配列している。なお、この複数に分割されたｐ＋型コレクタ層８は、第１若しくは第２の方向にオフセットを持った千鳥パターン状に配列することもできる（図示せず）。この複数に分割されたｐ＋型コレクタ層８の間には間隙（第２開口部）Ｃ２が形成され、この第２開口部Ｃ２にはｎ＋型バッファ層１が満たされている。なお、本明細書中で「開口部」という場合は、後述の第１の開口部Ｃ１のように口が開いた形状で一つの層を突き抜けている部分を表す場合と、第２開口部Ｃ２のように一つの層を複数に分割している間隙を表す場合がある。いずれも、その層の表面から裏面に向かって貫通している空間を表すために用いる。

ｎ＋型バッファ層１のｎ−型半導体層２と反対側の主面上には、コレクタ電極１０（第１の電極）が形成されており、複数に分割されたｐ＋型コレクタ層８とｎ＋型バッファ層１の両者に電気的に接合している。すなわち、ｐ＋型コレクタ層８を複数に分割している第２開口部で、コレクタ電極１０はｎ＋型バッファ層１と電気的に接続している。これにより、ｐ＋型コレクタ電極８とｎ＋型バッファ層１は短絡されており、ｎ＋型バッファ層１のｎ−型半導体層２と反対側の主面では、両者は同電位に保持される。ｎ−型半導体層２の第１の主面上には、エミッタ電極１１（第２の電極）が形成され、エミッタ電極１１は、層間絶縁膜７及びゲート絶縁膜５により、ゲート電極６とは絶縁分離されている。エミッタ電極１１は、ｎ＋型エミッタ層４及びｐ型ベース層３に電気的に接合している。

上記のようにコレクタ電極１０及びエミッタ電極１１が形成されることにより、ＩＧＢＴ素子のゲート構造とこのゲート構造に対向して複数に分割配置されたｐ＋型コレクタ層８により、ＩＧＢＴ素子が形成されている。また、コレクタ電極がｐ＋型コレクタ層８とｎ＋型バッファ層１と短絡した構造（コレクタショート構造）とすることで、ＩＧＢＴ素子のコレクタ電極にカソード電極が、ＩＧＢＴ素子のエミッタ電極にアノード電極がそれぞれ接続されたダイオードを、ＩＧＢＴ素子と同一チップ内に逆並列接続して内蔵することとなる。

ここで、さらに、ｎ＋型バッファ層１のｎ−型半導体層２と反対側の主面に平行な水平面内に形成され、ｐ＋型コレクタ層８と分離して形成された、ｐ型シリコンからなるｐ＋型バリア層９（第２導電型の第６半導体層）がｎ＋型バッファ層１内に埋め込まれている。ｐ＋型バリア層９は、ｎ＋型バッファ層１内のＩＧＢＴ素子の正孔電流が流れる経路に開口部Ｃ１（第１開口部）を有するように形成されている。すなわち、複数に分割されたｐ＋コレクタ層８のそれぞれの直上にｐ＋型バリア層９の第１開口部Ｃ１が配置され、この第１開口部Ｃ１は、ｎ＋型バッファ層１が満たされている。すなわち、ｎ＋型バッファ層１がｐ＋型バリア層９を第１開口部において貫通している。この第１開口部Ｃ１は、図１に示したとおり、円形状であり、円形の第１開口部Ｃ１の円の中心と円盤状のｐ＋型コレクタ層８の円の中心とは一致するように、第１開口部Ｃ１とｐ＋コレクタ層８が配置されている。このため、ＩＧＢＴの電流（電子及び正孔による電流）は、ｎ＋型バッファ層１中のｐ＋型コレクタ層８とｐ＋型バリア層９とで挟まれた領域を流れて、ｐ＋型バリア層９の第１開口部Ｃ１にだけ流れるように電流狭窄される。なお、ｐ＋型バリア層９とｎ−型半導体層２との間に、ｎ＋型バッファ層１の一部が存在するように、ｐ＋型バリア層９がｎ＋型バッファ層１中に埋め込み形成されていても良いし、ｐ＋型バリア層９がｎ−型半導体層２と直接コンタクトするように、ｐ＋型バリア層９がｎ＋型バッファ層１中に埋め込み形成されていても良い。ｐ＋型バリア層９がｎ−型半導体層２と直接コンタクトする場合は、ＩＧＢＴがオフ状態のときに、ｐ型ベース層３とｎ−型半導体層２との界面から伸びる空乏層がｐ＋型バリア層９に達すると誤動作する可能性があるため、ｎ−型半導体層２の膜厚を十分に厚くする必要がある。

上記のように構成されている本実施例の電力用半導体装置すなわち逆導通ＩＧＢＴ１００は、以下に示すように動作する。ゲート電極６にエミッタ電極１１よりも高い電位の信号を入力すると、ゲート電極６に対向するｐ型ベース層３の表面に反転分布層（チャネル層）が形成される。コレクタ電極がエミッタ電極よりも高い電位となうようにコレクタ電極とエミッタ電極間に電圧を印加することにより、電子が、エミッタ電極１１から、エミッタ層４、チャネル層、ｎ−半導体層２、ｎ＋型バッファ層１へ供給される。ｎ＋型バッファ層１は、ｐ＋型コレクタ層の第２開口部Ｃ２でコレクタ電極と電気的に接続しているため、ｎ＋型バッファ層１に供給された電子は、ｎ＋型バッファ層中のｐ＋型コレクタ層８とｐ＋型バリア層９とで挟まれた領域を流れてコレクタ電極へ排出される。ｎ＋型バッファ層中のｐ＋型コレクタ層８とｐ＋型バリア層９とで挟まれた領域の抵抗に電子電流が流れることで生じる電圧降下により、第１開口部Ｃ１におけるｎ＋型バッファ層１の電位がｐ＋型コレクタ層８よりも低くなる。この電圧降下がｐ＋コレクタ層８とｎ＋型バッファ層１の接合の拡散電位を超えるまで、コレクタ電極とエミッタ電極間の電圧が上昇し、スナップバック電圧に達したところで、ｐ＋型コレクタ層からｎ＋型バッファ層１へ正孔が流入し、ＩＧＢＴ素子がオン状態となる。オン状態では、電子による電流もｎ＋型バッファ層１からｐ＋型コレクタ層８へ流れるようになり、コレクタ電極とエミッタ電極間の電圧が通常のＩＧＢＴ同様にほぼゼロ近くまで減少する。

また、ゲート電極６にエミッタ電極よりも電位が低くなるように信号を入力することで、チャネル層が消失してＩＧＢＴはオフ状態となる。このとき、コレクタ電極１０よりもエミッタ電極１１の電位が高くなるようにコレクタ電極１０とエミッタ電極１１に電圧を印加することで、エミッタ電極１１からｐ型ベース層３、ｎ−型半導体層２、ｎ＋型バッファ層１中のｐ＋型バリア層９の第１開口部Ｃ１、ｐ＋型コレクタ層８とｐ＋型バリア層９とで挟まれた領域、及びｐ＋型コレクタ層８の第２開口部Ｃ２を介してコレクタ電極に抜ける経路で電流がながれる。すなわち、エミッタ電極１１をアノード電極とし、コレクタ電極１０をカソード電極としたダイオード動作をする。

本実施例の逆導通ＩＧＢＴ１００では、従来の逆導通ＩＧＢＴに比べてｎ＋型バッファ層１中にｐ＋型バリア層９がｐ＋型コレクタ層８と離間して埋め込み形成されており、ｐ＋型コレクタ層８の直上部においてｎ＋型バッファ層１がｐ＋型バリア層９を貫通するように形成された第１開口部Ｃ１を有していることに特徴がある。この構造により、電子電流が第１開口部Ｃ１により狭窄されることで、ｎ＋型バッファ層１中のｐ＋型バリア層９とｐ＋型コレクタ層８の間の領域に電子電流を集中させることができる。これにより、ｐ＋コレクタ層８とｎ＋型バッファ層１の接合に上記電子電流による順バイアスがかかりやすくなるので、従来型の逆導通ＩＧＢＴよりもスナップバック電圧を大きく低減させることができる。逆並列接続した内蔵ダイオードを有していない通常のＩＧＢＴ同様にスナップバック電圧をほとんどゼロとすることができる。

ｎ＋型バッファ層１中のｐ＋型バリア層９とｐ＋型コレクタ層８の間の距離が短いほど、或いは第１開口部Ｃ１の開口径が小さいほど、ｎ＋型バッファ層１中のｐ＋型バリア層９とｐ＋型コレクタ層８の間の領域を流れる電子電流による電圧降下が大きくなるので、スナップバック電圧を低減できる。さらに、円盤状のｐ＋型コレクタ層８の直径なども、スナップバック電圧の低減に影響する。これらの形状や寸法および各層の不純物濃度等は、スナップバック電圧をどの程度にするかの設計上の選択事項である。

なお、スナップバック電圧を低減する上で特に望ましいのは、ｎ＋型バッファ層１中のｐ＋型バリア層９とｐ＋型コレクタ層８の間の電流経路による抵抗が、ｐ＋型コレクタ層８上のどの領域でも等しくなるようにすることである。そのため、本実施例ではｐ＋コレクタ層８の円の中心とｐ＋バリア層９の第１開口部Ｃ１の円の中心を一致させることにより、ｐコレクタ層８の外周部からｐ＋バリア層９の第１開口部Ｃ１に向かって放射状に電子電流が流入してくる際に、どの電流経路においても第１開口部Ｃ１までの電圧降下が同じになる。この結果、ｐ＋型コレクタ層８とｎ＋型バッファ層１の接合部が効率よく順バイアスされてスナップバック電圧を大幅に低減できる。

本実施例では、上述したようにスナップバック電圧をほぼゼロにまで低減することが可能であるが、逆並列接合した内蔵ダイオードもオン状態では、ｎ＋型バッファ層１中のｐ＋型コレクタ層８とｐ＋型バリア層９とで挟まれた領域
を電流が流れるので、ｐ＋型バリア層９がない従来型の逆導通ＩＧＢＴに比べると逆並列接続した内蔵ダイオードのオン抵抗がやや高くなってしまう。すなわち、ＩＧＢＴ素子のスナップバック電圧と逆並列接続した内蔵ダイオードのオン抵抗とは、互いにトレードオフの関係となる。したがって、ＩＧＢＴのスナップバック電圧を低減しつつ、所望のダイオードのオン抵抗が得られるように設計すればよい。なお、本実施例はトレンチゲート構造の場合について説明したが、プレーナ型のゲート電極構造とした場合においても、ほぼ同様な効果が得られることは勿論のことである。

本実施例では、ｎ＋型バッファ層１をｎ−型半導体層２よりも高いｎ型不純物濃度を有しているもので説明したが、これに限られるだけでなく、ｎ＋型バッファ層１はｎ−型半導体層２と同じｎ型不純物濃度を有している場合でもよいし、或は、ｎ−型半導体層２と一体形成された層、即ちｎ−型半導体層２の一部であってもよい。この場合前述のように、ＩＧＢＴがオフ状態のときに、ｐ型ベース層３とｎ−型半導体層２との界面から伸びる空乏層がｐ＋型バリア層９に達して誤動作する可能性があるため、ｎ−型半導体層２の膜厚を十分に厚くする必要がある。また、ｎ＋型バッファ層１中のｐ＋型バリア層９から伸びた空乏層がｐ＋型コレクタ層８に到達して、エミッタ電極１１から供給されて第１開口部Ｃ１及び第２開口部Ｃ２を経てコレクタ電極１０へ抜ける電子電流の経路が消失してしまう虞がある。これを避けるために、ｐ＋型バリア層９とｐ＋型コレクタ層８との間隔を十分に確保する必要がある。本実施例同様に、以下の実施例及び変形例においても、上述のようにｎ＋型バッファ層１はｎ−型半導体層２と同じｎ型不純物濃度を有している場合でもよいし、或は、ｎ−型半導体層２と一体形成された層、即ちｎ−型半導体層２の一部であってもよい。

本実施例の逆導通ＩＧＢＴ１００の製造方法であるが、ｎ−型半導体層２より上部のＩＧＢＴ素子のゲート構造に関しては、従来からよく知られた製造方法（通常の製造方法）により容易に作成可能であるため、下部のｎ＋型バッファ層１、ｐ＋型コレクタ層８、及びｐ＋型バリア層９の製造方法に関して詳細に説明する。

第１の製造方法としては、以下のように作成が可能である。ｎ＋型シリコン基板を用意し、ＩＧＢＴ素子のゲート構造を形成する側の主面にマスクを介してｐ型の不純物をイオン注入し、ｐ＋型バリア層９が形成されるべき領域の所定の深さにｐ型不純物の埋め込み領域を形成する。この後、必須ではないが、ｎ＋型エピタキシャル層を形成し、熱処理をすることにより（ｎ＋型エピタキシャル層の前でもよい）、埋め込まれたｐ＋型不純物を活性化させてｐ＋型バリア層９をｎ＋型バッファ層１中に形成する。この後、ＩＧＢＴ素子のゲート構造を形成する側のｎ＋型バッファ層の主面にｎ−型エピタキシャル層を形成後、その表面にＩＧＢＴ素子のゲート構造を通常のプロセスにて形成する。その後、ＩＧＢＴ素子のゲート構造と反対側のｎ＋型バッファ層１の主面側から、マスクを介してｐ＋型コレクタ領域９を形成すべき領域にｐ型不純物をイオン注入して熱処理をすることでｐ＋型コレクタ領域８を形成する。最後に、通常の電極形成工程にてエミッタ電極１１とコレクタ電極１０を形成することで、本実施例１の逆導通ＩＧＢＴ１００が得られる。

次に、第２の製造方法について以下に説明する。ｎ＋型シリコン基板を用意し、ＩＧＢＴ素子のゲート構造を形成する側の主面にマスクを形成し、マスクが形成されていない領域に選択成長によりｐ型のシリコンエピタキシャル層を形成する。この後、ｐ型のシリコンエピタキシャル層を埋め込むようにｎ＋型のシリコンエピタキシャル層を形成することで、ｎ＋型バッファ層１中にｐ＋型バリア層９が埋め込まれた構造を得る。この後は、上記第１の製造方法と同様にこの後の工程を実施することにより、本実施例の逆導通ＩＧＢＴ１００を得ることができる。

次に、第３の製造方法について以下に説明する。ｎ＋型シリコン基板上にｎ−型シリコンエピタキシャル層を形成後、その表面に通常のプロセスにてＩＧＢＴ素子のゲート構造を形成する。その後、ｎ＋型シリコン基板のＩＧＢＴ素子のゲート構造と反対側の主面から、マスクを介したイオン注入工程により、ｐ＋バリア層を形成すべき領域にｐ型不純物埋め込み領域を形成し、さらに別のマスクを介したイオン注入工程により、ｐ＋コレクタ層を形成すべき領域に別のｐ型不純物埋め込み領域を形成し、その後レーザーアニール等の熱処理により、両ｐ型不純物埋め込み領域を活性化し、ｐ＋バリア層９及びｐ＋型コレクタ層８が形成される。その後、通常の電極形成工程にて、エミッタ電極１１とコレクタ電極１０を形成して、本実施例の逆導通ＩＧＢＴ１００が得られる。

次に本発明の実施例１の変形例の電力用半導体装置（逆導通ＩＧＢＴ）２００を図３を用いて説明する。

本発明の実施例１の変形例の逆導通ＩＧＢＴ２００の電流が流れる素子領域の主要部の一部の断面は、実施例１の図１と同じであり省略する。図３は、実施例１の図２同様に、図１中のＡ−Ａ断面で矢印方向にみた平面図を示した図である。図３中のＢ−Ｂ断面を矢印方向に見た断面図が図１に相当する。以下、上記実施例１と同一又は類似の箇所には同一符号を付して説明し、実施例１と違う部分のみを説明する。

本発明の実施例１の変形例の逆導通ＩＧＢＴ２００は、ｎ＋型バッファ層１のｎ−型半導体層２と反対側の主面に選択的に形成されたｐ＋コレクタ層８とｎ＋型バッファ層１中に埋め込み形成されたｐ＋型バリア層９が実施例１と形状が違う。

本実施例１の変形例では、ｐ＋コレクタ層８はｎ＋型バッファ層１のｎ−型半導体層２と反対側の主面に選択的に形成されており、ストライプ上の間隙である第２開口部Ｃ２により複数に分離されており、第２開口部Ｃ２にはｎ＋型バッファ層１が満たされている。これにより、ｐ＋コレクタ層８はストライプ状或いは短冊状に複数に分離され、第２開口部Ｃ２ではｎ＋型バッファ層が露出している。実施例１同様に、ｎ＋型バッファ層１のｎ−型半導体層２と反対側の主面上にコレクタ電極１０が形成され、ｎ＋型バッファ層１と複数に分割されたｐ＋型コレクタ層８との両者に電気的に接合している。すなわち、ｐ＋型コレクタ層８を複数に分割している第２開口部Ｃ２で、コレクタ電極１０はｎ＋型バッファ層１と電気的に接続している。これにより、ｐ＋型コレクタ電極８とｎ＋型バッファ層１は短絡されており、ｎ＋型バッファ層１のｎ−型半導体層２と反対側の主面では、両者は同電位に保持される。

さらに、本実施例１の変形例では、ｎ＋型バッファ層１内に埋め込まれているｐ＋型バリア層９は、複数に分割された上記短冊状のｐ＋コレクタ層８のそれぞれの直上にｐ＋型バリア層９のストライプ状の間隙である第１開口部Ｃ１が配置され、この第１開口部Ｃ１は、ｎ＋型バッファ層１が満たされている。すなわち、ｎ＋型バッファ層１がｐ＋型バリア層９を第１開口部Ｃ１において貫通している。図３に示したとおり、ストライプ状の第１開口部Ｃ１の中心軸と短冊状のｐ＋型コレクタ層８の中心軸とが一致するように、第１開口部Ｃ１とｐ＋コレクタ層８が配置されている。このため、ＩＧＢＴの電流（電子及び正孔による電流）は、ｐ＋型コレクタ層８とｐ＋型バリア層９とで挟まれた領域を流れて、ｐ＋型バリア層９の第１開口部Ｃ１にだけ流れるように電流狭窄される。

本実施例１の変形例の逆導通ＩＧＢＴ２００においても、実施例１の逆導通ＩＧＢＴ１００同様に、従来の逆導通ＩＧＢＴに比べてｎ＋型バッファ層１中にｐ＋型バリア層９がｐ＋型コレクタ層８と離間して埋め込み形成されており、ｐ＋型コレクタ層８の直上部においてｎ＋型バッファ層１がｐ＋型バリア層９を貫通するように形成された第１開口部Ｃ１を有していることに特徴がある。この構造により、電子電流が第１開口部Ｃ１により狭窄されることで、ｎ＋型バッファ層１中のｐ＋型バリア層９とｐ＋型コレクタ層８の間の領域に電子電流を集中させることができる。これにより、ｐ＋コレクタ層８とｎ＋型バッファ層１の接合に上記電子電流による順バイアスがかかりやすくなるので、従来型の逆導通ＩＧＢＴよりもスナップバック電圧を大きく低減させることができる。逆並列接続した内蔵ダイオードを有していない通常のＩＧＢＴ同様にスナップバック電圧をほとんどゼロとすることができる。

本実施例１の変形例による逆導通ＩＧＢＴ２００と従来の逆導通ＩＧＢＴの電圧−電流特性のシミュレーション結果を示す。図４の（ａ）及び（ｂ）に本シミュレーションに用いた従来の逆導通ＩＧＢＴのモデル及び本実施例１の変形例による逆導通ＩＧＢＴ２００のモデルを示す。本実施例１の変形例の逆導通ＩＧＢＴ２００においてコレクタ電極１０側がエミッタ電極１１に対して高い電圧を印加したときに、ｐ＋バリア層９の効果をシミュレーションすることが目的である。そのため、ここで考慮するモデルでは、ＩＧＢＴ素子のゲート構造は考えず、エミッタ電極、ｎ＋型エミッタ層、ｎ−型半導体層、ｎ＋型バッファ層、ｐ＋型コレクタ層、及びコレクタ電極による積層構造に、ｐ＋型コレクタ層−ｎ＋型バッファ層のコレクタショート構造を考えればよい。すなわち、従来の逆導通ＩＧＢＴをシミュレーションするためのモデルでは、図４（ａ）に示すように、厚さ１０μｍのｎ＋型バッファ層４１、厚さ７５μｍのｎ−型半導体層４２、及び厚さ３μｍのｎ＋型エミッタ層４３がこの順に積層され、奥行き及び幅がそれぞれ２００μｍの積層構造となっている。ここで、ｐ＋型コレクタ層４４がｎ＋型バッファ層４１の表面に形成され、外周部の幅２．５μｍの領域では、紙面奥行き方向にストライプ状にｎ＋型バッファ層４１がコレクタ電極とコンタクトし（これは、本実施例１の変形例の逆導通ＩＧＢＴ２００において、ｐ＋型コレクタ層の第２開口部Ｃ２に相当する。）、その内側でｐ＋型コレクタ層４４がコレクタ電極とコンタクトする。エミッタ電極及びコレクタ電極は図示を省略した。

これに対して、本実施例１の変形例の逆導通ＩＧＢＴ２００では、図４（ｂ）に示すとおり、従来の逆導通ＩＧＢＴのモデルにおいて、ｎ＋型バッファ層中のコレクタ電極との接合面から５μｍの深さに、厚さ１μｍで不純物濃度が１．０×１０^１７／ｃｍ^３のｐ＋型バリア層４５を追加した構造とした。ここで、ｐ＋型バリア層４５はｎ＋型バッファ層４１中の面内全面に広がっており、中央部でｐ＋型コレクタ層４４と対向するように幅が１０μｍで紙面奥行き方向に延伸しｎ＋型バッファ層４１の両端に到達するストライプ状の開口部を有する。この開口部が、ｐ＋バリア層９の第１開口部に相当する。

上記モデルに対するコレクタ−エミッタ間電圧Ｖｃｅとコレクタ電流Ｉｃの特性のシミュレーション結果を図５に示す。図中、従来の逆導通ＩＧＢＴのシミュレーション結果を○印で、ｎ＋型バッファ層４１中にｐ＋型バリア層４５がある本実施例の変形例の逆導通ＩＧＢＴ２００のシミュレーション結果を△印で示す。従来の逆導通ＩＧＢＴでは、Ｖｃｅが２．３Ｖ付近までＩｃの微増とともに上昇し、この後、Ｖｃｅが急減して電流が上昇して、通常のＩＧＢＴのＶｃｅ−Ｉｃ特性となる。すなわち、スナップバック電圧が２．３Ｖ程度を有する。これに対して、ｐ＋型バリア層を有する逆導通ＩＧＢＴ２００では、Ｖｃｅが０．５Ｖを超えると急激にＩｃが上昇し、ほぼ通常のＩＧＢＴのＶｃｅ−Ｉｃ特性を示す。すなわち、スナップバック電圧がほとんど生じていない。

上記シミュレーションから、逆導通ＩＧＢＴにおいてｎ＋型バッファ層１中にｐ＋型バリア層９がｐ＋型コレクタ層８と離間して埋め込み形成されており、ｐ＋型コレクタ層８の直上部においてｎ＋型バッファ層１がｐ＋型バリア層９を貫通するように第１開口部Ｃ１が形成されていることにより、スナップバック電圧が大幅に低減できることが確認できた。

次に本発明の実施例２の電力用半導体装置（逆導通ＩＧＢＴ）３００を図６及び図７を用いて説明する。

図６は、本実施例の逆導通ＩＧＢＴ３００の電流が流れる素子領域の主要部の一部の断面を示している。図７は、図６中のＡ−Ａ断面を矢印方向に見た平面図を示しており、図７中のＢ−Ｂ断面を矢印方向にみた断面図が図６に相当する。以下、上記実施例１と同一又は類似の箇所には同一符号を付して説明し、実施例１と違う部分のみを説明する。

本実施例の逆導通ＩＧＢＴ３００は、ｐ＋型コレクタ層８の第２開口部Ｃ２の直上部において第２開口部Ｃ２と対向するように、ｐ＋型バリア層９がさらに第３開口部Ｃ３を有する点で、実施例１の逆導通ＩＧＢＴ１００と相違する。間隙状の第２開口部によりｐ＋型コレクタ層８は複数の円盤状のｐ＋コレクタ層９に分割されている。第２開口部では、コレクタ電極とｎ＋型バッファ層１が電気的に接合しており、この接合部の直上部で対向するようにｐ＋型バリア層９の第３開口部Ｃ３が配置される。第３開口部Ｃ３では、ｎ＋型バッファ層１が埋め込まれて満たされていることで、ｎ＋型バッファ層１がｐ＋型バリア層９を貫通している。ｐ＋型バリア層９は、間隙状の第３開口部Ｃ３により複数の円盤状のｐ＋型バリア層９に分割されており、個々の円盤状のｐ＋型バリア層９の円の中心と個々の複数の円盤状のｐ＋型コレクタ層８の円の中心とが一致している。上記以外は、実施例１の逆導通ＩＧＢＴ１００と同じであり、コレクタ電極がｐ＋型コレクタ層８とｎ＋型バッファ層１とを短絡した構造（コレクタショート構造）とすることで、ＩＧＢＴ素子のコレクタ電極にカソード電極が、ＩＧＢＴ素子のエミッタ電極にアノード電極がそれぞれ接続されたダイオードを、ＩＧＢＴ素子と同一チップ内に逆並列接続して内蔵することとなる。

本実施例の逆導通ＩＧＢＴ３００の動作について以下に説明する。ゲート電極６にエミッタ電極１１よりも低い電位の信号を入力してＩＧＢＴ素子がオフ状態の時に、コレクタ電極１０にエミッタ電極１１よりも低い電位となるようにエミッタ電極１１とコレクタ電極１０に電圧を印加することで、エミッタ電極１１をアノード電極、コレクタ電極１０をカソード電極とする内蔵ダイオードに電流が流れる。実施例１の逆導通ＩＧＢＴ１００と違って、ｐ＋型コレクタ層８の第２開口部Ｃ２の直上部において第２開口部Ｃ２と対向するように、ｐ＋型バリア層９がさらに第３開口部Ｃ３を有することで、エミッタ電極１１からｐ型ベース層３及びｎ−型半導体層２を経て、ｐ＋バリア層９の第３開口部Ｃ３及びｐ＋コレクタ層８の第２開口部Ｃ２を介してｎ＋型バッファ層１中を流れてコレクタ電極１０に電流が流れる。この結果、実施例１の逆導通ＩＧＢＴ１００に比べて内蔵ダイオードの電流経路が短縮されるので、ＩＧＢＴ素子に逆並列する内蔵ダイオードのオン抵抗を大きく低減できる。

ゲート電極６にエミッタ電極１１よりも高い電位の信号を入力してＩＧＢＴ素子がオン状態となった時に、コレクタ電極１０にエミッタ電極１１よりも高い電位となるようにエミッタ電極１１とコレクタ電極１０に電圧を印加することで、ＩＧＢＴ素子が動作する。ここでエミッタ電極１１から、エミッタ層４、チャネル層、ｎ−半導体層２、ｎ＋型バッファ層１へ電子が供給される。その後、ｎ＋型バッファ層１に供給された電子は、ｎ＋型バッファ層中のｐ＋型バリア層９の第１開口部Ｃ１を通り、ｐ＋型コレクタ層８とｐ＋型バリア層９とで挟まれた領域を流れてコレクタ電極に達する経路で流れるほか、ｎ＋型バッファ層１中のｐ＋型バリア層９の第３開口部を通り、ｐ＋型コレクタ層８の第２開口部Ｃ２を通ってコレクタ電極に達する経路で流れる。このため、ｐ＋型バリア層９の第３開口部の間隙の幅が広いほど第３開口部を流れる電子電流の割合が増えるので、ｎ＋型バッファ層１中のｐ＋型バリア層９とｐ＋型コレクタ層８の間の領域にながれる電子電流による電圧降下が低下し、ｐ＋コレクタ層８とｎ＋型バッファ層１の接合に順バイアスがかかりにくくなるのでスナップバック電圧が増大する恐れがある。すなわち、逆並列接合した内蔵ダイオードのオン抵抗とＩＧＢＴ素子のスナップバック電圧の関係はトレードオフの関係にある。したがって、ＩＧＢＴのスナップバック電圧を増大しない範囲で、ｐ＋型バリア層９の第３開口部Ｃ３の間隙幅を設計すれば、内蔵ダイオードのオン抵抗を低減しつつ、ＩＧＢＴのスナップバック電圧を低減することが可能となる。

本実施例の逆導通ＩＧＢＴ３００においても、実施例１の逆導通ＩＧＢＴ１００同様に、従来の逆導通ＩＧＢＴに比べてｎ＋型バッファ層１中にｐ＋型バリア層９がｐ＋型コレクタ層８と離間して埋め込み形成されており、ｐ＋型コレクタ層８の直上部においてｎ＋型バッファ層１がｐ＋型バリア層９を貫通するように形成された第１開口部Ｃ１を有していることに特徴がある。この構造により、電子電流が第１開口部Ｃ１により狭窄されることで、ｎ＋型バッファ層１中のｐ＋型バリア層９とｐ＋型コレクタ層８の間の領域に電子電流を集中させることができる。これにより、ｐ＋コレクタ層８とｎ＋型バッファ層１の接合に上記電子電流による順バイアスがかかりやすくなるので、従来型の逆導通ＩＧＢＴよりもスナップバック電圧を大きく低減させることができる。逆並列接続した内蔵ダイオードを有していない通常のＩＧＢＴ同様にスナップバック電圧をほとんどゼロとすることができる。

次に本実施例の変形例１の逆導通ＩＧＢＴ４００を図８を用いて説明する。 本実施例の変形例１の逆導通ＩＧＢＴ４００の電流が流れる素子領域の主要部の一部の断面に関しては図６と同様である。図８は、図６中のＡ−Ａ断面を矢印方向に見た平面図を示しており、図８中のＢ−Ｂ断面を矢印方向にみた断面図が図６に相当する。以下、上記本実施例の逆導通ＩＧＢＴ３００と同一又は類似の箇所には同一符号を付して説明し、上記本実施例の逆導通ＩＧＢＴと違う部分のみを説明する。

本実施例の変形例の逆導通ＩＧＢＴ４００は、上記本実施例の複数に分割された円盤状のｐ＋型バリア層９の直径が大きくなり、互いに隣り合う円盤状のｐ＋型バリア層９と結合した状態である点で、上記本実施例の逆導通ＩＧＢＴ３００と相違する。すなわち互いに結合した個々の複数の円盤状のｐ＋型バリア層９の円周端部（円周状の端部）Ｄ１〜Ｄ４で囲まれるようにｐ＋型バリア層９の第３開口部Ｃ３が形成され、第３開口部Ｃ３の端部Ｅは、それぞれ隣接する円盤状のｐ＋型バリア層９の円周端部Ｄ１〜Ｄ４で構成される。そして、ｐ＋型バリア層９の第３開口部Ｃ３は、ｐ＋型コレクタ層８の第２開口部の直上に対抗するように配置されている。

本実施例の変形例１の逆導通ＩＧＢＴ４００は、ｐ＋型バリア層９の第３開口部Ｃ３が、互いに結合した個々の複数の円盤状のｐ＋型バリア層の円周端部Ｅで囲まれるように形成されているために、上記本実施例の逆導通ＩＧＢＴ３００に比べて第３開口部Ｃ３の開口面積が小さい。すなわち、内臓ダイオードの電流経路の断面積が小さい。したがって、上記本実施例の逆導通ＩＧＢＴ３００に比べて、内蔵ダイオードのオン抵抗は少し増加するが、確実にＩＧＢＴのスナップバック電圧を低減できる。

本実施例の変形例１の逆導通ＩＧＢＴ４００においても、実施例１の逆導通ＩＧＢＴ１００同様に、従来の逆導通ＩＧＢＴに比べてｎ＋型バッファ層１中にｐ＋型バリア層９がｐ＋型コレクタ層８と離間して埋め込み形成されており、ｐ＋型コレクタ層８の直上部においてｎ＋型バッファ層１がｐ＋型バリア層９を貫通するように形成された第１開口部Ｃ１を有していることに特徴がある。この構造により、電子電流が第１開口部Ｃ１により狭窄されることで、ｎ＋型バッファ層１中のｐ＋型バリア層９とｐ＋型コレクタ層８の間の領域に電子電流を集中させることができる。これにより、ｐ＋コレクタ層８とｎ＋型バッファ層１の接合に上記電子電流による順バイアスがかかりやすくなるので、従来型の逆導通ＩＧＢＴよりもスナップバック電圧を大きく低減させることができる。逆並列接続した内蔵ダイオードを有していない通常のＩＧＢＴ同様にスナップバック電圧をほとんどゼロとすることができる。

次に本発明の本実施例の変形例２の電力用半導体装置（逆導通ＩＧＢＴ）５００を図９及び図１０を用いて説明する。

図９は、本実施例の変形例２の逆導通ＩＧＢＴ５００の電流が流れる素子領域の主要部の一部の断面を示している。図１０は、図９中のＡ−Ａ断面を矢印方向に見た平面図を示しており、図９中のＢ−Ｂ断面を矢印方向にみた断面図が図１０に相当する。以下、本実施例の逆導通ＩＧＢＴ３００と同一又は類似の箇所には同一符号を付して説明し、本実施例の逆導通ＩＧＢＴ３００と違う部分のみを説明する。

本実施例の変形例２の逆導通ＩＧＢＴ５００は、ｐ＋型バリア層９の第３開口部の代わりに第４開口部を設けている点で本実施例の逆導通ＩＧＢＴ３００と相違する。すなわち、本実施例の変形例２の逆導通ＩＧＢＴ５００は、複数の円盤状のｐ＋型コレクタ層８に分割している間隙状の第２開口部の直上部で対向するようにｐ＋型バリア層９の第３開口部Ｃ４が配置される。第３開口部Ｃ４では、ｎ＋型バッファ層１が埋め込まれて満たされていることで、ｐ＋型バリア層９をｎ＋型バッファ層１が貫通している。ｐ＋型バリア層９の第３開口部Ｃ４は複数の円環状のものであり、個々の複数の円盤状のｐ＋型コレクタ層９の円の中心とそれぞれ同一の円の中心を有し、個々の複数の円盤状のｐ＋型コレクタ層９にそれぞれ対向して配置される。上記以外は、本実施例の逆導通ＩＧＢＴ３００と同じである。

本実施例の変形例２の逆導通ＩＧＢＴ５００は、ｐ＋型バリア層９の第３開口部Ｃ４は、個々の複数の円盤状のｐ＋型コレクタ層９の円の中心と同一の中心を有する円環状であるために、上記本実施例の逆導通ＩＧＢＴ３００に比べて第３開口部Ｃ３の開口面積が小さい。したがって、上記本実施例の逆導通ＩＧＢＴ３００に比べて、内蔵ダイオードのオン抵抗は少し増加するが、確実にＩＧＢＴのスナップバック電圧を低減できる。

本実施例の逆導通ＩＧＢＴ５００においても、実施例１の逆導通ＩＧＢＴ１００同様に、従来の逆導通ＩＧＢＴに比べてｎ＋型バッファ層１中にｐ＋型バリア層９がｐ＋型コレクタ層８と離間して埋め込み形成されており、ｐ＋型コレクタ層８の直上部においてｎ＋型バッファ層１がｐ＋型バリア層９を貫通するように形成された第１開口部Ｃ１を有していることに特徴がある。この構造により、電子電流が第１開口部Ｃ１により狭窄されることで、ｎ＋型バッファ層１中のｐ＋型バリア層９とｐ＋型コレクタ層８の間の領域に電子電流を集中させることができる。これにより、ｐ＋コレクタ層８とｎ＋型バッファ層１の接合に上記電子電流による順バイアスがかかりやすくなるので、従来型の逆導通ＩＧＢＴよりもスナップバック電圧を大きく低減させることができる。逆並列接続した内蔵ダイオードを有していない通常のＩＧＢＴ同様にスナップバック電圧をほとんどゼロとすることができる。

次に本実施例の変形例３の逆導通ＩＧＢＴ６００を図１１を用いて説明する。 本実施例の変形例３の逆導通ＩＧＢＴ６００の電流が流れる素子領域の主要部の一部の断面に関しては図６と同様である。図１１は、図６中のＡ−Ａ断面を矢印方向に見た平面図を示しており、図１１中のＢ−Ｂ断面を矢印方向にみた断面図が図６に相当する。以下、上記本実施例の逆導通ＩＧＢＴ３００と同一又は類似の箇所には同一符号を付して説明し、上記本実施例の逆導通ＩＧＢＴ３００と違う部分のみを説明する。

本実施例の変形例３の逆導通ＩＧＢＴ６００は、ｎ＋型バッファ層１のｎ−型半導体層２と反対側の主面に選択的に形成されたｐ＋コレクタ層８とｎ＋型バッファ層１中に埋め込み形成されたｐ＋型バリア層９が本実施例と形状が違う。

本実施例の変形例３では、ｐ＋コレクタ層８はｎ＋型バッファ層１のｎ−型半導体層２と反対側の主面に選択的に形成されており、ストライプ上の間隙である第２開口部Ｃ２により複数に分離されており、第２開口部Ｃ２にはｎ＋型バッファ層１が満たされている。これにより、ｐ＋コレクタ層８はストライプ状或いは短冊状に複数に分離され、第２開口部Ｃ２ではｎ＋型バッファ層１が露出している。実施例１同様に、ｎ＋型バッファ層１のｎ−型半導体層２と反対側の主面上にコレクタ電極１０が形成され、複数に分割されたストライプ状のｐ＋型コレクタ層８とｎ＋型バッファ層１の両者に電気的に接合している。すなわち、ｐ＋型コレクタ層８を複数に分割している第２開口部Ｃ２で、コレクタ電極１０はｎ＋型バッファ層１と電気的に接続している。これにより、ｐ＋型コレクタ電極８とｎ＋型バッファ層１は短絡されており、ｎ＋型バッファ層１のｎ−型半導体層２と反対側の主面では、両者は同電位に保持される。

さらに、本実施例の変形例３では、ｎ＋型バッファ層１内に埋め込まれているｐ＋型バリア層９は、複数に分割された上記短冊状のｐ＋コレクタ層８のそれぞれの直上にｐ＋型バリア層９のストライプ状の間隙である第１開口部Ｃ１が配置され、この第１開口部Ｃ１は、ｎ＋型バッファ層１が満たされている。すなわち、ｎ＋型バッファ層１がｐ＋型バリア層９を第１開口部において貫通している。

またさらに、ｐ＋型バリア層９は、ｐ＋型コレクタ層８を複数に分割している第２開口部Ｃ２の直上に対向するようにｐ＋型バリア層９のストライプ状の間隙である第３開口部Ｃ３が配置され、この第３開口部Ｃ３は、ｎ＋型バッファ層１が満たされている。すなわち、ｎ＋型バッファ層１がｐ＋型バリア層９を第３開口部において貫通している。

本実施例の変形例３の逆導通ＩＧＢＴ６００においても、実施例１の逆導通ＩＧＢＴ１００同様に、従来の逆導通ＩＧＢＴに比べてｎ＋型バッファ層１中にｐ＋型バリア層９がｐ＋型コレクタ層８と離間して埋め込み形成されており、ｐ＋型コレクタ層８の直上部においてｎ＋型バッファ層１がｐ＋型バリア層９を貫通するように形成された第１開口部Ｃ１を有していることに特徴がある。この構造により、電子電流が第１開口部Ｃ１により狭窄されることで、ｎ＋型バッファ層１中のｐ＋型バリア層９とｐ＋型コレクタ層８の間の領域に電子電流を集中させることができる。これにより、ｐ＋コレクタ層８とｎ＋型バッファ層１の接合に上記電子電流による順バイアスがかかりやすくなるので、従来型の逆導通ＩＧＢＴよりもスナップバック電圧を大きく低減させることができる。逆並列接続した内蔵ダイオードを有していない通常のＩＧＢＴ同様にスナップバック電圧をほとんどゼロとすることができる。そして、本実施例の逆導通ＩＧＢ３００同様に、内蔵ダイオードのオン抵抗を低減しつつ、ＩＧＢＴのスナップバック電圧を低減することが可能である。

本実施例の変形例３の逆導通ＩＧＢＴ６００においても、実施例１の変形例の逆導通ＩＧＢＴ２００と同様に、図４（ｃ）に示したモデルによりシミュレーションを行い、スナップバック電圧が低減できることを確認した。シミュレーションに用いたモデルは、図４（ｂ）に示した実施例１の変形例の逆導通ＩＧＢＴ２００で使用したモデルにおいて、ｎ＋型バッファ層４１の外周部において、ｐ＋コレクタ層４４の第２開口部Ｃ２に対向するように、ｐ＋型バリア層４５に第３開口部Ｃ３を設けた構造となる。第３開口部Ｃ３は、ｐ＋型バリア層４５の外周端部からｎ＋型バッファ層の外周端まで５μｍの開口幅であり、ｐ＋型コレクタ層４４の第２開口部に沿ってストライプ状にｎ＋型バッファ層４１の外周端に達している。

図５に、ｎ＋型バッファ層４１中に第３開口部Ｃ３を有したｐ＋型バリア層４５がある本実施例の変形例３の逆導通ＩＧＢＴ６００のシミュレーション結果を□印で示す。実施例１の変形例の逆導通ＩＧＢＴ２００同様に、Ｖｃｅ−Ｉｃの特性にはスナップバック電圧がほとんど生じていない。上記シミュレーションから、本実施例の変形例２の逆導通ＩＧＢＴ５００においても、ｎ＋型バッファ層１中にｐ＋型バリア層９がｐ＋型コレクタ層８と離間して埋め込み形成されており、ｐ＋型コレクタ層８の直上部においてｎ＋型バッファ層１がｐ＋型バリア層９を貫通するように第１開口部Ｃ１が形成されていることにより、スナップバック電圧が大幅に低減できることが確認できた。

以上、本発明に係る発明の形態を上記各実施例を用いて説明したが、各実施例に示した構成に限られることなく、本発明の要旨を逸脱しない範囲内で、各構成材料、各層の厚さ及びパターン形状等を変更してもよいことは勿論のことである。また、各層の成膜方法や成膜条件、エッチング方法やエッチング条件、又は、基板表面上を平坦化する方法なども、本発明の要旨を逸脱しない範囲内で実行することも可能である。

１ ｎ型バッファ層
２ ｎ−型半導体層
３ ｐ型ベース層
４ ｎ＋型エミッタ層
５ ゲート絶縁膜
６ ゲート電極
７ 層間絶縁膜
８ ｐ＋型コレクタ層
９ ｐ＋型バリア層
１０ コレクタ電極
１１ エミッタ電極
４１ ｎ＋型バッファ層
４２ ｎ−型半導体層
４３ ｎ＋型エミッタ層
４４ ｐ＋型コレクタ層
４５ ｐ＋型バリア層
Ｃ１ 第１開口部
Ｃ２ 第２開口部
Ｃ３、Ｃ４ 第３開口部
Ｄ１，Ｄ２、Ｄ３、Ｄ４ 円盤状ｐ＋型バリア層の円周端部
Ｅ 第３開口部の端部

Claims (8)

1. 第１の主面と前記第１の主面に対抗する第２の主面を有する第１導電型の第１半導体層と、
   前記第１導電型の第１半導体層の前記第１の主面に選択的に形成された第２導電型の第２半導体層と、
   前記第２導電型第２半導体層の表面に選択的に形成された第１導電型の第３半導体層と、
   前記第１半導体層、前記第２半導体層、及び前記第３半導体層にゲート絶縁膜を介して対向配置されるゲート電極と、
   前記第１半導体層の前記第２の主面上に形成され、前記第１半導体層よりも不純物濃度が高い、若しくは前記第１半導体層と不純物濃度が同一、或は前記第１半導体層の一部である、のいずれかである第１導電型の第４半導体層と、
   前記第４半導体層の前記第１半導体層と対向する主面に選択的に形成された第２導電型の第５半導体層と、
   前記第２の主面と前記第５半導体層の間に平行に配置されるように前記第４半導体層中に埋め込まれ、且つ前記第５半導体層の直上に前記第４半導体層で満たされた第１開口部を有する第２導電型の第６半導体層と、
   前記第５半導体層と前記第４半導体層に接合する第１の主電極と、
   前記第３半導体層及び前記第４半導体層に接合する第２の主電極と、
   を具備することを特徴とする電力用半導体装置。
2. 前記第６半導体層の前記第１開口部は複数設けられており、前記第５半導体層は、前記第１の主電極と前記第５半導体層との接合面を有する平面内で第２開口部により複数に分割されて、前記第２開口部には前記第４半導体層が露出しており、前記第２開口部で前記第４半導体層は前記第１の主電極と接合し、前記複数に分割された各々の前記第５半導体層の直上に、前記第６半導体層の前記第１開口部がそれぞれ配置されていることを特徴とする請求項１に記載の電力用半導体装置。
3. 前記第５半導体層は円盤状に形成されており、前記第６半導体層の前記第１開口部は円形状であり、前記第１の主面に垂直な方向から見た平面図において、前記第５半導体層の中心と前記第６半導体層の前記第１開口部の中心は一致することを特徴とする請求項１又は２いずれかに記載の電力用半導体装置。
4. 前記第５半導体層は第１の方向に延伸する短冊状であり、前記第６半導体層の前記第１開口部は前記第１の方向に沿った短冊状もしくはストライプ状であり、前記第５半導体層の前記第１方向に沿った中心軸と前記第６半導体層の前記第１開口部の前記第１の方向に沿った中心軸は重なっていることを特徴とする請求項１又は２いずれかに記載の電力用半導体装置。
5. 前記第４半導体層と前記第１の主電極が接合する部分に対向して、前記第６半導体層の第３開口部がさらに形成されており、前記第３開口部は前記第４半導体層で満たされていることを特徴とする請求項１乃至４いずれか１項に記載の電力用半導体装置。
6. 前記第４半導体層と前記第１の主電極が接合する部分に対向して、前記第６半導体層に第３開口部がさらに形成され、前記第３開口部は前記第４半導体層で満たされており、
   前記第１の主面に垂直な方向から見た平面図において、前記第５半導体層は円盤状に形成されており、前記第６半導体層の前記第１開口部は円形状に形成されており、前記第６半導体層は前記第１開口部を１つ有する円盤状の複数の領域から構成され、前記第５半導体層の前記円盤状の領域の中心、前記第６半導体層の前記円盤状の領域の中心及び前記第６半導体層の前記円形状の第１開口部の中心はそれぞれ一致し、
   前記第６半導体層の前記円盤状の複数の領域は、前記第３開口部を介して互いに分離されていることを特徴とする請求項２記載の電力用半導体装置。
7. 前記第６半導体層の複数の前記円盤状の領域が互いに接することにより、前記第６半導体層の前記第３開口部が複数に分離されていることを特徴とする請求項６記載の半導体装置。
8. 前記第１の主面に垂直な方向から見た平面図において、前記第６半導体層の前記円形状の第１開口部を取り囲み前記第１開口部の中心と同一の中心を有して、前記第４半導体層と前記第１の主電極が接合する部分に対向して、前記第６半導体層に円環状の第４開口部がさらに形成され、前記第４開口部は前記第４半導体層で満たされていることを特徴とする請求項３記載の電力用半導体装置。

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