JP2020031203A - 半導体装置 - Google Patents

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】IGBTとダイオードとを一体化した低損失の半導体装置を提供する。【解決手段】半導体装置1は、N形ベース層10と、N形ベース層10上に選択的に設けられたP形ベース層20と、P形ベース層20上に選択的に設けられたN形エミッタ層30と、を備える。N形ベース層10とN形エミッタ層30との間に位置するP形ベース層20の一部を覆うゲート絶縁膜45と、P形ベース層20と向き合うゲート電極40と、N形ベース層10の下面側に設けられたP形コレクタ層50と、N形ベース層10の下面に沿った方向に、P形コレクタ層50と並べて配置されたN形バッファ層60と、N形ベース層10とN形バッファ層60との間に設けられ、P形コレクタ層50につながるP形バリア層80と、を備える。P形バリア層80は、P形コレクタ層50におけるP形不純物の実効的な濃度よりも低いP形不純物の実効的な濃度を有する。【選択図】図1

Description

実施形態は、半導体装置に関する。
高耐圧大電流を制御する電力変換器は、IGBT(Insulated Gate Bipolar Transistor)などのスイッチング素子とダイオード素子とを用いて構成される。例えば、スイッチング素子とダイオード素子とを1チップ化した半導体装置を用いることにより、電力変換器の構成を簡略化し、小型化することが可能である。しかしながら、そのような半導体装置には、スイッチング損失および導通損失の低減が求められる。
特開2011−114027号公報
実施形態は、IGBTとダイオードとを一体化した低損失の半導体装置を提供する。
実施形態に係る半導体装置は、第1導電形の第1半導体層と、前記第1半導体層上に選択的に設けられた第2導電形の第2半導体層と、前記第2半導体層上に選択的に設けられた第1導電形の第3半導体層と、前記第1半導体層と前記第3半導体層との間に位置する前記第2半導体層の前記一部を覆う絶縁膜と、前記絶縁膜を介して前記第2半導体層の一部と向き合う制御電極と、前記第1半導体層の下面側に設けられた第2導電形の第4半導体層と、前記第1半導体層の下面に沿った方向に、前記第4半導体層と並べて配置された第1導電形の第5半導体層と、前記第1半導体層と前記第5半導体層との間に設けられ、前記第4半導体層につながる第2導電形の第6半導体層と、を備える。前記第6半導体層は、第2導電形不純物の濃度から第1導電形不純物の濃度を差し引いた第2導電形不純物の補償された濃度を有する。前記第6半導体層における前記第2導電形不純物の補償された濃度は、前記第4半導体層における第2導電形不純物の補償された濃度よりも低い。前記半導体装置は、前記第1半導体層と前記第5半導体層との間に、前記第6半導体層が介在しない接続部分であって、前記第1半導体層に前記第5半導体層を電気的に接続する接続部分を有する。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す模式図である。 実施形態に係る半導体装置の特性を示す模式図である。 実施形態に係る半導体装置の製造過程を示す模式断面図である。 実施形態の第1変形例に係る半導体装置を示す模式図である。 実施形態の第2変形例に係る半導体装置を示す模式断面図である。 実施形態の第3変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すX軸、Y軸およびZ軸を用いて各部分の配置および構成を説明する。X軸、Y軸、Z軸は、相互に直交し、それぞれX方向、Y方向、Z方向を表す。また、Z方向を上方、その反対方向を下方として説明する場合がある。
図1は、実施形態に係る半導体装置1を示す模式断面図である。半導体装置1は、例えば、IGBTとダイオードを一体化したパワー半導体装置である。
図1に示すように、半導体装置1は、N形ベース層10と、P形ベース層20と、N形エミッタ層30と、を備える。P形ベース層20は、N形ベース層10の上に選択的に設けられる。N形エミッタ層30は、P形ベース層20の上に選択的に設けられる。N形エミッタ層30は、N形ベース層10のN形不純物よりも高濃度のN形不純物を含む。
半導体装置1は、ゲート電極40と、ゲート絶縁膜45と、をさらに備える。ゲート電極40は、例えば、N形エミッタ層30の上面からN形ベース層10に至る深さを有するゲートトレンチ47の内部に設けられる。ゲート絶縁膜45は、ゲートトレンチ47の内部において、ゲート電極40をN形ベース層10、P形ベース層20およびN形エミッタ層30から電気的に絶縁する。ゲート電極40は、例えば、ゲート絶縁膜45を介して、N形ベース層10、P形ベース層20およびN形エミッタ層30に向き合うように形成される。
半導体装置1は、P形コレクタ層50およびN形バッファ層60をさらに備える。P形コレクタ層50は、N形ベース層10の下面側に設けられる。P形コレクタ層50は、例えば、P形ベース層20のP形不純物よりも高濃度のP形不純物を含む。N形バッファ層60は、N形ベース層10とP形コレクタ層50との間に設けられる。N形バッファ層60は、N形ベース層10のN形不純物よりも高濃度のN形不純物を含む。
半導体装置1は、N形カソード層70と、P形バリア層80と、をさらに備える。N形カソード層70は、N形バッファ層60の下面側に設けられ、N形バッファ層60の下面に沿った方向(例えば、X方向)にP形コレクタ層50と並べて配置される。N形カソード層70は、例えば、N形バッファ層60のN形不純物よりも高濃度のN形不純物を含む。P形バリア層80は、N形バッファ層60とN形カソード層70との間に設けられる。P形バリア層80は、P形コレクタ層50のP形不純物よりも実効的に低濃度のP形不純物を含む。また、P形バリア層80は、P形コレクタ層50につながるように設けられる。
ここで、N形不純物およびP形不純物の両方を含み、P形不純物濃度がN形不純物濃度よりも高い半導体層におけるP形不純物の「実効濃度」を、P形不純物濃度からN形不純物濃度を差し引いた補償濃度として定義する。
半導体装置1は、N形バッファ層60の下面側において、N形バッファ層60とN形カソード層70との間にP形バリア層80が介在しない部分(以下、N形接続部75)を含む。N形カソード層70は、N形接続部75を介してN形バッファ層60に接続される。
半導体装置1は、エミッタ電極90とコレクタ電極95とをさらに含む。
エミッタ電極90は、N形エミッタ層30の上、および、ゲート電極40の上方に設けられる。エミッタ電極90は、N形エミッタ層30に電気的に接続され、層間絶縁膜46によりゲート電極40から電気的に絶縁される。
エミッタ電極90は、P形コンタクト層35に電気的に接続される。また、エミッタ電極90は、P形コンタクト層35を介してP形ベース層20に電気的に接続される。P形コンタクト層35は、例えば、X方向においてN形エミッタ層30の間に設けられ、P形ベース層20およびエミッタ電極90の両方に接する。P形コンタクト層35は、P形ベース層20のP形不純物よりも高濃度のP形不純物を含む。
コレクタ電極95は、P形コレクタ層50およびN形カソード層70の下面側に設けられる。コレクタ電極95は、P形コレクタ層50およびN形カソード層70の両方に接する。コレクタ電極95は、P形コレクタ層50およびN形カソード層70の両方に電気的に接続される。
半導体装置1は、例えば、エミッタ電極90にマイナス電位、コレクタ電極95にプラス電位が印加された場合に、IGBTとして動作する。一方、エミッタ電極90にプラス電位、コレクタ電極95にマイナス電位が印加された場合には、ダイオードとして動作する。
図2(a)〜(c)は、実施形態に係る半導体装置1を示す模式図である。図2(a)は、半導体装置1を示す別の断面図である。図2(b)は、図2(a)中に示すA−A線に沿った断面を示す模式図である。図2(c)は、図2(a)中に示すB−B線に沿った断面を示す模式図である。
図2(a)に示すように、N形ベース層10の上にMOS構造MSが設けられる。MOS構造MSは、P形ベース層20、N形エミッタ層30、ゲート電極40およびゲート絶縁膜45を含む。
図2(b)に示すように、P形コレクタ層50およびN形カソード層70は、例えば、Y方向に延在し、X方向に交互に配置される。P形コレクタ層50の配置周期Wは、例えば、ゲート電極40の配置周期W(図2(a)参照)よりも広い。
図2(c)に示すように、P形バリア層80は、Y方向に延在し、P形コレクタ層50の間に配置される。N形接続部75は、P形バリア層80の間に設けられ、例えば、Y方向に延在する。N形接続部75は、P形コレクタ層50から離間した位置に設けられる。
N形接続部75のX方向の幅Wは、例えば、P形コレクタ層50の配置周期Wの5パーセント以下、好ましくは、0.5パーセント以上、1パーセント以下である。N形接続部75の幅Wが広くなると、N形バッファ層60からN形接続部75を介してN形カソード層70へ電子が流れ易くなる。このため、P形コレクタ層50からN形ベース層10への正孔注入が抑制され、IGBT動作が阻害される。結果として、半導体装置1のON電圧が大きくなり、導通損失が増える。また、N形接続部75の幅が狭くなると、後述するダイオード動作において、順方向電流のスナップバックが大きくなり、導通損失が大きくなる。
図3(a)および(b)は、実施形態に係る半導体装置1の特性を示すグラフおよび模式図である。図3(a)は、ダイオード動作時におけるコレクタ・エミッタ間の電圧VCEと順方向電流ICEとの関係を表すグラフである。図3(b)は、N形カソード層70からN形バッファ層60を介してN形ベース層10に注入される電子電流Ie1およびIe2を示す模式図である。
半導体装置1は、例えば、エミッタ電極90にプラス電位、コレクタ電極95にマイナス電位が印加された場合に、ダイオードとして動作する。この時、N形ベース層10とP形ベース層20との間のPN接合は順バイアスされ、エミッタ電極90とコレクタ電極95との間に順方向電流ICEが流れる。
図3(a)中に示す電流特性IF1、IF2およびIF3は、P形バリア層80のZ方向の厚さTを変化させた場合の順方向電流ICEを表している。P形バリア層80の厚さTを厚くすると、順方向電流ICEは、電流特性IF1からIF3へ変化する。すなわち、電流値のスナップバックが大きくなる。
例えば、順方向電流ICEのレベルが低い場合、N形接続部75を介して流れる電子電流Ie1がN形カソード層70からN形ベース層10へ注入される。そして、コレクタ・エミッタ間の電圧VCEが高くなるにつれて、N形カソード層70とP形バリア層80との間の障壁が低くなり、電子電流Ie2が流れ始める。この時、コレクタ・エミッタ間の電圧VCEが低下し始め、電流値のスナップバックが生じる。したがって、スナップバックの大きさ(VCEのピーク値)は、P形バリア層80の厚さTに依存する。
例えば、スナップバックが大きくなると、ダイオードのターンオン時における導通損失が大きくなる。このため、P形バリア層80の厚さTを好適に設定することにより、スナップバックを抑制することが好ましい。これにより、導通損失を低減することができる。P形バリア層80の厚さTは、例えば、0.5μm以下、好ましくは、0.2μm以下である。
次に、図4(a)〜(d)を参照して、半導体装置1の製造方法を説明する。
図4(a)〜(d)は、実施形態に係る半導体装置1の製造過程を順に示す模式断面図である。
図4(a)に示すように、半導体ウェーハSBの表面側にMOS構造MSおよびエミッタ電極90を形成した後、裏面側を研削もしくは研磨することにより、半導体ウェーハSBを所定の厚さに加工する。
半導体ウェーハSBは、例えば、N形シリコンウェーハであり、抵抗率30〜1000Ωcmを有する。半導体ウェーハSBは、N形ベース層10と同じ濃度のN形不純物を含む。P形ベース層20、N形エミッタ層30、P形コンタクト層35は、例えば、半導体ウェーハSBにP形不純物およびN形不純物をイオン注入することにより形成される。
ゲート電極40は、例えば、導電性のポリシリコンであり、ゲート絶縁膜45は、例えば、シリコン酸化膜もしくはシリコン窒化膜である。エミッタ電極90は、例えば、アルミニウムを含む金属層である。
図4(b)に示すように、半導体ウェーハSBの裏面にN形不純物、例えば、リン(P)をイオン注入し、注入層IR1を形成する。N形不純物は、例えば、注入エネルギー200〜2000keV、ドーズ量1×1012〜1×1014cm−2の条件下で注入される。
図4(c)に示すように、半導体ウェーハSBの裏面にP形不純物、例えば、ボロン(B)を選択的にイオン注入し、注入層IR2を形成する。半導体ウェーハSBの裏面上には、注入マスク13が設けられる。注入マスク13は、N形接続部75が形成される領域上に配置される。注入層IR2は、注入層IR1よりも浅い位置に形成される。P形不純物は、例えば、注入エネルギー10〜200keV、ドーズ量1×1013〜1×1015cm−2の条件下で注入される。
図4(d)に示すように、半導体ウェーハSBの裏面にN形不純物、例えば、リン(P)を選択的にイオン注入し、注入層IR3を形成する。半導体ウェーハSBの裏面上には、注入マスク15が設けられる。注入マスク15は、P形コレクタ層50が形成される領域上に配置される。注入層IR3は、注入層IR2よりも浅い位置に形成される。N形不純物は、例えば、注入エネルギー10〜100keV、ドーズ量1×1015〜1×1016cm−2の条件下で注入される。
続いて、熱処理を施すことにより、注入されたN形不純物およびP形不純物を活性化させる。熱処理は、例えば、レーザアニール法を用いて実施される。これにより、注入層IR1が位置する部分には、N形バッファ層60が形成される。注入層IR3が位置する部分には、N形カソード層70が形成される。Z方向において注入層IR2と注入層IR3がオーバラップする部分には、P形バリア層80が形成される。P形バリア層80では、P形不純物がN形不純物により補償される。P形バリア層80は、P形の導電性を有し、P形不純物の濃度からN形不純物の濃度を差し引いたP形不純物の実効濃度を有する。
また、注入層IR2と注入層IR3がオーバラップしない部分には、P形コレクタ層50およびN形接続部75が形成される。P形コレクタ層50は、注入層IR3が設けられない部分に形成され、N形接続部75は、注入層IR2が設けられない部分に形成される。P形コレクタ層50は、P形バリア層80におけるP形不純物の実効濃度よりも高いP形不純物の実効濃度を有する。
図5(a)および(b)は、実施形態の第1変形例に係る半導体装置2を示す模式図である。図5(a)は、図2(a)中に示すA−A線に沿った断面に該当する断面を表す模式図である。図5(b)は、図2(a)中に示すB−B線に沿った断面に該当する断面を表す模式図である。
図5(a)に示すように、P形コレクタ層50およびN形カソード層70は、例えば、Y方向に延在し、X方向に交互に配置される。
また、図5(b)に示すように、P形バリア層80は、Y方向に延在し、P形コレクタ層50の間に配置される。N形接続部75は、P形バリア層80中に設けられ、P形コレクタ層50から離間した位置に配置される。この例では、複数のN形接続部75が、Y方向に配置される。複数のN形接続部75は、Y方向において相互に離間して配置される。
P形コレクタ層50、P形バリア層80およびN形接続部75の平面配置は、図2(c)および図5(b)に示す例に限定される訳ではない。例えば、それぞれの面積比が保持され、N形接続部75がP形コレクタ層50から離間した配置であれば良い。
図6は、実施形態の第2変形例に係る半導体装置3を示す模式断面図である。半導体装置3は、プレナー形MOS構造を有する逆導通型IGBTである。
図6に示すように、N形ベース層10の上に選択的にP形ベース層20が設けられる。N形エミッタ層30は、P形ベース層20上に選択的に設けられる。ゲート電極40は、P形ベース層20の間に位置するN形ベース層10の一部、P形ベース層20の一部およびN形エミッタ層30の一部に、ゲート絶縁膜45を介して向き合うように形成される。
N形ベース層10の裏面側には、P形コレクタ層50、N形バッファ層60、N形カソード層70、P形バリア層80が設けられる。N形カソード層70は、N形ベース層10の裏面に沿った方向に、P形コレクタ層50と並べて配置される。
N形バッファ層60は、N形ベース層10とP形コレクタ層50との間、および、N形ベース層10とN形カソード層70との間に設けられる。P形バリア層80は、N形バッファ層とN形カソード層70との間に配置される。また、P形バリア層80は、P形コレクタ層50につながるように設けられる。
さらに、半導体装置3は、N形バッファ層60とN形カソード層70との間にP形バリア層80が介在しない部分(N形接続部75)を有する。これにより、半導体装置3では、IGBTとダイオードを一体化した動作が可能である。
図7は、実施形態の第3変形例に係る半導体装置4を示す模式断面図である。半導体装置4は、トレンチゲート型MOS構造を有する逆導通型IGBTである。なお、MOS構造は、これに限定される訳ではなく、プレーナーゲート型であっても良い。
図7に示すように、N形ベース層10の裏面側には、P形コレクタ層50、N形バッファ層60、N形カソード層70、P形バリア層80が設けられる。N形カソード層70は、N形ベース層10の裏面に沿った方向に、P形コレクタ層50と並べて配置される。
N形バッファ層60は、N形ベース層10とP形コレクタ層50との間、および、N形ベース層10とN形カソード層70との間に設けられる。P形バリア層80は、N形バッファ層とN形カソード層70との間に配置される。また、P形バリア層80は、P形コレクタ層50につながるように設けられる。
さらに、半導体装置4は、N形バッファ層60とN形カソード層70との間にP形バリア層80が介在しない部分(N形接続部75)を有する。
この例のP形バリア層80は、第1領域80a、第2領域80bおよび第3領域80cを含む。第1領域80a、第2領域80bおよび第3領域80cは、P形コレクタ層50とN形接続部75との間に順に配置される。第1領域80aは、P形コレクタ層50につながり、第3領域80cは、N形接続部75に隣接する。
第1領域80aのZ方向の厚さTP1は、第2領域80bのZ方向の厚さTP2よりも厚く設けられる。第2領域80bの厚さTP2は、第3領域80cのZ方向の厚さTP3よりも厚く設けられる。これにより、ダイオード動作時のスナップバックの制御性を向上させることができる。
また、半導体装置4は、例えば、第1領域80a、第2領域80bおよび第3領域80cのZ方向の厚さを一定とし、第1領域80aにおけるP形不純物の実効濃度が、第2領域80bにおけるP形不純物の実効濃度よりも高く、第2領域80bにおけるP形不純物の実効濃度が、第3領域80cにおけるP形不純物の実効濃度よりも高くなるように構成しても良い。
また、半導体装置4は、例えば、第1領域80a、第2領域80bおよび第3領域80cのZ方向の厚さが、図7に示すように変化し、第1領域80aにおけるP形不純物の実効濃度が、第2領域80bにおけるP形不純物の実効濃度よりも高く、第2領域80bにおけるP形不純物の実効濃度が、第3領域80cにおけるP形不純物の実効濃度よりも高くなるように構成しても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1、2、3、4…半導体装置、 10…N形ベース層、 13、15…注入マスク、 20…P形ベース層、 30…N形エミッタ層、 35…P形コンタクト層、 40…ゲート電極、 45…ゲート絶縁膜、 46…層間絶縁膜、 47…ゲートトレンチ、 50…P形コレクタ層、 60…N形バッファ層、 70…N形カソード層、 75…N形接続部、 80…P形バリア層、 80a…第1領域、 80b…第2領域、 80c…第3領域、 90…エミッタ電極、 95…コレクタ電極、 IR1、IR2、IR3…注入層、 Ie1、Ie2…電子電流、 SB…半導体ウェーハ

Claims (5)

  1. 第1導電形の第1半導体層と、
    前記第1半導体層上に選択的に設けられた第2導電形の第2半導体層と、
    前記第2半導体層上に選択的に設けられた第1導電形の第3半導体層と、
    前記第1半導体層と前記第3半導体層との間に位置する前記第2半導体層の一部を覆う絶縁膜と、
    前記絶縁膜を介して前記第2半導体層の前記一部と向き合う制御電極と、
    前記第1半導体層の下面側に設けられた第2導電形の第4半導体層と、
    前記第1半導体層の下面に沿った第1方向に、前記第4半導体層と並べて配置された第1導電形の第5半導体層と、
    前記第1半導体層と前記第5半導体層との間に設けられ、前記第4半導体層につながった第2導電形の第6半導体層と、
    を備え、
    前記第6半導体層は、第2導電形不純物の濃度から第1導電形不純物濃度を差し引いた第2導電形不純物の補償された濃度を有し、前記第2導電形不純物の補償された濃度は、前記第4半導体層における第2導電形不純物の補償された濃度よりも低く、
    前記第1半導体層と前記第5半導体層との間に位置し、前記第6半導体層が介在しない接続部分であって、前記第1半導体層に前記第5半導体層を電気的に接続する接続部分を有する半導体装置。
  2. 前記第4半導体層と前記第5半導体層は、前記第1半導体層の下面に沿った前記第1方向に交互に配置される請求項1記載の半導体装置。
  3. 前記接続部分は、前記第1半導体層の下面に沿った前記第1方向において前記第4半導体層から離間した位置に設けられる請求項1または2に記載の半導体装置。
  4. 前記接続部分は、前記第1半導体層の下面に沿って、前記第1方向と交差する第2方向に並べて複数配置され、
    前記第4半導体層は、前記第1半導体層の下面に沿って、前記第2方向に延び、
    前記接続部分は、前記第1方向において隣接する第4半導体層間に位置する請求項2または3に記載の半導体装置。
  5. 前記第1半導体層と前記第4半導体層との間、および、前記第1半導体層と前記第6半導体層との間に設けられ、前記第1半導体層よりも高濃度の第1導電形不純物を含む第7半導体層をさらに備え、
    前記第5半導体層は、前記接続部分を介して前記第7半導体層に接続される請求項1〜4のいずれか1つに記載の半導体装置。
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