JP7410900B2 - 半導体装置 - Google Patents
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Description
尚、図面は模式的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。さらに、本明細書と各図において、既出の図に関して説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、本実施形態に係る半導体装置を示す平面図である。図2は、本実施形態に係る半導体装置を示す底面図である。図3は、図1の領域Aを示す拡大平面図である。図4の(a)は、図3に示すC-C’線による部分断面図であり、(b)は、図3に示すD-D’線による部分断面図である。図5は、図2の領域Bを示す拡大底面図である。図6は、図5に示すE-E'線による拡大断面図である。
図1と図4(a)、(b)においては、保護膜、及び、配線層が省略されている。図3においては、後述する第2電極22と絶縁膜32が省略されている。図5おいては、後述する第1電極21が省略されている。視認性の観点より、図面においては、後述する高濃度カソード層18の表面を示す部分に点描を付している。
第2電極22は、IGBT領域R1においては、例えばエミッタ電極であり、ダイオード領域R2においては、例えばアノード電極である。
また、第1電極21から第2電極22に向かう方向を「上」といい、その逆方向を「下」というが、この表現もまた便宜的なものであり、重力の方向とは無関係である。上方向は、方向Zである。
図4(a)、(b)に示すように、半導体部分10は、第1電極21の上に設けられており、第2電極22の下に設けられている。半導体部分10は、略直方体形状であって、上面、側面、下面10Aを有する。半導体部分10は、コレクタ層11と、バッファ層12と、ドリフト層13と、p形層14と、エミッタ層15と、カソード層16と、ベースコンタクト61と、アノードコンタクト62を有する。
p形層14は、第1導電形の半導体であって、例えばp形の半導体からなる。p形層14の不純物濃度は、例えば1×1017cm-3以上1×1018cm-3未満である。
図5、図6に示すように、1つのダイオード領域R2において、複数の低濃度カソード層17と複数の高濃度カソード層18は、方向Xに沿って交互に配列されている。高濃度カソード層18は、例えば7個設けられており、方向Xに沿って配列されている。低濃度カソード層17は、例えば6個設けられており、隣接する高濃度カソード層18の間に配置されている。
図6に示すように、低濃度カソード層17と高濃度カソード層18は、第1電極21とバッファ層12の間に設けられている。
半導体装置101は、例えば、電源装置とモータ等の負荷との間に接続される。電源装置により、半導体装置101に第1電極21が正極となり第2電極22が負極となるような電圧が印加されているときに、第3電極23に閾値以上の電位が印加されると、IGBT領域R1に形成されたIGBTがオン状態となり、第1電極21から正孔が注入され、第2電極22から電子が注入されて、第1電極21から第2電極22にコレクタ電流が流れる。
例えば、n-形の半導体からなる半導体部分10を用意し、半導体部分10の例えば下面10A側から、バッファ層12を形成する部分にn形の不純物をイオン注入し、バッファ層12を形成する。
次に、半導体部分10の下面10A側から、高濃度カソード層18を形成する部分にn形の不純物を例えばリソグラフィを用いてイオン注入し、高濃度カソード層18を形成する。カソード層16において高濃度カソード層18が形成されていない部分は、低濃度カソード層17である。
本実施形態に係る半導体装置101によれば、カソード層16が低濃度カソード層17と高濃度カソード層18を有し、IGBT領域R1に隣接する第1周辺領域R21と第2周辺領域R22における低濃度カソード層の面積率を、中央領域R23における低濃度カソード層の面積率より低くしている。これにより、半導体装置101は、逆回復動作時スイッチング損失を低減でき、かつ、スナップバックの発生を抑止できる。
これらに対し、本実施形態によれば、ライフタイム制御をおこなわず、スナップバックを抑止したまま、キャリアの注入量を低減化でき、低損失化が可能である。
本変形例におけるカソード層16aは、幅が略同一であり、方向Xにおける配列密度が異なる複数の高濃度カソード層18を有する。
図7は、本変形例におけるカソード層を示した拡大底面図である。図7においては、第1電極21が省略されている。
本変形例におけるカソード層16bは、幅が略同一であって、方向Xにおける配列密度が異なる複数の低濃度カソード層17を有する。
図8は、本変形例におけるカソード層を示した拡大底面図である。図8においては、第1電極21が省略されている。
本変形例におけるカソード層16cは、高濃度カソード層18と低濃度カソード層17の幅は連続的に変化している。
図9は、本変形例におけるカソード層を示した拡大底面図である。図9においては、第1電極21が省略されている。
本実施形態におけるカソード層16dは、方向Yにおいて分離して設けられた複数の部分低濃度カソード層17pと、低濃度カソード層17から部分的に中央側または端側に向かって延びた側部17tと、方向Yにおいて分離して設けられた複数の部分高濃度カソード層18pと、高濃度カソード層18から部分的に中央側または端側に向かって延びた側部18tを更に有する。
本実施形態における第1周辺領域R21には、2つの第1高濃度カソード層181と、端縁高濃度カソード層18eから中央側に向かって延びた複数の側部18tと、1つの第1低濃度カソード層171と、複数の部分低濃度カソード層17pが設けられている。
本実施形態によれば、第1実施形態と同様に、逆回復動作時スイッチング損失を低減でき、かつ、スナップバックの発生を抑止できる。
本実施形態における上記以外の構成、動作及び効果は、第1実施形態と同様である。
本変形例におけるカソード層16eは、方向Yに沿って配列パターンP1が複数形成されている。
図11は、本変形例におけるカソード層の配列パターンを示す拡大底面図である。図11においては、第1電極21を省略している。
本実施形態における上記以外の構成、動作及び効果は、第1実施形態と同様である。
10A:下面
11:コレクタ層
12:バッファ層
13:ドリフト層
14:p形層
14d:アノード層
14i:ベース層
15:エミッタ層
16、16a、16b、16c、16d、16e:カソード層
17:低濃度カソード層
17m、17n:境界低濃度カソード層
17p:部分低濃度カソード層
17t、18t:側部
18:高濃度カソード層
18e:端縁高濃度カソード層
18p:部分高濃度カソード層
21:第1電極
22:第2電極
23:第3電極
23p:ゲートパッド
31:ゲート絶縁膜
32:絶縁膜
61:ベースコンタクト
62:アノードコンタクト
70:終端絶縁膜
101:半導体装置
171:第1低濃度カソード層
172:第2低濃度カソード層
173:中央低濃度カソード層
181:第1高濃度カソード層
182:第2高濃度カソード層
183:中央高濃度カソード層
A、D:領域
P1:配列パターン
R1:IGBT領域
R2:ダイオード領域
R21:第1周辺領域
R22:第2周辺領域
R23:中央領域
X、Y、Z:方向
Claims (10)
- 複数のIGBT領域と複数のダイオード領域が第1方向に沿って交互に設定された半導体装置であって、
第1電極と、
前記第1電極上に設けられた半導体部分であって、
前記IGBT領域に設けられ、前記第1電極に接した第1導電形のコレクタ層と、
前記ダイオード領域に設けられ、前記第1電極に接した第2導電形の低濃度カソード層と、
前記ダイオード領域に設けられ、前記第1電極に接し、第2導電形であり、不純物濃度が前記低濃度カソード層の不純物濃度よりも高い高濃度カソード層と、
前記コレクタ層上、前記低濃度カソード層上及び前記高濃度カソード層上に設けられた第2導電形のドリフト層と、
前記ダイオード領域において、前記ドリフト層上に部分的に複数設けられた第1導電形のアノード層と、
前記IGBT領域において、前記ドリフト層上に部分的に複数設けられた第1導電形のベース層と、
前記IGBT領域において前記ベース層上に設けられた第2導電形のエミッタ層と、
を有し、
前記半導体部分の下面における前記ダイオード領域を前記第1方向に沿って第1周辺領域、中央領域及び第2周辺領域に三等分したときに、前記中央領域における前記低濃度カソード層の面積率が、前記第1周辺領域及び前記第2周辺領域における前記低濃度カソード層の面積率よりも高い前記半導体部分と、
前記IGBT領域と前記ダイオード領域において前記半導体部分上に設けられ、前記アノード層及び前記エミッタ層に接続された第2電極と、
前記IGBT領域に設けられ、前記エミッタ層、前記ベース層及び前記ドリフト層に対向した第3電極と、
前記半導体部分と前記第3電極との間に設けられた絶縁膜と、
を備えた半導体装置。 - 前記ダイオード領域における前記半導体部分の下面において、
複数の前記高濃度カソード層は、前記第1方向に沿って離隔して配置され、間隙に前記低濃度カソード層が介在した請求項1に記載の半導体装置。 - 複数の前記低濃度カソード層と前記複数の高濃度カソード層は、前記第1方向に交差した第2方向に延びる請求項2に記載の半導体装置。
- 前記中央領域における前記低濃度カソード層の前記第1方向の長さは、前記第1周辺領域における前記低濃度カソード層の前記第1方向の長さより大きい請求項1~3のいずれか1つに記載の半導体装置。
- 前記第1周辺領域における前記高濃度カソード層の前記第1方向の長さは、前記中央領域における前記高濃度カソード層の前記第1方向の長さより大きい請求項1~4のいずれか1つに記載の半導体装置。
- 前記第1周辺領域の前記第1方向における端側に配置された前記高濃度カソード層は、前記コレクタ層に接した端縁高濃度カソード層である請求項1~5のいずれか1つに記載の半導体装置。
- 前記中央領域における前記低濃度カソード層の前記第1方向の長さは、前記端縁高濃度カソード層の前記第1方向の長さより大きい請求項6に記載の半導体装置。
- 前記半導体部分は、前記コレクタ層、前記低濃度カソード層及び前記高濃度カソード層と、前記ドリフト層との間に設けられた第2導電形のバッファ層を更に有し、
前記バッファ層の不純物濃度は、前記ドリフト層の不純物濃度より高い請求項1~7のいずれか1つに記載の半導体装置。 - 前記高濃度カソード層は、前記第1方向に交差した方向に離隔した複数の部分高濃度カソード層を有し、
前記低濃度カソード層の一部が、隣接した前記部分高濃度カソード層の間に設けられた請求項1~8のいずれか1つに記載の半導体装置。 - 前記低濃度カソード層は、前記第1方向に交差した方向に離隔した複数の部分低濃度カソード層を有し、
前記高濃度カソード層の一部が、隣接した前記部分低濃度カソード層の間に設けられた請求項1~8のいずれか1つに記載の半導体装置。
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