JP2020004824A - 半導体装置、半導体装置の製造方法 - Google Patents

半導体装置、半導体装置の製造方法 Download PDF

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Abstract

【課題】本発明は、トランジスタ領域とダイオード領域が同一基板に形成された半導体装置において、ダイオードのリカバリ動作時に良好な耐性を有する半導体装置を提供することを目的とする。【解決手段】第１導電型のドリフト層を有する半導体基板に隣接して形成されたトランジスタ領域とダイオード領域を備え、該トランジスタ領域は、該ドリフト層の上に第２導電型のベース層及び拡散層、第１導電型のエミッタ層並びにゲート電極を有し、該ドリフト層の下側に第２導電型のコレクタ層を有し、該ダイオード領域は、該ドリフト層の上に第２導電型のアノード層を有し、該ドリフト層の下側に第１導電型のカソード層を有し、該カソード層は、該トランジスタ領域に近づくほど該半導体基板の下面からの深さが浅くなり、かつ第１導電型不純物濃度が小さくなる。【選択図】図１

Description

本発明は、半導体装置と半導体装置の製造方法に関する。
家電製品、電気自動車又は鉄道など幅広い分野で用いられるインバータ装置の多くは、誘導モータなどの誘導性負荷を駆動する。インバータ装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などのスイッチング素子と還流ダイオード(以下、単に「ダイオード」と称する)などの電力用半導体装置を複数備える。インバータ装置は高効率かつ小電力であることが求められるため、電力用半導体装置の高性能化と低コスト化が市場から要求されている。
電力用半導体装置の高性能化と低コスト化のため、トレンチＭＯＳゲート構造、半導体基板の薄板化、逆導通型ＩＧＢＴ（RC-IGBT: Reverse Conducting IGBT）などが開発されている。ＲＣ−ＩＧＢＴとは、ＩＧＢＴとダイオードを同一半導体基板に内蔵して一体化したものである。ＲＣ−ＩＧＢＴにおいて良好な電気特性を得る方法の１つは、ＩＧＢＴとダイオードにそれぞれ最適な拡散層を形成することである。
特許文献１にはＲＣ−ＩＧＢＴが開示されている。特許文献１の半導体装置の裏面には、ダイオード領域において、ｎ＋型拡散層とｐ型拡散層が交互に複数形成されている。特許文献１はダイオード動作時に裏面側から供給される電子を全体的に抑制することでリカバリ特性を低減しつつ、リカバリ耐量の低下を抑制することを提案するものである。これは高周波動作には有効である。しかし、低周波動作時にｐ型拡散層の有効面積を減らして対応するとリカバリ耐量が低下する可能性がある。
特開２０１２−１２９５０４号公報
ＲＣ−ＩＧＢＴのトランジスタ領域には、一般的に、半導体基板、バリアメタル、タングステンプラグ及び表面電極の積層構造が設けられる。半導体基板の表面側には、ｐ＋型拡散層、ｐ型ベース層及びｎ＋型エミッタ層が設けられる。一方、ＲＣ−ＩＧＢＴのダイオード領域には半導体基板と表面電極が設けられる。ダイオード領域にはバリアメタルとタングステンプラグが形成されないため、不純物濃度の低いｐ−型アノード層を設けても、ｐ−型アノード層と表面電極との間にオーミック接触を形成することができる。
しかしながら、ダイオード領域に隣接するトランジスタ領域にはｐ型ベース層またはｐ＋型拡散層が形成される。そのため、ＲＣ−ＩＧＢＴがダイオード動作する際にこれらの層が大きな影響を及ぼす。特に、ダイオードがオンからオフに切り替わる際のリカバリ動作時に、ｐ−型アノード層よりも低抵抗であるｐ型ベース層又はｐ＋拡散層へホールキャリアが集中し、遮断電流が大きくなる問題がある。
本発明は、上述のような課題を解決するためになされたもので、トランジスタ領域とダイオード領域が同一基板に形成された半導体装置において、ダイオードのリカバリ動作時に良好な耐性を有する半導体装置とその半導体装置の製造方法を提供することを目的とする。
本願の発明に係る半導体装置は、第１導電型のドリフト層を有する半導体基板に形成されたトランジスタ領域と、該半導体基板に形成され該トランジスタ領域と隣接して形成されたダイオード領域と、を備え、該トランジスタ領域は、該ドリフト層の上に形成された第２導電型のベース層と、該ベース層の上に形成され該ベース層よりも第２導電型の不純物濃度が高い拡散層と、該ベース層の上に形成された第１導電型のエミッタ層と、該ベース層に絶縁膜を介して接するゲート電極と、該ドリフト層の下側に形成された第２導電型のコレクタ層とを有し、該ダイオード領域は、該ドリフト層の上に形成された第２導電型のアノード層と、該ドリフト層の下側に形成された第１導電型のカソード層とを有し、該カソード層は、該トランジスタ領域に接する隣接領域を有し、該隣接領域は該トランジスタ領域に近づくほど該半導体基板の下面からの深さが浅くなり、かつ第１導電型不純物濃度が小さくなることを特徴とする。
本願の発明に係る半導体装置の製造方法は、半導体基板の下面側にトランジスタ領域のコレクタ層を形成することと、該半導体基板の下面側に該トランジスタ領域に隣接するダイオード領域のカソード層を形成することと、を備え、該カソード層の形成では、該トランジスタ領域の下面の少なくとも一部を覆い、該ダイオード領域の下面のうち該トランジスタ領域に隣接する隣接領域では該トランジスタ領域に近づくほど開口密度が小さくなるレジストマスクを用いて該半導体基板の下面にイオン注入することを特徴とする。
本発明のその他の特徴は以下に明らかにする。
本発明によれば、カソード層の深さと不純物濃度を、トランジスタ領域に近づくほど小さくしたので、ダイオードのリカバリ動作時に良好な耐性を提供することができる。
実施の形態１に係る半導体装置の平面図である。 実施の形態１に係る半導体装置の底面図である。 図１のＡ−Ａ´線における断面図である。 図１のＢ−Ｂ´線における断面図である。 ダイオードのオン動作を説明する図である。 ダイオードのオフ動作を説明する図である。 レジストマスクの平面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の断面図である。
以下、添付の図面を参照しながら実施形態について説明する。図面は模式的に示されたものであるため、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確ではなく適宜変更され得る。また、以下の説明では、同じ又は対応する構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向を限定するものではない。また、半導体の導電型について、第１導電型をｎ型、第２導電型をｐ型として説明を行う。しかし、これらの導電型を反対にし、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、ｎ＋型はｎ型よりも不純物濃度が高く、ｎ−型はｎ型よりも不純物濃度が低いことを意味する。同様に、ｐ＋型はｐ型よりも不純物濃度が高く、ｐ−型はｐ型よりも不純物濃度が低いことを意味する。
実施の形態１．
図１は半導体装置１００の平面図である。半導体装置１００は例えばＲＣ−ＩＧＢＴである。図２は半導体装置１００の底面図である。図１、２において、半導体装置１００の表面構造と裏面構造は省略されている。図３は、図１のＡ−Ａ´線における断面図である。図１のＡ−Ａ´線は半導体装置１００のｐ＋型の拡散層５を通る線である。図４は、図１のＢ−Ｂ´線における断面図である。図１のＢ−Ｂ´線は半導体装置１００のｎ＋型のエミッタ層６を通る線である。図１−４には、トランジスタ領域１とダイオード領域２が同一基板に隣接して形成されたことが示されている。図１は図３、４の半導体基板３０の平面図であり、図２は図３、４の半導体基板３０の底面図である。半導体基板３０の材料は例えばシリコンである。
まず、トランジスタ領域１の構成を説明する。トランジスタ領域１には例えばＩＧＢＴが形成されている。図３、４に示されるとおり、トランジスタ領域１は、ｎ−型のドリフト層３、ｐ型のベース層４、ｐ＋型の拡散層５、ｎ＋型のエミッタ層６、ゲート絶縁膜８、ゲート電極９、バッファ層１４及びコレクタ層１５を有している。ベース層４はドリフト層３の上に形成されたｐ型の層である。拡散層５は、ベース層４の上に形成されベース層４よりもｐ型の不純物濃度が高い層である。エミッタ層６は、ベース層４の上に形成されたｎ型の層である。したがって、ベース層４の上には、ｐ＋型の拡散層５又はｎ＋型のエミッタ層６が選択的に形成される。具体的には、図１のＡ−Ａ´線における断面ではベース層４の上面に拡散層５が形成され、図１のＢ−Ｂ´線における断面ではベース層４の上面にエミッタ層６が形成される。図１には、ｎ＋型のエミッタ層６が、平面視においてｐ＋型の拡散層５を囲むことが図示されている。
ｐ＋型の拡散層５またはｎ＋型のエミッタ層６の上面からエミッタ層６及びベース層４を貫通してドリフト層３に達する複数のトレンチ７が形成されている。各トレンチ７の内部にゲート絶縁膜８を介してゲート電極９が埋め込まれている。ゲート電極９は、ゲート絶縁膜８を介してベース層４に対向している。言いかえれば、ゲート電極９はベース層４にゲート絶縁膜８を介して接している。コレクタ層１５は、ドリフト層３の下側にｎ型のバッファ層１４を介して形成されたｐ型の層である。トランジスタ領域１は、ｎ−型のドリフト層３を有する半導体基板３０に形成されたということができる。
半導体装置１００の表面構造は、トランジスタ領域１において、エミッタ電極として機能する上部電極１０、層間絶縁膜１１及びバリアメタル１３を備えている。層間絶縁膜１１はゲート電極９を覆っており、これによりゲート電極９と上部電極１０の絶縁が図られている。層間絶縁膜１１にはコンタクトホール１２が形成されており、コンタクトホール１２から拡散層５とエミッタ層６が露出する。
層間絶縁膜１１上とコンタクトホール１２の内部にはバリアメタル１３が形成される。コンタクトホール１２の中のバリアメタル１３は、拡散層５とエミッタ層６の上に形成されることで、拡散層５とエミッタ層６の上面に接触する。バリアメタル１３は例えばシリコンを材料とする半導体基板３０と接触することでシリサイド化し、拡散層５及びエミッタ層６との接触抵抗を低減する効果を有する。デザインルールの微細化を実現するため、バリアメタル１３の上にタングステンプラグを形成してもよい。コンタクトホール１２にタングステンプラグを用いる場合、バリアメタル１３は、上述した効果を得るために遷移金属、又は例えばチタン若しくは窒化チタンの多層構造を用いることができる。バリアメタル１３、又はバリアメタル１３とタングステンプラグの上には上部電極１０が形成される。上部電極１０は例えばアルミニウム合金である。上部電極１０は、バリアメタル１３を介して拡散層５及びエミッタ層６と接している。
トランジスタ領域１の裏面側には、ｎ型のバッファ層１４、ｐ型のコレクタ層１５及びコレクタ電極１６が設けられている。半導体装置１００は、ベース層４、拡散層５、ゲート絶縁膜８及びゲート電極９を有するトレンチＭＯＳゲート構造により高チャネル密度を実現し、ドリフト層３を薄くすることで低損失化を実現することができる。ドリフト層３を薄くすると、スイッチングオフ時にベース層４とドリフト層３のｐｎ接合からドリフト層３へ伸びる空乏層のストッパーが必要となるため、そのストッパーとしてドリフト層３よりも不純物濃度が高いｎ型のバッファ層１４が設けられる。但し、バッファ層１４の有無は製品用途によって決まり、製品用途によっては省略する場合がある。
トランジスタ領域１に形成されたＩＧＢＴのオン時には、ベース層４、エミッタ層６、ゲート絶縁膜８及びゲート電極９を有するｎチャネルＭＯＳＦＥＴがオンとなり、コレクタ層１５、バッファ層１４、ドリフト層３、ベース層４、エミッタ層６の経路で電流が流れる。ベース層４、エミッタ層６、ゲート絶縁膜８及びゲート電極９はトランジスタ構造、より具体的にはトレンチＭＯＳゲート構造である。トランジスタ領域１には複数のトレンチＭＯＳゲート構造が形成される。拡散層５は、ＩＧＢＴのオフ時に発生するキャリアを掃き出す効果と、上部電極１０とのコンタクト抵抗を下げる効果を有する。
次に、ダイオード領域２の構成を説明する。図３、４に示されるとおり、半導体基板３０にはダイオード領域２が形成されている。ダイオード領域２は、ｎ−型のドリフト層３、ダミーゲート電極１８、ｐ−型のアノード層１９、ｎ型のバッファ層１４及びｎ＋型のカソード層２０を備えている。ドリフト層３は、トランジスタ領域１とダイオード領域２で共通である。ダイオード領域２において、ドリフト層３の上面にはｐ−型のアノード層１９が形成される。アノード層１９の上面からアノード層１９を貫通してドリフト層３に達する複数のトレンチ７が形成されている。各トレンチ７の内部にはダミーゲート絶縁膜１７を介してダミーゲート電極１８が埋め込まれている。
ダイオード領域２には表面構造として上部電極１０が設けられている。上部電極１０は、トランジスタ領域１とダイオード領域２で共通であり、例えばアルミニウム合金などとすることができる。トランジスタ領域１とダイオード領域２で上部電極１０を共用することにより、半導体装置１００のアセンブリプロセスにおいて、ワイヤボンディング又は半田濡れ性といった条件をトランジスタ領域１とダイオード領域２で同一にすることができる。ｐ−型のアノード層１９はｐ型不純物濃度が低いため、良好なダイオード特性を得ることが可能である。しかし、ｐ−型のアノード層１９をバリアメタル１３と接触させると、ショットキー接合となりコンタクト抵抗が大きくなる。従って、ダイオード領域２にはバリアメタル１３が設けられない。上部電極１０は、トランジスタ領域１ではバリアメタル１３に直接接し、ダイオード領域２ではアノード層１９に直接接する。
ダイオード領域２には、裏面側の構造として、ｎ型のバッファ層１４、ｎ＋型のカソード層２０及びコレクタ電極１６が形成されている。バッファ層１４とコレクタ電極１６は、トランジスタ領域１とダイオード領域２で共通である。カソード層２０はドリフト層３の下側にバッファ層１４を介して形成されたｎ＋型の層である。
図３、４には、カソード層２０が隣接領域２０Ａと非隣接領域２０Ｂを備えたことが示されている。隣接領域２０Ａはトランジスタ領域１に接している。非隣接領域２０Ｂは、隣接領域２０Ａに接しトランジスタ領域１と接しない。隣接領域２０Ａは、深さと不純物濃度の勾配を設けた領域である。具体的には、隣接領域２０Ａはトランジスタ領域１に近づくほど半導体基板３０の下面３０Ｂからの深さが浅くなり、かつｎ型不純物濃度が小さくなる領域である。言いかえれば、隣接領域２０Ａは、トランジスタ領域１に近づく方向、すなわち図３の紙面の右左方向に深さと不純物濃度の勾配を有している。その結果、例えば、図３に示すとおり隣接領域２０Ａの上面は傾斜する。
このようにトランジスタ領域１に近づくほど深さと濃度が小さくなる隣接領域２０Ａを設けることで、ｎ＋型のカソード層２０からドリフト層３に供給される電子はトランジスタ領域１に近づくにつれ抑制される。そのため、トランジスタ領域１とダイオード領域２の境界部付近のダイオード動作を完全に遮断せず、電気特性の悪化を最小限に抑えることができる。
図３、４には、隣接領域２０Ａの上に形成されたｐ型層１５Ａが示されている。ｐ型層１５Ａは隣接領域２０Ａとバッファ層１４の間に設けられている。半導体装置１００の製造過程にて、ｐ型のコレクタ層１５を半導体基板３０の下面全面に形成し、その後、カソード層２０を形成することができる。その場合、ｐ型層１５Ａはコレクタ層１５と同一プロセスで形成されるので、ｐ型層１５Ａのｐ型不純物濃度はコレクタ層１５のｐ型不純物濃度と同じまたは実質的に同じとなる。ｐ型層１５Ａを設けたことで、バッファ層１４は、コレクタ層１５の上面、ｐ型層１５Ａの上面及びカソード層２０の上面に接する。
非隣接領域２０Ｂは、図３に示す通り隣接領域２０Ａと接しトランジスタ領域１からは一定距離だけ離れた領域である。非隣接領域２０Ｂは、半導体基板３０の下面３０Ｂからの深さが一定となる領域である。また、非隣接領域２０Ｂにおける不純物濃度は均一又は実質的に均一である。非隣接領域２０Ｂは、カソード層２０の深さと不純物濃度に勾配を設ける隣接領域２０Ａによるトランジスタ性能の低下を抑制する。トランジスタ領域１と非隣接領域２０Ｂの距離２３をどの程度とするかは、半導体装置１００の製品用途、ドリフト層３の厚み、又はアノード層１９の濃度など、様々な要素に応じて設定される。
図５は、ダイオード領域２に形成されたダイオードのオン動作を説明する図である。上部電極１０とコレクタ電極１６の間に正の電圧が印加されると、ｐ−型のアノード層１９からドリフト層３へホールキャリア２１が注入され、ｎ＋型のカソード層２０からドリフト層３へ電子キャリア２２が注入される。そして、印加電圧が降下電圧以上になるとダイオードはオン状態になる。ダイオードがオン状態になると、上部電極１０、ｐ−型のアノード層１９、ｎ−型のドリフト層３、ｎ＋型のカソード層２０、コレクタ電極１６の経路で電流が流れる。
図６は、ダイオードのオフ動作を説明する図である。一般的に、ダイオードはオンからオフに切り替わる際にリカバリ動作を行う。リカバリ動作とは、一時的にダイオードの負側に電流が流れた後、オフ状態に戻る動作のことである。リカバリ動作が生じる期間を逆回復時間と呼ぶ。さらに、逆回復時間中に発生する負電流のピーク値をリカバリ電流、発生する損失をリカバリ損失と呼ぶ。ダイオード単体の素子では、逆回復時間に入ると、ホールキャリアはｐ−型アノード層へ、電子キャリアはｎ＋型カソード層へ流れる。しかしながら、半導体装置１００はトランジスタ領域１にｐ＋型の拡散層５およびｐ型のベース層４を備えており、これらの層はｐ−型のアノード層１９よりも低抵抗である。従って、図６に示すように、リカバリ動作時にホールキャリア２１がトランジスタ領域１に流れこみ、ダイオード領域２とトランジスタ領域１の境界部で電流集中が起こり得る。しかしながら、上述の隣接領域２０Ａを設けることで、カソード層２０からドリフト層３へ供給される電子量は、トランジスタ領域１とダイオード領域２の境界に近づくにつれ抑制される。そして、トランジスタ領域１からドリフト層３へ供給されるホールキャリアも抑制される。そのため、オフ動作時にドリフト層３に溜まったホールキャリア２１の排出がｐ＋型の拡散層５およびｐ型のベース層４に集中せず、良好なリカバリ耐量を得ることができる。
このようなリカバリ耐量の改善は、ダイオードのオン動作時にトランジスタとして有効な面積を変えることなく実現される。また、実施の形態１の半導体装置１００は、上部電極１０とｐ＋型の拡散層５との間、および上部電極１０とｎ＋型のエミッタ層６との間に形成されたバリアメタル１３を備える。そして、ｐ−型のアノード層１９は上部電極１０と直接接触する。このように、ダイオード領域２にバリアメタル１３が形成されないため、ｐ−型のアノード層１９の不純物濃度を下げることができ、リカバリ特性を改善することができる。
さらに、トランジスタ領域１とダイオード領域２で上部電極１０を共用するため、ＲＣ−ＩＧＢＴを用いたアセンブリプロセスにおいて、ワイヤボンディングまたは半田濡れ性といった条件をトランジスタ領域１とダイオード領域２で同一にすることができる。また、上部電極１０でコンタクトホール１２を埋め、上部電極１０をＭＯＳゲート構造の半導体層と接触させることにより、タングステンプラグなどの高価なコンタクトプラグの使用を回避できる。これはＲＣ−ＩＧＢＴの製造コストを低下させる。
半導体装置１００の製造方法について説明する。まず、トランジスタ領域１とダイオード領域２において、ｎ−型のドリフト層３の下面にｎ型のバッファ層１４を形成する。さらに、半導体基板３０の下面側にｐ型のコレクタ層を全面形成する。形成されたコレクタ層の一部がトランジスタ領域１のコレクタ層１５と、ダイオード領域２のｐ型層１５Ａになる。
次いで、ダイオード領域２においてｎ型のバッファ層１４の下にｎ＋型のカソード層２０を形成する。つまり、半導体基板３０の下面側にｎ＋型のカソード層２０を形成する。図７は、カソード層２０の形成に用いるレジストマスク５０の例を示す平面図である。レジストマスク５０は、トランジスタ領域１の全面を覆うが、ダイオード領域２においては開口５０ａ、５０ｂを有する。開口５０ａはドットパターンである。開口５０ａは複数形成されている。開口５０ａの密度は、非隣接領域２０Ｂからトランジスタ領域１に近づくほど小さくなる。言いかえれば、トランジスタ領域１に近い部分での開口５０ａの密度は、トランジスタ領域１から遠い部分での開口５０ａの密度より小さい。開口５０ｂは全面開口された部分である。開口５０ｂにより、レジストマスク５０は、半導体基板３０の下面３０Ｂの非隣接領域２０Ｂを形成する部分を露出させる。
開口５０ａを通って隣接領域２０Ａの不純物が注入され、開口５０ｂを通って非隣接領域２０Ｂの不純物が注入される。ドットパターンの開口５０ａがイオン注入密度の制御を可能とする。不純物注入後にアニール処理を行うことで、隣接領域２０Ａと非隣接領域２０Ｂを有するカソード層２０が形成される。
図７には、レジストマスク５０の開口５０ａ、５０ｂの一例を示しているが、開口のサイズ、ドットパターンの形状及び密度はこれに限定されない。トランジスタ領域１の下面の少なくとも一部を覆い、ダイオード領域２の下面のうち隣接領域２０Ａを形成する部分ではトランジスタ領域１に近づくほど開口密度が小さくなる様々な開口パターンを採用し得る。なお、レジストマスク５０でトランジスタ領域１の裏面全体を覆ってもよいし、レジストマスクでトランジスタ領域１の裏面の一部を露出させトランジスタ領域１の一部にイオン注入してもよい。
トランジスタ領域１に近づくほど開口密度が小さくなるレジストマスクを用いることで、１回のイオン注入で上述のカソード層２０を形成することができる。また、ｎ＋型のカソード層２０の不純物濃度が下がると拡散深さが浅くなるため、ダイオード領域２にｐ型層１５Ａが残る。
ｎ＋型のカソード層２０の深さおよび不純物濃度に勾配を持たせるために、複数回のフォトリソグラフィ工程とイオン注入工程を行い、イオン注入工程における注入エネルギーおよびドーズ量を制御することが考えられる。しかし、このような方法ではウエハプロセスの処理工程が増えるためコストが増加してしまう。
実施の形態２．
図８、９は、実施の形態２に係る半導体装置１０１の断面図である。ｐ＋型の拡散層５を含む断面図が図８であり、エミッタ層６を含む断面図が図９である。実施の形態２の半導体装置１０１は、ドリフト層３とベース層４の間に、ドリフト層３よりもｎ型の不純物濃度が高いｎ型のキャリアストア層２４を備えている。つまり、トランジスタ領域１においてｐ型のベース層４の下面側にｎ型のキャリアストア層２４が設けられている。キャリアストア層２４を設けることによる第１の効果は、ｐ＋型の拡散層５およびｐ型のベース層４からドリフト層３に提供されるホールキャリアを抑制できることである。キャリアストア層２４を設けることによる第２の効果は、トランジスタの導通時にｐ型のベース層４とｎ−型のドリフト層３のオン抵抗を下げ、オン電圧を下げ、定常損失を小さくできることである。
１ トランジスタ領域、 ２ ダイオード領域、 ３ ドリフト層、 ４ ベース層、 ５ 拡散層、 ６ エミッタ層、 １４ バッファ層、 １５ コレクタ層、 １５Ａ ｐ型層、 ２０ カソード層、 ２０Ａ 隣接領域、 ２０Ｂ 非隣接領域、 ５０ レジストマスク、 ５０ａ，５０ｂ 開口、 １００，１０１ 半導体装置

Claims (9)

  1. 第１導電型のドリフト層を有する半導体基板に形成されたトランジスタ領域と、
    前記半導体基板に前記トランジスタ領域と隣接して形成されたダイオード領域と、を備え、
    前記トランジスタ領域は、前記ドリフト層の上に形成された第２導電型のベース層と、前記ベース層の上に形成され前記ベース層よりも第２導電型の不純物濃度が高い拡散層と、前記ベース層の上に形成された第１導電型のエミッタ層と、前記ベース層に絶縁膜を介して接するゲート電極と、前記ドリフト層の下側に形成された第２導電型のコレクタ層とを有し、
    前記ダイオード領域は、前記ドリフト層の上に形成された第２導電型のアノード層と、前記ドリフト層の下側に形成された第１導電型のカソード層とを有し、
    前記カソード層は、前記トランジスタ領域に接する隣接領域を有し、前記隣接領域は前記トランジスタ領域に近づくほど前記半導体基板の下面からの深さが浅くなり、かつ第１導電型不純物濃度が小さくなることを特徴とする半導体装置。
  2. 前記カソード層は、前記隣接領域に接し、前記半導体基板の下面からの深さが一定である非隣接領域を備えたことを特徴とする請求項１に記載の半導体装置。
  3. 前記隣接領域の上面は傾斜したことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記隣接領域の上に、前記コレクタ層と同じ不純物濃度のｐ型層を備えたことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記コレクタ層の上面、前記ｐ型層の上面及び前記カソード層の上面に接する第１導電型のバッファ層を備えたことを特徴とする請求項４に記載の半導体装置。
  6. 前記拡散層と前記エミッタ層の上に形成されたバリアメタルと、
    前記バリアメタル及び前記アノード層に直接接する上部電極と、を備えたことを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記ドリフト層と前記ベース層の間に、前記ドリフト層よりも第１導電型の不純物濃度が高い第１導電型のキャリアストア層を備えたことを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
  8. 半導体基板の下面側にトランジスタ領域のコレクタ層を形成することと、
    前記半導体基板の下面側に前記トランジスタ領域に隣接するダイオード領域のカソード層を形成することと、を備え、
    前記カソード層の形成では、前記トランジスタ領域の下面の少なくとも一部を覆い、前記ダイオード領域の下面のうち前記トランジスタ領域に隣接する隣接領域では前記トランジスタ領域に近づくほど開口密度が小さくなるレジストマスクを用いて前記半導体基板の下面にイオン注入することを特徴とする半導体装置の製造方法。
  9. 前記レジストマスクは、前記半導体基板の下面の前記隣接領域に接する領域である非隣接領域を露出させることを特徴とする請求項８に記載の半導体装置の製造方法。
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