CN116759445B - 低压降二极管及其制造方法 - Google Patents

低压降二极管及其制造方法 Download PDF

Info

Publication number
CN116759445B
CN116759445B CN202311051317.3A CN202311051317A CN116759445B CN 116759445 B CN116759445 B CN 116759445B CN 202311051317 A CN202311051317 A CN 202311051317A CN 116759445 B CN116759445 B CN 116759445B
Authority
CN
China
Prior art keywords
type
drift region
region
type drift
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202311051317.3A
Other languages
English (en)
Other versions
CN116759445A (zh
Inventor
张超
黎重林
庄翔
胡潘婷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiejie Semiconductor Co ltd
Original Assignee
Jiejie Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiejie Semiconductor Co ltd filed Critical Jiejie Semiconductor Co ltd
Priority to CN202311051317.3A priority Critical patent/CN116759445B/zh
Publication of CN116759445A publication Critical patent/CN116759445A/zh
Application granted granted Critical
Publication of CN116759445B publication Critical patent/CN116759445B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609Diodes
    • H01L29/66136PN junction diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/8613Mesa PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明的实施方式提供了一种低压降二极管及其制造方法,属于半导体技术领域,在N+型掺杂类型的衬底上,光刻出注入孔内疏外密且内小外大的注入图形,并注入第二设定浓度的掺杂离子,进行去胶和清洗,在去胶和清洗结束后,外延生长N型漂移区,随后进行高温扩散,以使注入的掺杂离子在N型漂移区的底部四周形成N型补偿区,并在N型漂移区上形成主结和场限环,以制造出低压降二极管,使二极管的N型漂移区的底部四周存在越靠近边缘浓度越高的N型补偿区,从而使主结的耗尽层刚好截止在N型补偿区边界,不影响击穿电压,并提高N型漂移区四周及场限环下方的载流子浓度,以降低N型漂移区的电阻,进而极大地减小二极管的导通压降。

Description

低压降二极管及其制造方法
技术领域
本发明涉及半导体技术领域,具体而言,涉及一种低压降二极管及其制造方法。
背景技术
二极管作为基础功率器件,有着广泛的应用。如交流到直流变换,都要用到二极管。二极管的功率损耗直接影响着电路的电能转换效率。二极管作为开关器件,其功率损耗主要来自于导通损耗、关断损耗和开关过程损耗。功率损耗中导通损耗占比最高,二极管的导通损耗P=Vf·If,因此,降低二极管导通时的压降至关重要。二极管的耐压越高,导通压降越大,导通损耗也越大。
目前,常规二极管的结构如图1所示,其主要由主结、场限环、漂移区和场截止区构成。由高浓度N+构成场截止区,再通过外延方式形成N-漂移区,然后在漂移区内通过光刻和扩散等方式形成主结和场限环。对于高压应用,二极管需要较高的击穿电压,而其耐压主要由漂移区提供,因此需要漂移区电阻率较高,且具有一定的厚度,如1200V的二极管,其漂移区电阻率典型值为70-80Ωcm,厚度为90-100um。这导致二极管具有较大的导通压降,即较大的导通损耗。
发明内容
本发明的目的包括,提供了一种低压降二极管及其制造方法,其能够目前的二极管所存在的导通压降大(即导通损耗大)的问题。
本发明的实施方式可以这样实现:
第一方面,本发明实施方式提供一种低压降二极管的制造方法,所述方法包括:
在第一设定浓度的N+型掺杂类型的衬底上,光刻出注入图形;其中,所述注入图形包括多个沿后续生成的N型漂移区周向开设的注入区,每个所述注入区包括多个注入孔,按照从所述N型漂移区边缘到所述N型漂移区中心的顺序,多个所述注入区的注入孔的密集度和孔径减小;
基于所述注入图形,往多个所述注入孔注入第二设定浓度的掺杂离子;
在所述掺杂离子注入结束后,进行去胶和清洗;
在去胶和清洗结束后,以外延的方式,生长N型漂移区;
在所述N型漂移区的底部四周形成N型补偿区;其中,所述N型补偿区的浓度大于所述N型漂移区的浓度,所述N型补偿区位于所述衬底上;
在所述N型漂移区上形成主结和场限环,以制造出低压降二极管;其中,所述N型补偿区越靠近边缘浓度越高,使主结的耗尽层刚好截止在所述N型补偿区的边界,所述边缘为远离所述衬底中心的区域。
进一步的,所述第一设定浓度大于所述N型漂移区的浓度,且所述第二设定浓度等于所述第一设定浓度。
进一步的,所述掺杂离子为磷离子。
进一步的,所述预设温度的范围为1230±30℃。
进一步的,所述预设时长为20±5h。
进一步的,所述掺杂离子的注入剂量为,注入能量为/>
进一步的,所述衬底的电阻率为
进一步的,所述N型漂移区的厚度为
进一步的,所述N型漂移区的外延电阻率为
进一步的,所述主结和所述场限环的掺杂类型为P型掺杂。
第二方面,本发明实施方式提供一种低压降二极管,采用如第一方面所述的低压降二极管的制造方法制造得到,所述低压降二极管包括N+型衬底、N型漂移区、N型补偿区、主结和场限环;
所述N型漂移区位于所述N+型衬底上;
所述N型补偿区位于所述N+型衬底上,所述N型补偿区位于所述N型漂移区的底部四周,且所述N型补偿区的掺杂离子的浓度沿远离所述N型漂移区的方向增高;
所述主结和所述场限环均位于所述N型漂移区上。
本发明实施方式提供的低压降二极管及其制造方法,在一定设定浓度的N+型掺杂类型的衬底上,光刻出注入孔内疏外密且内小外大的注入图形,并在注入图形的注入区注入第二设定浓度的掺杂离子,在掺杂离子注入结束后,进行去胶和清洗,在去胶和清洗结束后,外延生长N型漂移区,进而以预设温度加热预设时长来进行高温扩散,以使注入的掺杂离子在N型漂移区的底部四周形成N型补偿区,在N型漂移区上形成主结和场限环,得到低压降二极管,二极管的N型漂移区的底部四周的N型补偿区越靠近边缘浓度越高,从而能够使主结的耗尽层刚好截止在N型补偿区边界,不影响击穿电压,N型补偿层的引入,提高了N型漂移区四周尤其是场限环下方的载流子浓度,从而能够降低N型漂移区的电阻,进而能够极大地减小二极管的导通压降。
附图说明
为了更清楚地说明本发明实施方式的技术方案,下面将对实施方式中所需要使用的附图作简单地介绍,应当理解,以下附图仅示出了本发明的某些实施方式,因此不应被看作是对范围的限定,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他相关的附图。
图1为目前的常规二极管的横截面的结构示意图。
图2为本发明实施方式提供的低压降二极管的横截面的结构示意图。
图3为本发明实施方式提供的低压降二极管的制造方法的流程示意图之一。
图4为本发明实施方式提供的注入图形或光刻版的表面结构示意图。
图5为本发明实施例提供的掩膜版的形状示意图。
图标:100-低压降二极管;10-衬底;20-N型补偿区;30-N型漂移区;40-主结;50-场限环;60-光刻版;61-注入孔。
具体实施方式
为使本发明实施方式的目的、技术方案和优点更加清楚,下面将结合本发明实施方式中的附图,对本发明实施方式中的技术方案进行清楚、完整地描述,显然,所描述的实施方式是本发明一部分实施方式,而不是全部的实施方式。通常在此处附图中描述和示出的本发明实施方式的组件可以以各种不同的配置来布置和设计。
因此,以下对在附图中提供的本发明的实施方式的详细描述并非旨在限制要求保护的本发明的范围,而是仅仅表示本发明的选定实施方式。基于本发明中的实施方式,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式,都属于本发明保护的范围。
应注意到:相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中,需要说明的是,若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,或者是该发明产品使用时惯常摆放的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。
此外,若出现术语“第一”、“第二”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
需要说明的是,在不冲突的情况下,本发明的实施方式中的特征可以相互结合。
目前的二极管,在提供高耐压的同时无法进一步降低二极管压降。如图1所示的二极管,在承受耐压时,其耗尽层在主结处最宽,延场限环逐步变窄。这是由于高压首先加在主结上,然后逐个场限环分担电压,直至到最后一个场限环后耗尽层截止。保证高耐压低导通压降的最佳实现方式是主结处的漂移区刚好完全耗尽,但由于场限环下耗尽区窄,仍存在高电阻率的漂移区,而这部分对耐压没有贡献,但会产生较大的导通压降。
基于上述考虑,本发明实施方式提供一种低压降二极管及其制造方法,其能够提供导通压降小(即导通损耗小)的二极管。
在一种可能的实施方式中,提供了一种低压降二极管100,该低压降二极管100为采用低压降二极管的制造方法制造而得到。
参照图2,低压降二极管100可以包括N+型衬底10、N型漂移区30、N型补偿区20、主结40和场限环50。
N型漂移区30位于N+型衬底10上,N型补偿区20位于N+型衬底10上,N型补偿区20位于N型漂移区30的底部四周,且N型补偿区20的掺杂离子的浓度沿远离N型漂移区30的方向增高。主结40和场限环50均位于N型漂移区30上,且场限环50包围主结40。
进一步的,主结40和场限环50的掺杂类型均可以为P型掺杂。
在本实施方式中,N型补偿区20的掺杂离子浓度高于N型漂移区30的浓度,等于或接近于衬底10的离子浓度,且掺杂离子和衬底10的离子为同类项杂质。
进一步的,N型补偿区20从主结40下开始延伸到芯片边缘,越靠近边缘掺杂离子的浓度越高。N型漂移区30的设定厚度可以为,并且N型漂移区30的外延电阻率可以为/>
进一步的,衬底10的电阻率可以为
上述低压降二极管100中,在漂移区的四周存在N型补偿区20,且N型补偿区20越靠近边缘浓度越高,从而能够使主结40的耗尽层刚好截止在N型补偿区20边界,不影响击穿电压。并且N型补偿层的引入,提高了N型漂移区30四周尤其是场限环50下方的载流子浓度,从而能够降低N型漂移区30的电阻,进而能够极大地减小二极管的导通压降。
在本实施方式中,还提供了一种低压降二极管的制造方法,采用该低压降二极管的制造方法可以制造出上文中提供的低压降二极管。
参照图3,低压降二极管的制造方法可以包括以下步骤。
S10,在第一设定浓度的N+型掺杂类型的衬底上,光刻出注入图形。
在本实施方式中,注入图形包括多个沿N型漂移区周向开设的注入区,每个注入区包括多个注入孔,按照从N型漂移区边缘到N型漂移区中心的顺序,多个注入区的注入孔的密集度和孔径减小,即越靠近边缘,注入孔的密度越大,且注入孔的孔径也越大。注入图形中的注入孔内疏外密且内小外大。
S12,基于注入图形,往多个注入孔注入第二设定浓度的掺杂离子。
S14,在掺杂离子注入结束后,进行去胶和清洗。
S16,在去胶和清洗结束后,以外延的方式,生长N型漂移区。
S18,以预设温度加热预设时长,进行高温扩散,以使注入的掺杂离子在N型漂移区的底部四周形成N型补偿区。
S20,在N型漂移区上形成主结和场限环,以制造出低压降二极管。
在本实施方式中,衬底为第一设定浓度的N+型掺杂类型的场截止区。并且,N型补偿器、N型漂移区和衬底(即N型场截止区)的掺杂离子都可以是磷离子,主结和场限环所使用的掺杂离子均可以是硼离子。
应当理解的是,由于注入图形的各注入区中,越靠近边缘(即越远离衬底的中心处),注入孔的密度越大,注入孔的孔径也越大,即注入孔内疏外密且内小外大。因此,对于在注入区注入的掺杂离子,越靠近边缘浓度越大。因此,形成的N型补偿区也是越靠近边缘,掺杂离子的浓度越大。
制造二极管时,先在第一设定浓度的N+型掺杂类型的场截止区(即衬底)通过匀胶、曝光、显影等光刻工艺,在N+型衬底上形成注入孔内疏外密且内小外大的注入图像。
注入图形由光刻时所用的光刻版进行定义,光刻版可以根据需求进行特定设计,在本实施方式中,光刻版60的表面形状和注入图形的形状可以如图4所示,越靠近边缘,注入图形中的各注入区的注入孔61的密度越高、孔径越大,越靠近内部注入孔61越稀疏、孔径越小。
经过曝光后,形成如图3所示的注入图形,注入孔61处的胶被去掉,其他位置保留。从而可以选择注入区的注入孔61进行带胶注入,注入第二设定浓度的掺杂离子。由于注入图形的设置方式,在越靠近边缘的位置处,掺杂离子的浓度越高。其中,第二设定浓度可以根据参数需求进行调整,本实施方式中,不作限定。
需要说明的是,掺杂离子的总注入剂量和总注入能量为设定值。
在注入掺杂离子结束后,对当前的产品进行去胶和清洗,以去除光刻时所留有的胶等杂质。进而,在去胶和清洗后的产品上外延生长一定厚度的N性型漂移区。
在本实施方式中,N型漂移区为N-型漂移区,第一设定浓度为需求的高浓度,并且N型漂移区的浓度低于场截止区的第一浓度,在实际应用中,设定厚度、第一设定浓度和N型漂移区的浓度,可以根据参数需求进行调整。
生长出N型漂移区后,再以预设温度对当前的产品(即当前的整个中间产品)加热预设时长,以对注入的掺杂离子进行高温扩散,从而在高温扩散的作用下,注入的掺杂离子在N型漂移区的底部四周形成N型补偿区。
由于注入图形的结构,形成的N型补偿区的掺杂离子靠近边缘浓度越高,且高温扩散后形成的N型补偿区的形状有注入图形决定,可以是三角形、马鞍形或其他任意形状。
在形成N型补偿区后,可以通过光刻、离子注入、扩散等方式,在漂移区上形成主结和场限环,以制造出低压降二极管。
与传统的二极管相比,由上述步骤S10至S20制造出的低压降二极管在漂移区的底部四周存在N型补偿区,且N型补偿区越靠近边缘浓度越高,从而能够使主结的耗尽层刚好截止在N型补偿区边界,不影响击穿电压。并且N型补偿层的引入,提高了N型漂移区四周尤其是场限环下方的载流子浓度,从而能够降低N型漂移区的电阻,进而能够极大地减小二极管的导通压降。
进一步的,考虑到要使注入的掺杂离子在高温扩散后,能够在N型漂移区的底部四周形成N型补偿区,在本实施方式中,第一设定浓度大于N型漂移区的浓度,且第二设定浓度等于第一设定浓度。
由于第一设定浓度大于N型漂移区的浓度,N+型衬底的浓度与N型漂移区的浓度相等,因此,在高温扩散时,注入孔中的大部分掺杂离子会往浓度更低的N型漂移区扩散,从而能够在N型漂移区的四周形成N型补偿区。
在一种可能的实施方式中,为了实现二极管的PN结,主结和场限环的掺杂类型为P型掺杂,且场限环包围主结。
在本实施方式中,N型补偿区的掺杂离子浓度高于N型漂移区的掺杂离子浓度,等于或接近于衬底的掺杂离子浓度,且N型补偿区的掺杂离子和衬底的掺杂离子为同类项杂质。以及,N型补偿区从主结下开始延伸到芯片边缘,越靠近边缘掺杂离子的浓度越高。
进一步的,为了保证N型漂移区的性能,N型漂移区的厚度可以为,并且N型漂移区的外延电阻率可以为/>
在一种可能的实施方式中,为了在一定程度上保证主结的耗尽层能够刚好截止在N型补偿区,构成N型补偿区所使用的掺杂离子可以是磷离子,且磷离子的注入剂量可以为,注入能量可以为/>
进一步的,为了使高温扩散的效果更好,以提升N型补偿区的性能,高温扩散时的预设温度的范围可以为1230±30℃,预设时长可以为20±5h。以严格控制高温扩散的温度和时长,在一定程度上能够避免N型补偿区的掺杂离子的扩散不到位或扩散过度。
为了进一步降低导通电阻,以进一步降低导通电压,在一种可能的实施方式中,衬底的电阻率可以为
基于上述实施方式提供的低压降二极管的制造方法的构思,本发明还给出制造低压降二极管的以下实施例。
实施例一
步骤1:制备一个N+型掺杂类型且电阻率为0.005的硅衬底。
在本实施例中,硅衬底可以是掺磷的N+型衬底,即掺磷的N+场截止区。
步骤2:按照预制光刻版的特定图形,在N+型衬底上刻蚀出注入图形。
在本实施例中,步骤2的预制光刻版的特定图形可以如图4所示。
刻蚀过程包括匀胶、曝光、显影等工艺。更为详细的,在N+型衬底上布置一层金属层,在金属层上覆上一层光刻胶,进而使用特定的光波(可以是紫外线)穿过预制光刻版对光刻胶进行照射(曝光),此时,光刻胶上的被特定光波的照射图形为预制光刻版的特性图形。曝光完成后,再使用显影液对曝光区域进行溶解,就可以在N型漂移区外延层上刻蚀出注入图形。
N+型衬底上刻蚀出的注入图形中的注入孔内疏外密且内小外大。
步骤3:使用注入剂量为、注入能量为/>的磷离子,对N+型衬底的注入图形的所有注入孔进行注入。
步骤4:在磷离子注入结束后,对当前的产品进行去胶和清洗,以清除残胶。
步骤5:去胶和清洗结束后,在注入掺杂离子后的衬底上进行掺磷N型材料淀积,外延生长N型漂移区。
步骤6:采用1230℃的温度对步骤5后的整个产品进行加热,并持续20h,以使注入的磷离子在N型漂移区的底部四周扩散成N型补偿区。
在本实施例中,N型漂移区的磷离子浓度小于N型补偿区的磷离子浓度,N型补偿区的磷离子浓度等于衬底的磷离子浓度。
步骤7:基于预制掩膜版的场限环和主结图形,在外延后的N型漂移区外延层上刻蚀出场限环和主结的注入图形。
在本实施例中,步骤7的预制掩膜版的特定图形可以如图5所示。步骤的刻蚀过程(即光刻过程)与步骤2的刻蚀过程相同,在实施例中不再赘述。场限环和主结的注入图形可以包括场限环槽和主结槽。
步骤8:使用注入剂量为、注入能量为/>的硼离子,对N型漂移区外延层上的所有场限环槽和主结槽进行注入。
步骤9:在硼离子注入结束后,对N型漂移区外延层进行去胶和清洗,以清除场限环槽和主结槽上的残胶。
步骤10:采用1230℃的温度对N型漂移区(即步骤9后的整个产品)进行加热,并持续20h,以使注入的硼离子扩散成P型场限环和P型主结。
步骤S10结束后,即可得到低压降二极管。
实施例二
与实施例一相比,本实施例的不同点在于:步骤3中,使用注入剂量为、注入能量为/>的磷离子,对N+型衬底的注入图形的的所有注入孔进行注入。其他步骤均与实施例一相同,本实施例中不再赘述。
实施例三
与实施例一相比,本实施例的不同点在于:步骤3中,使用注入剂量为、注入能量为/>的磷离子,对N+型衬底的注入图形的的所有注入孔进行注入。其他步骤均与实施例一相同,本实施例中不再赘述。
实施例四
与实施例一相比,本实施例的不同点在于:
(1)步骤3中,使用注入剂量为、注入能量为/>的磷离子,对N+型衬底的注入图形的的所有注入孔进行注入。
(2)步骤6中,采用1200℃的温度对N型漂移区(即步骤5后的整个产品)进行加热,并持续20h,以使注入的磷离子扩散成N型补偿区。
其他步骤均与实施例一相同,本实施例中不再赘述。
实施例五
与实施例一相比,本实施例的不同点在于:
(1)步骤3中,使用注入剂量为、注入能量为/>的磷离子,对N型漂移区外延层的所有注入孔进行注入。
(2)步骤6中,采用1300℃的温度对N型漂移区(即步骤5后的整个产品)进行加热,并持续20h,以使注入的磷离子扩散成N型补偿区。
其他步骤均与实施例一相同,本实施例中不再赘述。
实施例六
与实施例五相比,本实施例的不同点在于:步骤6中,采用1300℃的温度对N型漂移区(即步骤5后的整个产品)进行加热,并持续25h,以使注入的磷离子扩散成N型补偿区。其他步骤均与实施例一相同,本实施例中不再赘述。
实施七
与实施例五相比,本实施例的不同点在于:步骤6中,采用1300℃的温度对N型漂移区(即步骤5后的整个产品)进行加热,并持续25h,以使注入的磷离子扩散成N型补偿区。其他步骤均与实施例一相同,本实施例中不再赘述。
在一种可能的实施方式中,也可以按以下步骤制造低压降二极管。
S21,以外延的方式,在第一设定浓度的N+型掺杂类型的衬底上,生长N型漂移区。
S22,在N型漂移区上形成注入图形。
S23,基于注入图形,往多个注入区注入第二设定浓度的掺杂离子。
S24,在掺杂离子注入结束后,进行去胶和清洗。
S25,在当前的N型漂移区上进一步外延N型漂移区。
S26,在掺杂离子注入结束后,进行去胶和清洗。
S27,以预设温度,对注入的掺杂离子加热预设时长,进行高温扩散,以在N型漂移区四周形成N型补偿区。
S28,在N型漂移区上形成主结和场限环,以制造出低压降二极管。
上述步骤S21至S28的制造方法仅仅是步骤顺序与上述步骤S10至S20的顺序有所不同,其余参数及相关形状均相同,在此不再赘述。
上述低压降二极管的制造方法中,在二极管的衬底(即场截止区)和N型漂移区间设置N型补偿区,该N型补偿区围绕N型漂移区底部的四周,且N型补偿区位于场限环下方,其边界同刚好同击穿时的耗尽层接触,越靠近芯片边缘,该N型补偿区的离子浓度越高。通过该N型补偿区的结构能大大降低N型漂移区的整体电阻,从而降低导通降压。
并且,工艺上N型漂移区通过在外延层上通过光刻和离子注入方式形成,通过设计特定的光刻版(包括多个沿光刻版周向设置的注入区,注入区包括多个注入孔,越靠近边缘,各注入区的注入孔的密度越高、孔径越大),实现浓度的变化。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种低压降二极管的制造方法,其特征在于,所述方法包括:
在第一设定浓度的N+型掺杂类型的衬底上,光刻出注入图形;其中,所述注入图形包括多个沿后续生成的N型漂移区周向开设的注入区,每个所述注入区包括多个注入孔,按照从所述N型漂移区边缘到所述N型漂移区中心的顺序,多个所述注入区的注入孔的密集度和孔径减小;
基于所述注入图形,往多个所述注入孔注入第二设定浓度的掺杂离子;
在所述掺杂离子注入结束后,进行去胶和清洗;
在去胶和清洗结束后,以外延的方式,生长N型漂移区;
以预设温度加热预设时长,进行高温扩散,以使注入的掺杂离子在所述N型漂移区的底部四周形成N型补偿区;其中,所述N型补偿区的浓度大于所述N型漂移区的浓度,所述N型补偿区位于所述衬底上;
在所述N型漂移区上形成主结和场限环,以制造出低压降二极管;其中,所述N型补偿区越靠近边缘浓度越高,使主结的耗尽层刚好截止在所述N型补偿区的边界,所述边缘为远离所述衬底中心的区域。
2.根据权利要求1所述的低压降二极管的制造方法,其特征在于,所述第一设定浓度大于所述N型漂移区的浓度,且所述第二设定浓度等于所述第一设定浓度。
3.根据权利要求1或2所述的低压降二极管的制造方法,其特征在于,所述掺杂离子为磷离子。
4.根据权利要求1或2所述的低压降二极管的制造方法,其特征在于,所述预设温度的范围为1230±30℃。
5.根据权利要求1或2所述的低压降二极管的制造方法,其特征在于,所述预设时长为20±5h。
6.根据权利要求1或2所述的低压降二极管的制造方法,其特征在于,所述掺杂离子的注入剂量为,注入能量为/>
7.根据权利要求1或2所述的低压降二极管的制造方法,其特征在于,所述衬底的电阻率为
8.根据权利要求1或2所述的低压降二极管的制造方法,其特征在于,所述N型漂移区的厚度为
9.根据权利要求8所述的低压降二极管的制造方法,其特征在于,所述N型漂移区的外延电阻率为
10.一种低压降二极管,其特征在于,采用如权利要求1至9中任一项所述的低压降二极管的制造方法制造得到,所述低压降二极管包括N+型衬底、N型漂移区、N型补偿区、主结和场限环;
所述N型漂移区位于所述N+型衬底上;
所述N型补偿区位于所述N+型衬底上,所述N型补偿区位于所述N型漂移区的底部四周,且所述N型补偿区的掺杂离子的浓度沿远离所述N型漂移区的方向增高;
所述主结和所述场限环均位于所述N型漂移区上。
CN202311051317.3A 2023-08-21 2023-08-21 低压降二极管及其制造方法 Active CN116759445B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311051317.3A CN116759445B (zh) 2023-08-21 2023-08-21 低压降二极管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311051317.3A CN116759445B (zh) 2023-08-21 2023-08-21 低压降二极管及其制造方法

Publications (2)

Publication Number Publication Date
CN116759445A CN116759445A (zh) 2023-09-15
CN116759445B true CN116759445B (zh) 2023-10-20

Family

ID=87953733

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311051317.3A Active CN116759445B (zh) 2023-08-21 2023-08-21 低压降二极管及其制造方法

Country Status (1)

Country Link
CN (1) CN116759445B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246609A (ja) * 2001-02-13 2002-08-30 Nippon Inter Electronics Corp 半導体装置
CN105609500A (zh) * 2016-01-28 2016-05-25 嘉兴爱禾电子有限公司 一种共极集成二极管
CN105957882A (zh) * 2016-06-27 2016-09-21 电子科技大学 一种高压功率器件终端区结构
CN110649090A (zh) * 2018-06-27 2020-01-03 三菱电机株式会社 半导体装置、半导体装置的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246609A (ja) * 2001-02-13 2002-08-30 Nippon Inter Electronics Corp 半導体装置
CN105609500A (zh) * 2016-01-28 2016-05-25 嘉兴爱禾电子有限公司 一种共极集成二极管
CN105957882A (zh) * 2016-06-27 2016-09-21 电子科技大学 一种高压功率器件终端区结构
CN110649090A (zh) * 2018-06-27 2020-01-03 三菱电机株式会社 半导体装置、半导体装置的制造方法

Also Published As

Publication number Publication date
CN116759445A (zh) 2023-09-15

Similar Documents

Publication Publication Date Title
TWI520327B (zh) 用於製備陽極短路的場欄絕緣閘雙極電晶體之方法
US5914499A (en) High voltage silicon carbide semiconductor device with bended edge
KR20160023632A (ko) 반도체 장치 및 반도체 장치의 제조 방법
US10079281B2 (en) Semiconductor devices and methods for forming a semiconductor device
CN110534559B (zh) 一种碳化硅半导体器件终端及其制造方法
CN112635326A (zh) 超级结制作方法及超级结
JP2008218700A (ja) 炭化珪素半導体装置の製造方法
WO2011066800A1 (en) Bipolar transistor and method for manufacturing the same
CN116759445B (zh) 低压降二极管及其制造方法
TW200308089A (en) A semiconductor device and methods of manufacturing the same, a zener diode, a consumer electronic product
JP4964996B2 (ja) 炭化珪素半導体装置の製造方法
GB1599954A (en) Semiconductor devices and their fabrication
US11876116B2 (en) Method for manufacturing a grid
CN216389384U (zh) 一种绝缘栅双极型晶体管结构
US20100087053A1 (en) Method for fabricating a semiconductor having a graded pn junction
CN115064446A (zh) 超结半导体器件及其制备方法
CN111987164B (zh) Ldmos器件及其制造方法
CN106558624B (zh) 一种快速恢复二极管及其制造方法
RU2548589C2 (ru) Способ изготовления полупроводникового компонента с интегрированным поперечным сопротивлением
CN111326588A (zh) 平面型场效晶体管及其制作方法
JPH08503814A (ja) 半導体デバイスを製造するための単一拡散方法
CN107275391B (zh) 用于碳化硅半导体功率器件的复合终端结构及制备方法
JP6445480B2 (ja) Soi基板の製造方法
CN118738124A (zh) 一种改善反向耐压的mosfet芯片结构及其制造方法
CN116741632A (zh) 一种采用沟道注入的碳化硅超结肖特基二极管及制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant