JPH08503814A - 半導体デバイスを製造するための単一拡散方法 - Google Patents

半導体デバイスを製造するための単一拡散方法

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Abstract

(57)【要約】 絶縁ゲートトランジスタを作製する簡便な方法は、単一の拡散ステップで能動領域を形成することを伴う。該方法は、第１の導電形の不純物（ｎ−チャネルデバイス〔５５〕の場合、ｐ）を注入及び拡散し、大量の同じ導電形の不純物（ｎ−チャネルデバイス〔６０〕の場合、ｐ＋）を注入及び拡散し、及び他の導電形の不純物（ｎ−チャネルデバイス〔６５〕の場合、ｎ＋）を注入及び拡散するステップを含み、ここで３つの形の不純物は、同一ステップで、同時に拡散される〔２２、２５、２７〕。ｎ−チャネル処理の好適な実施例では、ｐ−形のドーパントはホウ素であり、ｎ−形はヒ素である。

Description

【発明の詳細な説明】 半導体デバイスを製造するための単一拡散方法 発明の背景 本発明は、一般的には半導体処理に関し、更に詳細には絶縁ゲート電界効果ト ランジスタ（ＩＧＦＥＴ）及び絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ） を含む絶縁ゲートトランジスタを製造するための方法に関する。 ｎ−チャネルエンハンスメント形パワーＩＧＦＥＴの製造について従来技術を 記述する。最も最近のＩＧＦＥＴは、金属ゲートよりもむしろポリシリコンを有 するが、ＩＧＦＥＴをＭＯＳＦＥＴ（モス電界効果トランジスタ）と呼ぶことが よくある。更に、最初の記述は、トランジスタが多数の微小のセルを含み、セル の各々が極微の能動素子を定める実施例に限定される。 デバイスは、ｎ＋基板上に形成されたｎ−エピタキシャル（エピ）層の選択さ れた領域中に不純物を拡散することによって製造される。典型的なセルは、エピ 層中に形成されたｐ／ｐ＋ボディ（ｐ−ウェルと呼ばれることもある）と、ボデ ィの周囲の内部に形成されたｎ＋ソース領域とを含む。ボディは、その横方向の 広がりの大部分にわたってｐ−形であるが、１つ以上の中心領域はｐ＋にドープ される。表面に隣接し、ソース領域とｎ−エピ層との間のボディの部分は、チャ ネル領域を定める。 ポリシリコン層は各セルのチャネル領域及びセル同士の間の領域の上にあり、 それはゲート酸化物の薄い層によってエピ層から分離される。ポリシリコン層は 、デバイス中の全セルに対して共通ゲート電極を形成する。頂部金属層の部分は ソース領域を共通ソースノードと接続し、頂部金属層の他の部分はポリシリコン 層を共通ゲートノードと接続する。金属層は底部表面上に形成され、共通ドレイ ンノードを形成する。 絶縁ゲートトランジスタ製造の周知の技術は、デバイスの能動領域を定めるた めに、不純物の複式（複数回）拡散を伴う。産業に最も一般的に用いられる方法 は、３−拡散方法であり、該方法において、ｐ−ウェルのｐ＋部分が拡散され、 次いでゲート酸化並びに他の酸化、及び蒸着ステップが行われる。次に、２番目 の拡散ステップは、より大きなｐ−ウェル領域を形成するために行われる。この 領域は一般的にポリシリコンゲート領域にセルフアライメント（自己整合）され る。次に、３番目の拡散ステップは、ｎ＋ソース領域を形成するために行われる 。２−拡散製造方法は、１９８９年８月２２日に発行された米国特許第４、８６ ０、０７２号に開示される。この方法において、ｐ−ウェルは、２つの別々の蒸 着ステップを有するが１つの拡散ステップによって形成される。 発明の概要 本発明は、歩留りを高め、サイクルタイムを短縮させ、エネルギー及びガスの コストを減少させる半導体デバイスを作製する簡便な方法を提供する。該方法は 、既存の超ＬＳＩ（ＶＬＳＩ）処理技術を用いて、既存の製造設備中に容易に組 み込むことができる。 要するに、本発明の方法は、１回の拡散ステップで、デバイスの全て又は少な くとも３つの能動領域を形成することを伴う。従って、絶縁ゲートトランジスタ の作製に関して、該方法は第１の導電形（ｎ−チャネルデバイスの場合ｐ）の不 純物を注入及び拡散するステップと、大量の同一導電形（ｎ−チャネルデバイス の場合ｐ＋）の不純物を注入及び拡散するステップと、他の導電形（ｎ−チャネ ルデバイスの場合ｎ＋）の不純物を注入及び拡散するステップとを含み、ここで 、３つの形の不純物は同時に同じステップで拡散される。したがって、全てのド ーパントは、その対応するマスキングステップで合間に連続的に取り入れられる が、拡散ステップ又はゲート酸化物若しくはポリシリコンを成長させるような他 の高温処理ステップは介在しない。単一の拡散ステップでボディ及びソース領域 が形成される。 ｎ−チャネル処理の好適な実施例では、ｐ−形ドーパントはホウ素であり、ｎ −形はヒ素である。拡散ステップの間、速く拡散するホウ素は、遅く拡散するヒ 素よりもより深く拡散し、且つそれよりもより横方向に広がる。従って、ｐ−ウ ェル及びｎ＋ソース領域は、制御されたチャネル厚みで良好に定められる。ｐ、 ｐ＋及びｎ＋の注入ドーズ（量）及び拡散の時間並びに温度によって、デバイス を速度及び定格電圧の要件に基づいて最適化することができる。 本発明の性質及び利点を更なる理解は、明細書の残りの部分及び添付図面を参 照することによって実現することができる。 図面の簡単な説明 図１Ａは、従来技術のＩＧＦＥＴ構造の概略断面図である。 図１Ｂは、図１ＡのＩＧＦＥＴの可能なセルのレイアウトを示す平面図である 。 図１Ｃは、図１ＡのＩＧＦＥＴの可能なストライプのレイアウトを示す平面図 である。 図２Ａ〜図２Ｅは、本発明に従った複数回注入及び単一拡散を示す概略断面図 である。 特定の実施例の記述従来技術のデバイス構造及び製造方法 図１Ａは、従来技術の絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）チップ １０の部分の簡易断面図である。図１Ｂに示され、下記に記載されるように、典 型的なチップの能動領域は、各々が能動素子を定める数百又は数千の微小なセル １１から成る。図示されたＩＧＦＥＴの場合、全セルは同一物であり、それらは 並列に接続される。図１Ｃに示されるように、チップはセルよりむしろ極めて狭 いストライプ１１’中にレイアウトされることができる。 ｎ＋基板１２は、その上表面上に形成されたｎ−エピタキシャル（エピ）層１ ７を有し、その中に能動領域が形成される。ＩＧＦＥＴの典型的なセル１１は、 エピ層１７中に形成されるｐ／ｐ＋ボディ２２と、ボディ２２の周辺内に形成さ れるｎ＋領域２５とを含む。ボディ２２は、その横方向の広がりの大部分にわた ってｐ−形であり、１つ以上の中心領域は、ｐ＋にドープされる。表面に隣接し て、ソース領域とｎ−エピ層との間のボディ２２の部分は、チャネル領域２７を 定める。 ポリシリコン層３０は、チャネル領域及びセル同士の間の領域の上にあり、ゲ ート酸化物の薄い層３２によりエピ表面から分離される。ポリシリコンは、デバ イス中の全セルに対して共通ゲート電極を形成するように、（ソース／ボディコ ンタクト（接点）のために）各セルに開口部を有するデバイスの表面上に延出す る。頂部金属層の部分３５は、ｎ＋領域２５を共通ソース／ボディノードＳと接 続する。頂部金属層の他の部分３６は、ポリシリコン層を共通ゲートノードＧと 接続する。金属層３７は、基板の底部表面上に形成され、デバイスの全セルに共 通する底部ドレイン電極Ｄを形成する。 図１Ｂは、セル１１中にレイアウトされた実施例の典型的なレイアウトの簡易 平面図である。実線の八角形はゲートポリシリコン層中の開口部を示し、破線は ゲートの下のチャネル領域（ｐ−ウェル境界及びソース領域境界で境界づけられ る）を示す。この特定のタイプのセルは、形成されたｎ＋ソース領域を有し、ボ ディ部分は２つの領域（実線の四角形で示される）でエピ表面と接触する。ソー ス／ボディ接触用の接触開口部は、これらの領域と中間のｎ＋領域の両方にわた って延出する。このタイプのセルは、１９８９年８月２２日に発行された米国特 許第４、８６０、０７２号に記載される。 図１Ｃは、ストライプ１１’中でレイアウトされた実施例の簡易平面図を示す 。この例において、ｐ−ウェル、チャネル及びソース領域は、長手方向に延出す る。 ｎ−チャネルＩＧＦＥＴの代表的な従来技術の製造方法を下記に概説する 。 （１） ｎ＋基板を提供する。 （２） ｎ−エピタキシャル層を成長させる。 （３） 局部フィールド酸化物を成長させ、チップの周辺非能動領域を定める。 （４） ゲート酸化物を蒸着する。 （５） ゲート酸化物上にポリシリコンを蒸着する。 （６） ポリシリコン及びゲート酸化物中に開口部を生成し、セル又はストライ プを定める。 （７） ポリシリコン開口部に整合されたｐ−形ドーパントを注入する。 （８） 開口部内のｐ＋領域をマスク及び注入する。（アラインメントは重要で はない） （９） 拡散し、ｐ−ウェル（ボディ）を形成する。 （１０）ｐ＋拡散の少なくとも部分をマスクし、ｎ＋を注入する。 （１１）拡散し、ソース領域及びチャネル領域を形成する。 （１２）ウェハ上にＣＶＤ酸化物を蒸着する。 （１３）ポリコンタクト及びソース／ボディコンタクトをエッチングする。 （１４）金属層を蒸着する。 （１５）金属層をエッチングして、ゲート電極及びソース／ボディ電極を定める 。 （１６）パッシベーション処理（表面処理）する。 この方法は、ＩＧＦＥＴ又はＩＧＢＴのいずれかを作製するために使用すること ができる。ｐ＋基板を提供すること、及び必要に応じて、ｎ−エピタキシャル層 を成長させる前にｐ＋基板の上側部分にｎ＋をドーピングすることによって変更 される上記方法によりＩＧＢＴを作製することができる。本発明による製造方法 図２Ａ−Ｂは、本発明による製造方法の様々なステージのトランジスタチップ １０の部分の概略断面図を示す。特定の注入の結果を図面が示すことに関して、 注入は斜線で示される。フィールド酸化物は、既にデバイス上にあり、従ってパ ターン形成されることによりチップの能動領域を定めることが想定される。 図２Ａは、ゲート酸化物層３２及びポリシリコン層３０がエピ層１７上に蒸着 されて、フォトレジスト５２であるパターン形成層によって定められたように、 開口部５０がポリシリコン層３０中に形成された後のチップを示す。下記に記載 されるように、ボディ及びソース領域を形成することに関係して行われる全ての 注入は、拡散、ゲート酸化物蒸着及びポリシリコン蒸着のような高温ステップを 介在しないで行われる。 図２Ｂは、注入ステップがｐ−形不純物（好ましくはホウ素）の領域５５をも たらした後のチップを示す。この注入は、マスクとしての役割を持つフォトレジ スト５２を有して又は有さないでポリシリコン層で行われる。ホウ素注入のエネ ルギーは、ホウ素原子がゲート酸化物を通過して、下にあるシリコン表面中に確 実に入るほど高い。典型的なドーズ（量）は１４０KeV（又は、ゲート酸化物が 注入前にエッチングされた場合は、約５０〜１００KeV）で５×１０13原子／cm2 である。 図２Ｃは、フォトレジスト５２をストリップし（剥がされ）、フォトレジスト 層５７を蒸着し、１つ以上の開口部５８をポリシリコン開口部内にｐ＋注入のた めに形成し、大量のｐ−形不純物を単数又は複数の開口部５８を介して注入し、 結果として注入領域６０を形成した後のチップを示す。この注入は最初の注入よ りもより高いドーズ（量）（即ち、２×１０15原子／cm2）であるが、一般的に 比較可能なエネルギーである。しかしながら、注入装置（implanter）に依存し て、注入を幾分低いエネルギーで行い、高いドーズを得ることが必要であること もある。 図２Ｄは、フォトレジスト５７をストリップし、開口部６３を残す様に、フォ トレジスト６２のパターン形成層を蒸着して単数又は複数のｐ＋領域６０をカバ ーし、大量のｎ−形の不純物（好ましくはヒ素）を開口部６３を介して注入し、 結果として注入領域６５を提供した後のチップを示す。ゲート酸化物は、注入前 に薄くエッチングされて示される（又はそれを除去することも可能である）。開 口部６３及び領域６５の２つのセグメントは図に示されるが、理解されるように 開口部６３及び注入領域６５は、ポリシリコン中の開口部の周囲全体に沿って広 がるので、基板の表面上で接触する。 ヒ素注入はホウ素注入と同じ深さに延出するように示されるが、注入をより浅 くすることが可能であり、時には望ましい。典型的な注入エネルギーは、１４０ KeVであり、より低い値はより浅い注入に好ましい。ヒ素は本質的に、ゲート酸 化物を浸透するためにより高いエネルギーを必要とするが、これはそれを浸透す るために必要なエネルギーを得ることができない場合、酸化物をエッチングする ことが好ましいからである。典型的なドーズ（量）は５×１０15原子／cm2であ る。 図２Ｅはフォトレジスト６２をストリップして、定位置に注入物５５、６０及 び６５を有するウェハが単一の拡散ステップを受けた後のチップを示す。拡散ス テップの期間及び温度は、定格電圧のような望ましいデバイスパラメータに基づ いて決められる。窒素、又は微量の酸素を有する窒素のような大気中で、４〜１ ２時間、一般的に９００〜１２００℃の範囲の温度で、これを実行する。拡散ス テップにより、ｐ／ｐ＋ボディ２２、ソース領域２５及びチャネル領域２７を形 成することができる。拡散の間、注入されるホウ素原子は、ヒ素原子よりも著し く速い速度で拡散する。従って、ホウ素原子はより深く、より広く拡散し、チャ ネルを定める。チャネルの幅は、このように所望のデバイス特性に合わせること ができる。 更なる処理ステップ、即ちＣＶＤ酸化物蒸着、ポリシリコン及びソース／ボデ ィコンタクト（接点）用の酸化物エッチング、メタライゼーション、メタルエッ チング、及びパッシベーションは、標準的ステップであるので、更には記述しな い。結論 要約すると、理解されるように、本発明は単一の拡散ステップ以外の他の拡散 ステップを除去することにより、より効率的な絶縁ゲートトランジスタを製造す ることができる。従来技術の方法（プロセス）で要求された方法より多くの特別 なマスキングステップは要求されないし、処理パラメータは、概して既存の方法 （プロセス）の範囲内にある。 上記記載は、多数の実施例の完璧な記載であるが、様々な変更、代替及び等価 物を使用可能である。例えば、特定の記述は絶縁ゲートトランジスタを製造する ことに関したが、少なくとも幾つかのバイポーラトランジスタ及びサイリスタを 、単一の拡散ステップ、次いで３回以上の注入ステップを用いて形成することも できる。更に、絶縁ゲートトランジスタに対する特定の実施例は、ｎ−チャネル 処理であるが、ドーパントが正確な相対拡散速度を有するように選択されさえす れば、ｐ−チャネル処理にも同様に適用できる。現在は、周知のｐ−形のドーパ ントは、周知のｎ−形のドーパントよりもより速く拡散するので、ｐ−チャネル デ バイスへの適用性は、限定されるように思われる。従って、上記記載は、添付請 求の範囲によって定義される本発明の範囲を限定するものとして受け取られるべ きではない。
───────────────────────────────────────────────────── 【要約の続き】

Claims (1)

  1. 【特許請求の範囲】 １． ボディ及びソース領域を有する絶縁ゲートトランジスタの製造方法におい て、ポリシリコン層の蒸着及びパターン形成の後に行われる２つの導電形の内の １つの不純物を（ａ）注入するステップ並びに（ｂ）拡散するステップと、同じ 導電形の大量の不純物を（ｃ）注入するステップ並びに（ｄ）拡散するステップ と、他の導電形の不純物を（ｅ）注入するステップ並びに（ｆ）拡散するステッ プとを含み、 該注入ステップ（ａ）（ｃ）及び（ｅ）が、ボディ及びソース領域を形成する ことに関係して行われる唯一の注入ステップであることと、 該注入ステップ（ａ）（ｃ）及び（ｅ）が、高温処理ステップを介在せずに行 われることと、 該拡散ステップ（ｂ）（ｄ）及び（ｆ）が、同時に行われることと、 を含む絶縁ゲートトランジスタの製造方法。 ２． ボディ及びソース領域を有する絶縁ゲートトランジスタ製造のｎ−チャネ ル処理方法において、ポリシリコン層の蒸着及びパターン形成の後に行われる、 ｐ不純物、ｐ＋不純物及びｎ＋不純物を注入及び拡散するステップを含み、 ｐ不純物の注入、ｐ＋不純物の注入及びｎ＋不純物の注入の該ステップを含む ボディ及びソース領域を形成する全ての注入ステップが、ポリシリコン層の該蒸 着及びパターン形成後に行われ、高温処理ステップを介在しないで行われること と、 ｐ不純物の拡散、ｐ＋不純物の拡散及びｎ＋不純物拡散の該ステップが同時に 行われることと、 を含む絶縁ゲートトランジスタ製造のｎ−チャネル処理方法。 ３． 絶縁ゲートトランジスタの製造方法であって、 第１の導電形にドープされた半導体を提供するステップと、 該半導体上にゲート酸化物層を形成するステップと、 該ゲート酸化物層上にポリシリコン層を形成するステップと、 該ポリシリコン層中に開口部を形成するステップと、 マスクとしてポリシリコンを使用して第１の導電形と反対の第２の導電形の不 純物を注入するステップと、 開口部によって定められた領域の第１部分に大量の第２の導電形の不純物を注 入するステップであって、該第１部分が開口部の周部から内方へ離間されるステ ップと、 開口部によって規定された領域の第２部分に大量の第１の導電形の不純物を注 入するステップであって、該第２部分の少なくとも部分が開口部の周部に隣接し て配置されるステップと、 該第２部分が該第１部分とほぼオーバーラップしないステップと、 次に、単一の拡散ステップを行い第２の導電形のウェル領域と、第１の導電形 のソース領域を定めるステップと、 を含み、 該３つの注入ステップを含むｐ−ウェル及びソース領域を形成する全ての注入 ステップが、高温処理ステップを介在しないで行われる絶縁ゲートトランジスタ の製造方法。 ４． 前記３回の注入ステップを、記載した順番に行う請求項３に記載の絶縁ゲ ートトランジスタの製造方法。 ５． 絶縁ゲートトランジスタの製造方法であって、 （ａ）ｎ−形の半導体を提供するステップと、 （ｂ）該半導体上にゲート酸化物層を形成するステップと、 （ｃ）該ゲート酸化物層上にポリシリコン層を形成するステップと、 （ｄ）該ポリシリコン層中に開口部を形成し、ｐ−ウェル領域を定めるステップ と、 （ｅ）マスクとしてポリシリコンを用いて、ｐ−形不純物を注入するステップと 、 （ｆ）開口部によって定められた領域内にｐ＋不純物を注入し、開口部の周部か ら内側に配された少なくとも１つのｐ＋領域を確立するステップと、 （ｇ）開口部によって定められた領域内にｎ＋不純物を注入し、少なくともｎ＋ 領域を確立し、このｎ＋領域の少なくとも一部分は、開口部の周部に沿って伸び 、ｎ＋及びｐ＋領域はほぼオーバーラップしないステップと、 （ｈ）次に、単一の拡散ステップを行い、ｐ−ウェル及びｐ−ウェル内のｎ＋ソ ース領域を定めるステップと、 を含み、 該ステップ（ｅ）（ｆ）及び（ｇ）を含むｐ−ウェル及びソース領域を形成す る全ての注入ステップが、高温処理ステップを介在しないで行われる絶縁ゲート トランジスタの製造方法。 ６． 前記ステップ（ｅ）（ｆ）及び（ｇ）を記載した順番に行う請求項５に記 載の絶縁ゲートトランジスタの製造方法。 ７． ｎ−形の半導体を提供する前記ステップが、 ｎ＋基板を提供するステップと、 該ｎ＋基板上にｎ−層を蒸着するステップと、 を含む請求項５に記載の絶縁ゲートトランジスタの製造方法。 ８． 前記ステップ（ｄ）乃至（ｈ）の各々がデバイスの複数の別々の領域で同 時に行われる請求項５に記載の絶縁ゲートトランジスタの製造方法。
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