JPH04359566A - ショットキーバリアダイオード及びショットキーバリアダイオードクランプ型トランジスタ - Google Patents
ショットキーバリアダイオード及びショットキーバリアダイオードクランプ型トランジスタInfo
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- JPH04359566A JPH04359566A JP3206031A JP20603191A JPH04359566A JP H04359566 A JPH04359566 A JP H04359566A JP 3206031 A JP3206031 A JP 3206031A JP 20603191 A JP20603191 A JP 20603191A JP H04359566 A JPH04359566 A JP H04359566A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
-
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法の技術分野に関するものであって、更に詳細には、
１実施形態においては、本発明は、単一ポリシリコン層
プロセスを使用して形成されたショットキーバリアダイ
オードを提供するものである。
方法の技術分野に関するものであって、更に詳細には、
１実施形態においては、本発明は、単一ポリシリコン層
プロセスを使用して形成されたショットキーバリアダイ
オードを提供するものである。
【０００２】
【従来の技術】ショットキーバリアダイオード（ＳＢＤ
）乃至は「ショットキーダイオード」は、その低電圧降
下及び迅速なスイッチング能力に関して特に知られてい
る。ショットキーバリアダイオードは、１９７４年２月
５日に発行された米国特許第３，７９０，８１７（Ｄｏ
ｂｋｉｎ）に大略記載される如く、しばしば、ショット
キークランプ型トランジスタを形成するためにバイポー
ラトランジスタをクランプするために使用される。ポリ
シリコン／メタルシリサイドプロセスを使用してショッ
トキーダイオードを製造する方法は、過去においては、
１９９０年３月１３日に発行された米国特許第４，９０
８，６７９号（Ｖｏｒｅｔ ａｌ．）に記載される如
くポリシリコンをドーピングし且つメタルをＮ型にドー
プしたポリシリコンと直接的にコンタクトさせるか、又
はポリシリコン層内に窓を開口してメタル又はメタルシ
リサイドがＮ−導電型エピタキシャル層と直接的にコン
タクトすることを可能とさせていた。この様な従来の方
法は、この様なダイオードを製造する場合に複数個の処
理ステップを設けることを必要としていた。例えば、ポ
リシリコン層内に窓を開口するためには、マスクを形成
し且つエッチングステップを行なわねばならない。更に
、各窓は窓区域に加えてエッジ乃至はオーバーラップ区
域を必要とするので、ショットキーダイオードを製造す
る従来の方法は、集積回路の比較的大きな表面積を占有
していた。
）乃至は「ショットキーダイオード」は、その低電圧降
下及び迅速なスイッチング能力に関して特に知られてい
る。ショットキーバリアダイオードは、１９７４年２月
５日に発行された米国特許第３，７９０，８１７（Ｄｏ
ｂｋｉｎ）に大略記載される如く、しばしば、ショット
キークランプ型トランジスタを形成するためにバイポー
ラトランジスタをクランプするために使用される。ポリ
シリコン／メタルシリサイドプロセスを使用してショッ
トキーダイオードを製造する方法は、過去においては、
１９９０年３月１３日に発行された米国特許第４，９０
８，６７９号（Ｖｏｒｅｔ ａｌ．）に記載される如
くポリシリコンをドーピングし且つメタルをＮ型にドー
プしたポリシリコンと直接的にコンタクトさせるか、又
はポリシリコン層内に窓を開口してメタル又はメタルシ
リサイドがＮ−導電型エピタキシャル層と直接的にコン
タクトすることを可能とさせていた。この様な従来の方
法は、この様なダイオードを製造する場合に複数個の処
理ステップを設けることを必要としていた。例えば、ポ
リシリコン層内に窓を開口するためには、マスクを形成
し且つエッチングステップを行なわねばならない。更に
、各窓は窓区域に加えてエッジ乃至はオーバーラップ区
域を必要とするので、ショットキーダイオードを製造す
る従来の方法は、集積回路の比較的大きな表面積を占有
していた。
【０００３】ポリシリコンプロセスを使用して製造する
従来のショットキーダイオードにおいては、ショットキ
ーダイオード接合が、ある領域においては浅く又は劣化
している場合がしばしば見受けられ、局所的に向上した
拡散区域を発生させ、その結果接合スパイクを発生させ
ることが判明した。
従来のショットキーダイオードにおいては、ショットキ
ーダイオード接合が、ある領域においては浅く又は劣化
している場合がしばしば見受けられ、局所的に向上した
拡散区域を発生させ、その結果接合スパイクを発生させ
ることが判明した。
【０００４】
【発明が解決しようとする課題】集積回路表面積の比較
的小さな部分を専用し、より少ない数の処理ステップを
必要とし、接合スパイクの影響を受ける可能性が少なく
、且つポリシリコンプロセスを使用して集積回路内に形
成する従来のショットキーダイオード装置と比較してよ
り製造が容易であるショットキーダイオード及びその方
法を提供することが望まれている。
的小さな部分を専用し、より少ない数の処理ステップを
必要とし、接合スパイクの影響を受ける可能性が少なく
、且つポリシリコンプロセスを使用して集積回路内に形
成する従来のショットキーダイオード装置と比較してよ
り製造が容易であるショットキーダイオード及びその方
法を提供することが望まれている。
【０００５】
【課題を解決するための手段】本発明によれば、改良さ
れたショットキーダイオード装置及び単一ポリシリコン
製造方法が提供される。本発明は、従来のショットキー
ダイオードの欠点の認識に基づくものであり、且つ比較
的一層小さな集積回路表面積の部分を使用して製造する
ことが可能であり、接合スパイクの影響を受けることが
少なく、且つ従来の単一ポリシリコンプロセスショット
キーバリアダイオードよりもより少ない処理ステップで
製造することが可能なショットキーダイオードを提供し
ている。本ショットキーダイオードは、例えば、高性能
エミッタ結合型論理（ＥＣＬ）、スタンダードなセル構
成、メモリセル、埋め込み型メモリを有するゲートアレ
イ構成などと共に使用することが可能なバイポーラ又は
ＢｉＣＭＯＳ集積回路の製造期間中に製造することが可
能である。本ショットキーダイオードは、バイポーラト
ランジスタのコレクタ及びベースと効果的に並列接続さ
せることが可能であり、ショットキークランプ型トラン
ジスタを形成することが可能である。
れたショットキーダイオード装置及び単一ポリシリコン
製造方法が提供される。本発明は、従来のショットキー
ダイオードの欠点の認識に基づくものであり、且つ比較
的一層小さな集積回路表面積の部分を使用して製造する
ことが可能であり、接合スパイクの影響を受けることが
少なく、且つ従来の単一ポリシリコンプロセスショット
キーバリアダイオードよりもより少ない処理ステップで
製造することが可能なショットキーダイオードを提供し
ている。本ショットキーダイオードは、例えば、高性能
エミッタ結合型論理（ＥＣＬ）、スタンダードなセル構
成、メモリセル、埋め込み型メモリを有するゲートアレ
イ構成などと共に使用することが可能なバイポーラ又は
ＢｉＣＭＯＳ集積回路の製造期間中に製造することが可
能である。本ショットキーダイオードは、バイポーラト
ランジスタのコレクタ及びベースと効果的に並列接続さ
せることが可能であり、ショットキークランプ型トラン
ジスタを形成することが可能である。
【０００６】１実施態様においては、本発明は、基板内
に活性領域を形成し、前記活性領域の上表面に隣接して
真性ポリシリコンの層を形成し、且つ前記真性ポリシリ
コンの上表面に隣接してメタルシリサイドの層を形成す
る各ステップを有している。該メタルシリサイドはショ
ットキーダイオードのアノードを形成する。
に活性領域を形成し、前記活性領域の上表面に隣接して
真性ポリシリコンの層を形成し、且つ前記真性ポリシリ
コンの上表面に隣接してメタルシリサイドの層を形成す
る各ステップを有している。該メタルシリサイドはショ
ットキーダイオードのアノードを形成する。
【０００７】本発明の１好適実施形態においては、ショ
ットキーダイオードが集積回路を形成するための全体的
プロセスの一部として形成される。該全体的なプロセス
において、基板内に活性領域を形成し、次いでエピタキ
シャルシリコン成長、酸化物分離及びポリシリコン付着
を行なう。該ポリシリコンをイオン注入し且つパターン
形成してバイポーラトランジスタ、且つオプションとし
て、ＭＯＳトランジスタ、ウエルタップ、基板タップ及
び局所的相互接続部を形成する。該エピタキシャル層の
活性領域に隣接する該ポリシリコンの少なくとも一部は
真性ポリシリコンとして維持される。酸化物スペーサが
形成され且つベースコンタクトから選択的に除去され、
その後に、耐火性乃至は貴金属コーティングを全構成体
の上部及び側壁上に付着形成させる。該メタルを下側に
存在するポリシリコン及びエピタキシャルシリコンと反
応させて、分離用フィールド酸化物及びスペーサ上を除
いて、全ての箇所に低抵抗シリサイド層を形成する。１
好適実施形態においては、ショットキーダイオードのア
ノードを形成するメタルシリサイドがポリシリコンベー
スコンタクトの上表面へ延在している。ショットキーダ
イオードのカソードを形成する活性層は、更に、バイポ
ーラトランジスタのコレクタとして作用し、従って該シ
ョットキーダイオードを、実効的に、該バイポーラトラ
ンジスタのベース及びコレクタと並列接続させている。
ットキーダイオードが集積回路を形成するための全体的
プロセスの一部として形成される。該全体的なプロセス
において、基板内に活性領域を形成し、次いでエピタキ
シャルシリコン成長、酸化物分離及びポリシリコン付着
を行なう。該ポリシリコンをイオン注入し且つパターン
形成してバイポーラトランジスタ、且つオプションとし
て、ＭＯＳトランジスタ、ウエルタップ、基板タップ及
び局所的相互接続部を形成する。該エピタキシャル層の
活性領域に隣接する該ポリシリコンの少なくとも一部は
真性ポリシリコンとして維持される。酸化物スペーサが
形成され且つベースコンタクトから選択的に除去され、
その後に、耐火性乃至は貴金属コーティングを全構成体
の上部及び側壁上に付着形成させる。該メタルを下側に
存在するポリシリコン及びエピタキシャルシリコンと反
応させて、分離用フィールド酸化物及びスペーサ上を除
いて、全ての箇所に低抵抗シリサイド層を形成する。１
好適実施形態においては、ショットキーダイオードのア
ノードを形成するメタルシリサイドがポリシリコンベー
スコンタクトの上表面へ延在している。ショットキーダ
イオードのカソードを形成する活性層は、更に、バイポ
ーラトランジスタのコレクタとして作用し、従って該シ
ョットキーダイオードを、実効的に、該バイポーラトラ
ンジスタのベース及びコレクタと並列接続させている。
【０００８】金属シリサイドと活性層との間に位置され
た真性ポリシリコンは除去されないので、本発明に基づ
いて形成されたショットキーダイオードはより少ない数
の処理ステップを必要とし且つ従来のショットキーダイ
オードよりもより少ない表面積を占有する。真性ポリシ
リコンが存在することは、ショットキーダイオード接合
の劣化を防止し且つ接合スパイクの発生を減少するか又
は取除いている。
た真性ポリシリコンは除去されないので、本発明に基づ
いて形成されたショットキーダイオードはより少ない数
の処理ステップを必要とし且つ従来のショットキーダイ
オードよりもより少ない表面積を占有する。真性ポリシ
リコンが存在することは、ショットキーダイオード接合
の劣化を防止し且つ接合スパイクの発生を減少するか又
は取除いている。
【０００９】
【実施例】Ｉ．概説
図１は本発明の一実施例に基づいて構成された集積回路
の一部を断面で示している。本装置は、ショットキーダ
イオード４及びショットキーバリアダイオード６と共に
形成されたバイポーラトランジスタ２（図１に示した実
施例においては、それはＮＰＮトランジスタである）を
有している。これらのデバイス（装置）は基板１０上に
製造され、該基板は、好適には、単結晶本体１０ａ及び
エピタキシャル層１１を有している。図１に示した実施
例においては、基板１０はＰ−基板であり、約１×１０
１３乃至１×１０１５原子数／ｃｃの間のドーパント濃
度を有している。
の一部を断面で示している。本装置は、ショットキーダ
イオード４及びショットキーバリアダイオード６と共に
形成されたバイポーラトランジスタ２（図１に示した実
施例においては、それはＮＰＮトランジスタである）を
有している。これらのデバイス（装置）は基板１０上に
製造され、該基板は、好適には、単結晶本体１０ａ及び
エピタキシャル層１１を有している。図１に示した実施
例においては、基板１０はＰ−基板であり、約１×１０
１３乃至１×１０１５原子数／ｃｃの間のドーパント濃
度を有している。
【００１０】ＮＰＮトランジスタ２は、高度にドープさ
れた埋め込み層１６とコレクタシンク１７とが設けられ
ており、それらは、共に、コレクタコンタクト２０とＰ
型ベース１８下側のコレクタ１６ａとの間に低抵抗接続
領域を与えている。好適実施例においては、埋め込み層
１６及びシンク１７は、約１×１０１８乃至１×１０２
０の間の濃度へドープされている。コレクタ１６ａは、
より軽度にドープしたＮ型であり、ベース領域１８と埋
め込み層１６との間に形成されている。エミッタ領域２
７ａは、エミッタコンタクト２７から下側に存在するエ
ピタキシャル層１１内に拡散されている。理解すべきこ
とであるが、当業者は、エミッタコンタクト２７のこと
をエミッタと称する場合がある。この様な用語上の差異
によって何ら意味が異なることを意図しているものでは
ない。
れた埋め込み層１６とコレクタシンク１７とが設けられ
ており、それらは、共に、コレクタコンタクト２０とＰ
型ベース１８下側のコレクタ１６ａとの間に低抵抗接続
領域を与えている。好適実施例においては、埋め込み層
１６及びシンク１７は、約１×１０１８乃至１×１０２
０の間の濃度へドープされている。コレクタ１６ａは、
より軽度にドープしたＮ型であり、ベース領域１８と埋
め込み層１６との間に形成されている。エミッタ領域２
７ａは、エミッタコンタクト２７から下側に存在するエ
ピタキシャル層１１内に拡散されている。理解すべきこ
とであるが、当業者は、エミッタコンタクト２７のこと
をエミッタと称する場合がある。この様な用語上の差異
によって何ら意味が異なることを意図しているものでは
ない。
【００１１】ショットキーバリアダイオード６は、高度
にドープされた活性領域１４とＳＢＤシンク１５とが設
けられており、それらは、共に、ＳＢＤカソード２４と
ＳＢＤカソードコンタクト３６との間に低抵抗接続領域
を与えている。好適実施例においては、活性領域１４及
びカソードシンク１５は、ＮＰＮトランジスタ２の埋め
込み層及びコレクタシンク１６，１７と同様にドープさ
れている。カソード２４はＮ型の導電型領域であり、そ
れは埋め込み層１４及びシンク１５よりも一層軽度にド
ープされている。ガードリング２８ａ，２８ｂが設けら
れており、ショットキーダイオードのカソード部分のエ
ッジに沿って設けられた酸化物から発生する場合のある
デバイス（装置）の導通に関しトラップされた電荷の影
響を減少乃至は排除している。ガードリング２８ａ，２
８ｂは、ドープしたポリシリコン領域２９ａ，２０ｂか
ら下側に存在するエピタキシャル領域１１内に拡散され
ている。
にドープされた活性領域１４とＳＢＤシンク１５とが設
けられており、それらは、共に、ＳＢＤカソード２４と
ＳＢＤカソードコンタクト３６との間に低抵抗接続領域
を与えている。好適実施例においては、活性領域１４及
びカソードシンク１５は、ＮＰＮトランジスタ２の埋め
込み層及びコレクタシンク１６，１７と同様にドープさ
れている。カソード２４はＮ型の導電型領域であり、そ
れは埋め込み層１４及びシンク１５よりも一層軽度にド
ープされている。ガードリング２８ａ，２８ｂが設けら
れており、ショットキーダイオードのカソード部分のエ
ッジに沿って設けられた酸化物から発生する場合のある
デバイス（装置）の導通に関しトラップされた電荷の影
響を減少乃至は排除している。ガードリング２８ａ，２
８ｂは、ドープしたポリシリコン領域２９ａ，２０ｂか
ら下側に存在するエピタキシャル領域１１内に拡散され
ている。
【００１２】Ｐ＋チャンネルストップ１９が、ＮＰＮト
ランジスタと隣接するデバイスとの間に設けられており
、軽度にドープした基板の表面反転を防止している。 トランジスタシンク１７とベース１８との間、ＳＢＤシ
ンク１５とＳＢＤカソード２４との間、ＮＰＮトランジ
スタ２と隣接する構成体との間、及びショットキーダイ
オード６と隣接する構成体との間に、酸化物分離領域２
２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆがデバ
イス分離のためにそれぞれ設けられている。構成体の上
から見た場合、これらの酸化物分離領域は互いに接続し
て活性デバイス区域の周りに環状バンドを形成している
。
ランジスタと隣接するデバイスとの間に設けられており
、軽度にドープした基板の表面反転を防止している。 トランジスタシンク１７とベース１８との間、ＳＢＤシ
ンク１５とＳＢＤカソード２４との間、ＮＰＮトランジ
スタ２と隣接する構成体との間、及びショットキーダイ
オード６と隣接する構成体との間に、酸化物分離領域２
２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆがデバ
イス分離のためにそれぞれ設けられている。構成体の上
から見た場合、これらの酸化物分離領域は互いに接続し
て活性デバイス区域の周りに環状バンドを形成している
。
【００１３】本装置の表面に沿って多結晶シリコン（ポ
リシリコン）領域が設けられており、Ｐ＋ベースコンタ
クト２６及び２６′、エミッタコンタクト２７、Ｎ＋コ
レクタコンタクト２０、ＳＢＤカソードコンタクト３６
、拡散ソース領域２９ａ，２９ｂ及び真性ポリシリコン
領域３０，３２を形成している。
リシリコン）領域が設けられており、Ｐ＋ベースコンタ
クト２６及び２６′、エミッタコンタクト２７、Ｎ＋コ
レクタコンタクト２０、ＳＢＤカソードコンタクト３６
、拡散ソース領域２９ａ，２９ｂ及び真性ポリシリコン
領域３０，３２を形成している。
【００１４】耐火性メタルシリサイドコンタクト４６，
４６′がＰ＋バイポーラトランジスタベースコンタクト
２６，２６′の上に形成されている。該シリサイドコン
タクトは、ベースコンタクトの上部部分、ベースコンタ
クトの側壁、及びベースコンタクトの側壁からエミッタ
コンタクト２７の側壁酸化物４４ａ，４４ｂへ至るベー
ス領域を被覆している。ベースコンタクト２６の一つに
対するシリサイドコンタクト４６は真性ポリシリコン３
０の上部表面に亘って延在している。別のシリサイドコ
ンタクト４８が、側壁スペーサ酸化物領域４４ａ，４４
ｂの間においてエミッタ２７の上部部分に沿って設けら
れている。ここに示された耐火性メタルコンタクトは、
ベースコンタクトの固有抵抗を減少させており、従って
本装置の速度を増加させている。真性ポリシリコン領域
３０に亘って延在するシリサイド４７の部分は、ショッ
トキーバリアダイオードのアノードとして作用する。
４６′がＰ＋バイポーラトランジスタベースコンタクト
２６，２６′の上に形成されている。該シリサイドコン
タクトは、ベースコンタクトの上部部分、ベースコンタ
クトの側壁、及びベースコンタクトの側壁からエミッタ
コンタクト２７の側壁酸化物４４ａ，４４ｂへ至るベー
ス領域を被覆している。ベースコンタクト２６の一つに
対するシリサイドコンタクト４６は真性ポリシリコン３
０の上部表面に亘って延在している。別のシリサイドコ
ンタクト４８が、側壁スペーサ酸化物領域４４ａ，４４
ｂの間においてエミッタ２７の上部部分に沿って設けら
れている。ここに示された耐火性メタルコンタクトは、
ベースコンタクトの固有抵抗を減少させており、従って
本装置の速度を増加させている。真性ポリシリコン領域
３０に亘って延在するシリサイド４７の部分は、ショッ
トキーバリアダイオードのアノードとして作用する。
【００１５】ＳＢＤカソードコンタクト３６の上表面上
にシリサイドコンタクト５０が設けられている。シリサ
イド層５２が、ＳＢＤの真性ポリシリコン３２及び拡散
ソース領域２９ａ，２０ｂの上表面上に設けられている
。メタルシリサイド層５２は、ショットキーバリアダイ
オード６のアノードとして作用する。
にシリサイドコンタクト５０が設けられている。シリサ
イド層５２が、ＳＢＤの真性ポリシリコン３２及び拡散
ソース領域２９ａ，２０ｂの上表面上に設けられている
。メタルシリサイド層５２は、ショットキーバリアダイ
オード６のアノードとして作用する。
【００１６】本構成体は、更に、相互接続のために使用
されるメタル層５８ａ，５８ｂ，５８ｃから下側に存在
する構成を絶縁するために厚い（０．７乃至１．５ミク
ロン）酸化物層５６を有している。図１に示していない
面において、好適には、トランジスタ２のベースコンタ
クト２６，２６′の少なくとも一方及びエミッタコンタ
クト２７に対してメタル相互接続が設けられている。Ｉ
Ｉ．ＢｉＣＭＯＳ装置の製造シーケンス図２乃至１２は
、図１に示した集積回路の製造方法の一実施例を示して
いる。特に、図２は、この製造における第一段階におけ
る概略断面図を示している。この段階に到達するために
は、単結晶本体１０ａを砒素、アンチモンなどで埋め込
み層１６，１４を同時的に形成するためにマスクさせる
。領域１４及び１６を形成するために使用される注入エ
ネルギは、好適には、約５０乃至１００ｋｅＶの間であ
って、領域１４及び１６のドーパント濃度が約１×１０
１８乃至１×１０２０の間のものである。
されるメタル層５８ａ，５８ｂ，５８ｃから下側に存在
する構成を絶縁するために厚い（０．７乃至１．５ミク
ロン）酸化物層５６を有している。図１に示していない
面において、好適には、トランジスタ２のベースコンタ
クト２６，２６′の少なくとも一方及びエミッタコンタ
クト２７に対してメタル相互接続が設けられている。Ｉ
Ｉ．ＢｉＣＭＯＳ装置の製造シーケンス図２乃至１２は
、図１に示した集積回路の製造方法の一実施例を示して
いる。特に、図２は、この製造における第一段階におけ
る概略断面図を示している。この段階に到達するために
は、単結晶本体１０ａを砒素、アンチモンなどで埋め込
み層１６，１４を同時的に形成するためにマスクさせる
。領域１４及び１６を形成するために使用される注入エ
ネルギは、好適には、約５０乃至１００ｋｅＶの間であ
って、領域１４及び１６のドーパント濃度が約１×１０
１８乃至１×１０２０の間のものである。
【００１７】Ｎ＋領域１４及び１６を形成した後に、Ｐ
＋チャンネルストップ１９を形成するために本装置をマ
スクする。領域１９を形成するために使用される注入エ
ネルギは、好適には、約１００乃至１８０ｋｅＶの間で
あり、且つＰ＋埋め込み層のドーパント濃度は約１×１
０１７乃至１×１０１８の間である。好適には、Ｐ＋領
域はボロンでドープする。
＋チャンネルストップ１９を形成するために本装置をマ
スクする。領域１９を形成するために使用される注入エ
ネルギは、好適には、約１００乃至１８０ｋｅＶの間で
あり、且つＰ＋埋め込み層のドーパント濃度は約１×１
０１７乃至１×１０１８の間である。好適には、Ｐ＋領
域はボロンでドープする。
【００１８】次いで、該チャンネルストップマスクを除
去し且つ約１乃至１．２ミクロンの厚さで好適には約１
．１ミクロンの厚さを持った真性Ｎ型エピタキシャル層
１１を単結晶本体１０ａの表面に亘って成長させる。 次いで、酸化物領域２２ａ，２２ｂ，２２ｃ，２２ｄ，
２２ｅ，２２ｆを画定するために本装置上にホトレジス
トマスク（不図示）を形成する。該酸化物領域は、修正
型側壁マスク分離（ＳＷＡＭＩ）プロセスを使用して形
成する。このＳＷＡＭＩプロセスは、例えば、Ｃｈｉｎ
ｅｔ ａｌ．、ＩＥＥＥ・トランズアクションズ
・オン・エレクトロン・デバイシーズ、Ｖｏｌ．ＥＤ−
２９、Ｎｏ．４、１９８２年４月、ｐｐ．５３６−５４
０の文献に記載されている。幾つかの実施例においては
、このプロセスは本願出願人に譲渡されている米国特許
出願第５０２，９４３号（代理人ドケット番号８３３２
−２３７）に記載される如く修正される。
去し且つ約１乃至１．２ミクロンの厚さで好適には約１
．１ミクロンの厚さを持った真性Ｎ型エピタキシャル層
１１を単結晶本体１０ａの表面に亘って成長させる。 次いで、酸化物領域２２ａ，２２ｂ，２２ｃ，２２ｄ，
２２ｅ，２２ｆを画定するために本装置上にホトレジス
トマスク（不図示）を形成する。該酸化物領域は、修正
型側壁マスク分離（ＳＷＡＭＩ）プロセスを使用して形
成する。このＳＷＡＭＩプロセスは、例えば、Ｃｈｉｎ
ｅｔ ａｌ．、ＩＥＥＥ・トランズアクションズ
・オン・エレクトロン・デバイシーズ、Ｖｏｌ．ＥＤ−
２９、Ｎｏ．４、１９８２年４月、ｐｐ．５３６−５４
０の文献に記載されている。幾つかの実施例においては
、このプロセスは本願出願人に譲渡されている米国特許
出願第５０２，９４３号（代理人ドケット番号８３３２
−２３７）に記載される如く修正される。
【００１９】その後に、約２５０Åの厚さを持った成長
型スクリーン酸化物層を本装置の表面上に形成し且つマ
スクを形成してシンク領域１５，１７のみを露出させる
。約１００乃至１８０ｋｅＶの間の注入エネルギを使用
するシンク注入が好適であり、ドーパントとして燐を使
用する。その結果シンク領域１５，１７内に得られるド
ーパント濃度は約１×１０１８乃至１×１０２０の間で
ある。次いで、該シンク及びＮウエルをアニールし且つ
窒素中において従来の熱サイクルで加熱することにより
ドライブインさせる。
型スクリーン酸化物層を本装置の表面上に形成し且つマ
スクを形成してシンク領域１５，１７のみを露出させる
。約１００乃至１８０ｋｅＶの間の注入エネルギを使用
するシンク注入が好適であり、ドーパントとして燐を使
用する。その結果シンク領域１５，１７内に得られるド
ーパント濃度は約１×１０１８乃至１×１０２０の間で
ある。次いで、該シンク及びＮウエルをアニールし且つ
窒素中において従来の熱サイクルで加熱することにより
ドライブインさせる。
【００２０】図３は本処理ステップの次のシーケンスを
示している。約３５００Åの厚さを持った真性ポリシリ
コン層６４を本装置の表面に亘って付着形成し、且つポ
リシリコン層６４の熱酸化によりキャップ酸化物層６６
を形成する。次いで、ホトレジスト６５で本装置をマス
クし、少なくともバイポーラトランジスタのベース領域
を露出させる。次いで、ベース注入６７を行ない、その
後にアニーリングステップを実施する。好適実施例にお
いては、ベース注入６７は約３０乃至１００ｋｅＶの間
のエネルギを使用する。アニーリングの前に、ポリシリ
コンは約１×１０１７乃至１×１０１９の間の正味のド
ーパント濃度を有しており、且つこのドーパントの一部
がアニール期間中にベース領域１８内へ拡散する（図４
参照）。好適実施例においては、このアニールは、本構
成体を２０分乃至６０分の間９００乃至１０００℃へ加
熱することによって実施し、その結果、約１×１０１７
乃至１×１０１９の間のドーパント濃度であって好適に
は約１×１０１８のドーパント濃度を有し約１０００乃
至４０００Åの間の厚さを持ったＰ−ベース領域が得ら
れる。
示している。約３５００Åの厚さを持った真性ポリシリ
コン層６４を本装置の表面に亘って付着形成し、且つポ
リシリコン層６４の熱酸化によりキャップ酸化物層６６
を形成する。次いで、ホトレジスト６５で本装置をマス
クし、少なくともバイポーラトランジスタのベース領域
を露出させる。次いで、ベース注入６７を行ない、その
後にアニーリングステップを実施する。好適実施例にお
いては、ベース注入６７は約３０乃至１００ｋｅＶの間
のエネルギを使用する。アニーリングの前に、ポリシリ
コンは約１×１０１７乃至１×１０１９の間の正味のド
ーパント濃度を有しており、且つこのドーパントの一部
がアニール期間中にベース領域１８内へ拡散する（図４
参照）。好適実施例においては、このアニールは、本構
成体を２０分乃至６０分の間９００乃至１０００℃へ加
熱することによって実施し、その結果、約１×１０１７
乃至１×１０１９の間のドーパント濃度であって好適に
は約１×１０１８のドーパント濃度を有し約１０００乃
至４０００Åの間の厚さを持ったＰ−ベース領域が得ら
れる。
【００２１】その後に、マスク（不図示）を形成して、
究極的にベースコンタクト２６，２６′及びＳＢＤリン
グガード拡散ソース２９ａ，２９ｂとなる領域７０ａ，
７０ｂ，７０ｃ，７０ｄ（図４参照）を露出させる。こ
れらの領域７０ａ，７０ｂ，７０ｃ，７０ｄは、好適に
は、約１×１０１７乃至１×１０２０の間の濃度へＰ＋
へドープすることが好適であるが、ボロンを使用して約
１×１０１９のドーパント濃度とすることが好適である
。Ｐ＋マスクを除去し且つ別のマスク（不図示）を本装
置の表面上に形成し、究極的にはバイポーラコンタクト
２７、バイポーラコレクタコンタクト２０及びＳＢＤカ
ソードコンタクト３６として使用される領域６８ａ，６
８ｂ，６８ｃを露出させる。約１００ｋｅＶの注入エネ
ルギを使用して約１×１０１８乃至１×１０２０の間の
ドーパント濃度で好適には砒素を使用して約１×１０１
９乃至１×１０２０の間のドーパント濃度へこれらの領
域６８をＮ＋へドープする。これらの手順の間、領域６
９ａ及び６９ｂはマスクされたままであり、従ってその
下側に存在するポリシリコン領域は真性のままであり真
性ポリシリコン領域３０，３２を形成する。
究極的にベースコンタクト２６，２６′及びＳＢＤリン
グガード拡散ソース２９ａ，２９ｂとなる領域７０ａ，
７０ｂ，７０ｃ，７０ｄ（図４参照）を露出させる。こ
れらの領域７０ａ，７０ｂ，７０ｃ，７０ｄは、好適に
は、約１×１０１７乃至１×１０２０の間の濃度へＰ＋
へドープすることが好適であるが、ボロンを使用して約
１×１０１９のドーパント濃度とすることが好適である
。Ｐ＋マスクを除去し且つ別のマスク（不図示）を本装
置の表面上に形成し、究極的にはバイポーラコンタクト
２７、バイポーラコレクタコンタクト２０及びＳＢＤカ
ソードコンタクト３６として使用される領域６８ａ，６
８ｂ，６８ｃを露出させる。約１００ｋｅＶの注入エネ
ルギを使用して約１×１０１８乃至１×１０２０の間の
ドーパント濃度で好適には砒素を使用して約１×１０１
９乃至１×１０２０の間のドーパント濃度へこれらの領
域６８をＮ＋へドープする。これらの手順の間、領域６
９ａ及び６９ｂはマスクされたままであり、従ってその
下側に存在するポリシリコン領域は真性のままであり真
性ポリシリコン領域３０，３２を形成する。
【００２２】図５において、約１０００乃至１５００Å
の間の厚さを持った窒化物層６９を付着形成し、後の注
入物がエミッタを介して移動することを防止する。次い
で、約１０乃至２０分の間８５０乃至９５０℃において
アニールを行なう。
の間の厚さを持った窒化物層６９を付着形成し、後の注
入物がエミッタを介して移動することを防止する。次い
で、約１０乃至２０分の間８５０乃至９５０℃において
アニールを行なう。
【００２３】次いで、該窒化物の表面上にマスク（不図
示）を形成し、バイポーラトランジスタのベースコンタ
クト、エミッタコンタクト及びコレクタコンタクトを画
定すると共に、真性ポリシリコン領域、ガードリングソ
ース領域及びショットキーダイオードのカソードコンタ
クトを画定する。塩素又は臭素を使用してドライエッチ
を行なうと図６に示した構成が得られる。図７に示した
如く、例えばＢＦ２ 又はＢ＋などのドーパントを使用
してＰ型に軽度にドープした注入７１をバイポーラトラ
ンジスタの表面に亘って実施し、その場合にバイポーラ
トランジスタの外因的ベース領域のみがマスクによって
露出されている。より高度にドープしたＰ領域７４をバ
イポーラトランジスタの外因的ベース内に形成する。そ
の結果領域７４内において得られる正味のドーパント濃
度は約１×１０１７乃至１×１０２０であり、且つ約１
×１０１９が好適である。注入エネルギは、好適には、
約１０乃至５０ｋｅＶの間である。１１Ｂ＋をドーパン
トとして使用する場合、注入エネルギの下側の範囲が使
用される。
示）を形成し、バイポーラトランジスタのベースコンタ
クト、エミッタコンタクト及びコレクタコンタクトを画
定すると共に、真性ポリシリコン領域、ガードリングソ
ース領域及びショットキーダイオードのカソードコンタ
クトを画定する。塩素又は臭素を使用してドライエッチ
を行なうと図６に示した構成が得られる。図７に示した
如く、例えばＢＦ２ 又はＢ＋などのドーパントを使用
してＰ型に軽度にドープした注入７１をバイポーラトラ
ンジスタの表面に亘って実施し、その場合にバイポーラ
トランジスタの外因的ベース領域のみがマスクによって
露出されている。より高度にドープしたＰ領域７４をバ
イポーラトランジスタの外因的ベース内に形成する。そ
の結果領域７４内において得られる正味のドーパント濃
度は約１×１０１７乃至１×１０２０であり、且つ約１
×１０１９が好適である。注入エネルギは、好適には、
約１０乃至５０ｋｅＶの間である。１１Ｂ＋をドーパン
トとして使用する場合、注入エネルギの下側の範囲が使
用される。
【００２４】窒化物剥離期間中高度にドープしたシリコ
ン領域を保護するためにキャップ酸化を行なう。次いで
、本装置の表面から窒化物を剥離し、且つ低温酸化物（
ＬＴＯ）付着を実施する。次いで、該酸化物をエッチバ
ックし、当業者に公知の手段を使用して、図８に示した
如く、エミッタコンタクト２７、ベースコンタクト２６
，２６′、コレクタコンタクト２０、拡散ソース領域２
９ａ，２９ｂ及びＳＢＤカソードコンタクト３６の露出
された側部上にスペーサ酸化物７６ａ−７６ｋを残存さ
せる。次いで、少なくともバイポーラエミッタコンタク
ト２７上の側壁酸化物を保護するために、本装置上に別
のマスク７９（図９参照）を形成する。本装置を約８０
秒の間ＢＯＥでエッチングし、且つ図９に示した如く、
エミッタ側壁以外の側壁から該酸化物を除去する。
ン領域を保護するためにキャップ酸化を行なう。次いで
、本装置の表面から窒化物を剥離し、且つ低温酸化物（
ＬＴＯ）付着を実施する。次いで、該酸化物をエッチバ
ックし、当業者に公知の手段を使用して、図８に示した
如く、エミッタコンタクト２７、ベースコンタクト２６
，２６′、コレクタコンタクト２０、拡散ソース領域２
９ａ，２９ｂ及びＳＢＤカソードコンタクト３６の露出
された側部上にスペーサ酸化物７６ａ−７６ｋを残存さ
せる。次いで、少なくともバイポーラエミッタコンタク
ト２７上の側壁酸化物を保護するために、本装置上に別
のマスク７９（図９参照）を形成する。本装置を約８０
秒の間ＢＯＥでエッチングし、且つ図９に示した如く、
エミッタ側壁以外の側壁から該酸化物を除去する。
【００２５】図１０を参照すると、マスク（不図示）を
形成し、且つそこに示した領域において、即ちＰＭＯＳ
トランジスタのソース／ドレインの領域及びバイポーラ
トランジスタの外因的ベース領域において、高度のＰ＋
（ＢＦ２ ）注入８１を行なう。この注入の目的は、ベ
ースシート抵抗及びコンタクト抵抗を低下させるためで
ある。この注入は、約２０乃至１００ｋｅＶの間のエネ
ルギであって、好適には４０ｋｅＶのエネルギを使用す
る。次いで、約１０乃至２０秒の間約１０００乃至１１
００℃の温度で本装置をＲＴＡアニーリングを行なう。
形成し、且つそこに示した領域において、即ちＰＭＯＳ
トランジスタのソース／ドレインの領域及びバイポーラ
トランジスタの外因的ベース領域において、高度のＰ＋
（ＢＦ２ ）注入８１を行なう。この注入の目的は、ベ
ースシート抵抗及びコンタクト抵抗を低下させるためで
ある。この注入は、約２０乃至１００ｋｅＶの間のエネ
ルギであって、好適には４０ｋｅＶのエネルギを使用す
る。次いで、約１０乃至２０秒の間約１０００乃至１１
００℃の温度で本装置をＲＴＡアニーリングを行なう。
【００２６】次いで、例えばチタン、モリブデン、タン
タル、タングステンなどのような耐火性金属の層を本装
置の表面に亘って付着形成する。当業者に公知の手段を
使用して、該層を加熱して、付着した金属がポリシリコ
ン及びシリコンと接触する領域においてメタルシリサイ
ド（金属珪化物）を形成する。次いで、残存する未反応
の金属を本装置からエッチング除去し、図１１に示した
構成とさせる。好適には、シリサイド反応は二つのステ
ップで行なわれる。初期的に付着したチタンを第一時間
期間の間隣接するポリシリコン及びシリコンと反応させ
る。これは、隣接する層へ接着する初期的な量のシリサ
イドを形成するのに必要なものである。この第一反応に
おいて、チタンはＳｉＯ２ と反応することはない。未
反応のチタン、即ち主に何れかの酸化物と接触している
チタンを、例えばＨ２ Ｏ２ 又はＮＨ３ ＯＨを使用
して除去する。本装置を再度加熱して第二シリサイド反
応を起こさせ、チタンと隣接するポリシリコン及びエピ
タキシャルシリコンとの間の反応を完了させる。この反
応は、好適には、所望により二つのステップで行なわれ
る。なぜならば、単一ステップ又はパルス状でのチタン
の反応は、側壁酸化物層とチタンとの不所望な反応を発
生する場合があるからである。
タル、タングステンなどのような耐火性金属の層を本装
置の表面に亘って付着形成する。当業者に公知の手段を
使用して、該層を加熱して、付着した金属がポリシリコ
ン及びシリコンと接触する領域においてメタルシリサイ
ド（金属珪化物）を形成する。次いで、残存する未反応
の金属を本装置からエッチング除去し、図１１に示した
構成とさせる。好適には、シリサイド反応は二つのステ
ップで行なわれる。初期的に付着したチタンを第一時間
期間の間隣接するポリシリコン及びシリコンと反応させ
る。これは、隣接する層へ接着する初期的な量のシリサ
イドを形成するのに必要なものである。この第一反応に
おいて、チタンはＳｉＯ２ と反応することはない。未
反応のチタン、即ち主に何れかの酸化物と接触している
チタンを、例えばＨ２ Ｏ２ 又はＮＨ３ ＯＨを使用
して除去する。本装置を再度加熱して第二シリサイド反
応を起こさせ、チタンと隣接するポリシリコン及びエピ
タキシャルシリコンとの間の反応を完了させる。この反
応は、好適には、所望により二つのステップで行なわれ
る。なぜならば、単一ステップ又はパルス状でのチタン
の反応は、側壁酸化物層とチタンとの不所望な反応を発
生する場合があるからである。
【００２７】図１１に示した如く、バイポーラポリシリ
コンベースコンタクト２６，２６′は、それらの水平な
上表面に亘って及びそれらの垂直な側壁に沿ってシリサ
イド４６，４６′で被覆されている。更に、シリサイド
コンタクト４７，４７′は、単結晶ベースの水平な上表
面に沿って垂直側壁からエミッタ２７の側壁酸化物４４
ａ，４４ｂに到達するまで延在している。シリサイド４
６，４８は、ベースコンタクト２６に隣接する真性ポリ
シリコン領域３０上を延在している。シリサイド層４８
はシリサイド層４６と実質的に連続的である。エミッタ
２７のシリサイドコンタクト４８は、一方の側壁酸化物
４４ａから反対側の側壁酸化物４４ｂへエミッタの水平
な上表面に亘って延在している。コレクタコンタクト２
０上のシリサイド８０は、コレクタコンタクトの両方の
垂直側壁に沿って上方に延在し且つ該コンタクトの水平
な上表面に亘って完全に延在し、フィールド酸化物領域
２２ａ及び２２ｄ上で終端している。シリサイド層５２
は、真性ポリシリコン領域３２の水平な上表面に亘って
延在し且つ拡散ソース領域２９ａ，２９ｂ上を延在して
いる。シリサイド５０は、ＳＢＤカソードコンタクト３
６の水平な上表面に亘って延在している。
コンベースコンタクト２６，２６′は、それらの水平な
上表面に亘って及びそれらの垂直な側壁に沿ってシリサ
イド４６，４６′で被覆されている。更に、シリサイド
コンタクト４７，４７′は、単結晶ベースの水平な上表
面に沿って垂直側壁からエミッタ２７の側壁酸化物４４
ａ，４４ｂに到達するまで延在している。シリサイド４
６，４８は、ベースコンタクト２６に隣接する真性ポリ
シリコン領域３０上を延在している。シリサイド層４８
はシリサイド層４６と実質的に連続的である。エミッタ
２７のシリサイドコンタクト４８は、一方の側壁酸化物
４４ａから反対側の側壁酸化物４４ｂへエミッタの水平
な上表面に亘って延在している。コレクタコンタクト２
０上のシリサイド８０は、コレクタコンタクトの両方の
垂直側壁に沿って上方に延在し且つ該コンタクトの水平
な上表面に亘って完全に延在し、フィールド酸化物領域
２２ａ及び２２ｄ上で終端している。シリサイド層５２
は、真性ポリシリコン領域３２の水平な上表面に亘って
延在し且つ拡散ソース領域２９ａ，２９ｂ上を延在して
いる。シリサイド５０は、ＳＢＤカソードコンタクト３
６の水平な上表面に亘って延在している。
【００２８】図１２は製造シーケンスにおける次のステ
ップを示しており、その場合、酸化物層５６が付着形成
され且つマスクされてその中にコンタクト孔５７を形成
している。本装置の表面上にメタル（金属）を付着形成
し、マスクし、且つ選択した領域からエッチングして、
図１に示した装置を与えている。ＩＩＩ．装置性能図１
３は本発明の一実施例に基づいて製造したショットキー
ダイオードのノルデス（Ｎｏｒｄｅｓ）プロットを示し
たグラフ図である。図１３に示した如く、最小電圧のＶ
＝０．３５２Ｖにおいて、バリア高さは０．６１５Ｖで
ある。図１４は本発明の一実施例に基づいて製造したシ
ョットキーダイオードに対する順方向電圧対順方向電流
の対数プロットを示したグラフ図である。この図は、特
に約０．１乃至約０．７Ｖの順方向電圧の範囲において
望ましい直線関係が得られることを示しており、且つシ
ョットキーダイオードのリーク電流が小さいものである
ことを示している。
ップを示しており、その場合、酸化物層５６が付着形成
され且つマスクされてその中にコンタクト孔５７を形成
している。本装置の表面上にメタル（金属）を付着形成
し、マスクし、且つ選択した領域からエッチングして、
図１に示した装置を与えている。ＩＩＩ．装置性能図１
３は本発明の一実施例に基づいて製造したショットキー
ダイオードのノルデス（Ｎｏｒｄｅｓ）プロットを示し
たグラフ図である。図１３に示した如く、最小電圧のＶ
＝０．３５２Ｖにおいて、バリア高さは０．６１５Ｖで
ある。図１４は本発明の一実施例に基づいて製造したシ
ョットキーダイオードに対する順方向電圧対順方向電流
の対数プロットを示したグラフ図である。この図は、特
に約０．１乃至約０．７Ｖの順方向電圧の範囲において
望ましい直線関係が得られることを示しており、且つシ
ョットキーダイオードのリーク電流が小さいものである
ことを示している。
【００２９】以下の表Ｉは本発明の一実施例に基づいて
構成したショットキーダイオードに対する測定パラメー
タを示している。１０Ｖにおけるリーク電流Ｉｒ は比
較的小さい。１０μＡの電流におけるブレークダウン電
圧Ｖｒ は約−２８Ｖである。１０μＡにおける順方向
（スレッシュホールド）電圧は約０．５Ｖである。従来
公知の如く、例えば順方向電圧の値などのような種々の
パラメータは、メタルシリサイドの代わりに例えばアル
ミニウムを使用することにより異なった物質を使用して
調節することが可能である。
構成したショットキーダイオードに対する測定パラメー
タを示している。１０Ｖにおけるリーク電流Ｉｒ は比
較的小さい。１０μＡの電流におけるブレークダウン電
圧Ｖｒ は約−２８Ｖである。１０μＡにおける順方向
（スレッシュホールド）電圧は約０．５Ｖである。従来
公知の如く、例えば順方向電圧の値などのような種々の
パラメータは、メタルシリサイドの代わりに例えばアル
ミニウムを使用することにより異なった物質を使用して
調節することが可能である。
【００３０】
表Ｉ
Ｉｒ （アンペア） Ｖｒ （ボル
ト） Ｖｆ （ボルト） ダイオード ＃
１ ２．７４×１０−１１ −２．８６
×１０１ ５．０６×１０−１
ダイオード ＃２ −３．１３×１０−１１
−２．８３ ×１０１ ４．９８×
１０−１ ダイオード ＃３ −６．３８
×１０−１１ −２．８５ ×１０１
４．９８×１０−１ 図１３及び１４及び表Ｉは、上述した如くに製造した装
置はショットキーダイオードとして動作することを示し
ている。
表Ｉ
Ｉｒ （アンペア） Ｖｒ （ボル
ト） Ｖｆ （ボルト） ダイオード ＃
１ ２．７４×１０−１１ −２．８６
×１０１ ５．０６×１０−１
ダイオード ＃２ −３．１３×１０−１１
−２．８３ ×１０１ ４．９８×
１０−１ ダイオード ＃３ −６．３８
×１０−１１ −２．８５ ×１０１
４．９８×１０−１ 図１３及び１４及び表Ｉは、上述した如くに製造した装
置はショットキーダイオードとして動作することを示し
ている。
【００３１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能なものであることは勿論
である。例えば上述した実施例においては特定のドーパ
ント濃度に関して説明したが、本発明の技術的範囲を逸
脱することなしに広範な範囲のドーパント濃度を使用す
ることが可能であることは勿論である。更に、上述した
実施例においては主にバイポーラ装置に関して説明した
が、本発明の多くの側面はＢｉＣＭＯＳ装置、ＭＯＳＦ
ＥＴ、又はその他の分離されたデバイスの製造に適用可
能であることは勿論である。本発明のショットキーダイ
オードがＢｉＣＭＯＳ装置を製造する全体的なプロセス
の一部として形成される場合には、例えば、１９９０年
４月２日に出願された本願出願人に譲渡されている米国
特許出願第５０３，４９８号に記載されているような付
加的な処理ステップを使用する。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能なものであることは勿論
である。例えば上述した実施例においては特定のドーパ
ント濃度に関して説明したが、本発明の技術的範囲を逸
脱することなしに広範な範囲のドーパント濃度を使用す
ることが可能であることは勿論である。更に、上述した
実施例においては主にバイポーラ装置に関して説明した
が、本発明の多くの側面はＢｉＣＭＯＳ装置、ＭＯＳＦ
ＥＴ、又はその他の分離されたデバイスの製造に適用可
能であることは勿論である。本発明のショットキーダイ
オードがＢｉＣＭＯＳ装置を製造する全体的なプロセス
の一部として形成される場合には、例えば、１９９０年
４月２日に出願された本願出願人に譲渡されている米国
特許出願第５０３，４９８号に記載されているような付
加的な処理ステップを使用する。
【図１】 本発明の一実施例に基づいて構成した集積
回路の一部を示した概略断面図であってショットキーバ
リアダイオード（ＳＢＤ）及びショットキーバリアダイ
オードクランプ型ＮＰＮバイポーラトランジスタを示し
た断面図。
回路の一部を示した概略断面図であってショットキーバ
リアダイオード（ＳＢＤ）及びショットキーバリアダイ
オードクランプ型ＮＰＮバイポーラトランジスタを示し
た断面図。
【図２】 図１に示したタイプの集積回路を製造する
方法の１段階における状態を示した概略断面図。
方法の１段階における状態を示した概略断面図。
【図３】 図１に示したタイプの集積回路を製造する
方法の１段階における状態を示した概略断面図。
方法の１段階における状態を示した概略断面図。
【図４】 図１に示したタイプの集積回路を製造する
方法の１段階における状態を示した概略断面図。
方法の１段階における状態を示した概略断面図。
【図５】 図１に示したタイプの集積回路を製造する
方法の１段階における状態を示した概略断面図。
方法の１段階における状態を示した概略断面図。
【図６】 図１に示したタイプの集積回路を製造する
方法の１段階における状態を示した概略断面図。
方法の１段階における状態を示した概略断面図。
【図７】 図１に示したタイプの集積回路を製造する
方法の１段階における状態を示した概略断面図。
方法の１段階における状態を示した概略断面図。
【図８】 図１に示したタイプの集積回路を製造する
方法の１段階における状態を示した概略断面図。
方法の１段階における状態を示した概略断面図。
【図９】 図１に示したタイプの集積回路を製造する
方法の１段階における状態を示した概略断面図。
方法の１段階における状態を示した概略断面図。
【図１０】 図１に示したタイプの集積回路を製造す
る方法の１段階における状態を示した概略断面図。
る方法の１段階における状態を示した概略断面図。
【図１１】 図１に示したタイプの集積回路を製造す
る方法の１段階における状態を示した概略断面図。
る方法の１段階における状態を示した概略断面図。
【図１２】 図１に示したタイプの集積回路を製造す
る方法の１段階における状態を示した概略断面図。
る方法の１段階における状態を示した概略断面図。
【図１３】 本発明に基づいて製造したショットキー
ダイオードに対するＶｆｗｄ 対Ｆ（Ｖｆｗｄ ）のノ
ルデス（Ｎｏｒｄｅｓ）プロットを示したグラフ図。
ダイオードに対するＶｆｗｄ 対Ｆ（Ｖｆｗｄ ）のノ
ルデス（Ｎｏｒｄｅｓ）プロットを示したグラフ図。
【図１４】 本発明に基づいて形成したショットキー
ダイオードに対するＶｆｗｄ 対Ｉｆｗｄ の対数プロ
ットを示したグラフ図。
ダイオードに対するＶｆｗｄ 対Ｉｆｗｄ の対数プロ
ットを示したグラフ図。
２ バイポーラトランジスタ
４ ショットキーダイオード
６ ショットキーバリアダイオード
１６ａ コレクタ
３０，３２ 真性ポリシリコン領域
４６，４８ 金属シリサイド
Claims (11)
- 【請求項１】 ショットキーバリアダイオードにおい
て、上表面を持ったＮ型にドープしたシリコンの層、前
記Ｎ型にドープしたシリコンの層の前記上表面に隣接し
ており上表面を持った真性ポリシリコンの層、前記真性
ポリシリコンの層の前記上表面に隣接したメタルシリサ
イドの層、前記Ｎ型にドープしたシリコンの層への電気
的接続を与えるための第一コンタクト手段、を有するこ
とを特徴とするショットキーバリアダイオード。 - 【請求項２】 請求項１において、前記第一コンタク
ト手段が集積回路内に形成されているＮ型活性層を有す
ることを特徴とするショットキーバリアダイオード。 - 【請求項３】 請求項１において、更に、前記メタル
シリサイドの層へ電気的接続を与えるための第二コンタ
クト手段を有することを特徴とするショットキーバリア
ダイオード。 - 【請求項４】 請求項３において、前記第二コンタク
ト手段が前記メタルシリサイドの層の少なくとも一部に
隣接するメタル層を有することを特徴とするショットキ
ーバリアダイオード。 - 【請求項５】 請求項１において、前記ショットキー
バリアダイオードが集積回路の一部として形成されてお
り、前記集積回路がバイポーラトランジスタを有してお
り、且つ前記第一コンタクト手段が前記バイポーラトラ
ンジスタのコレクタへ電気的接続を与えていることを特
徴とするショットキーバリアダイオード。 - 【請求項６】 請求項５において、前記メタルシリサ
イドの層が前記バイポーラトランジスタのベースの少な
くとも一部に隣接していることを特徴とするショットキ
ーバリアダイオード。 - 【請求項７】 ショットキーバリアダイオードクラン
プ型トランジスタにおいて、バイポーラトランジスタの
コレクタ領域とエミッタ領域とベース領域とを形成する
活性領域を具備する基板、コレクタコンタクトとエミッ
タコンタクトとベースコンタクトとを形成する前記基板
に隣接するドープしたポリシリコン領域、前記コレクタ
領域の一部に隣接した少なくとも第一真性ポリシリコン
領域、少なくとも前記真性ポリシリコン及び前記ベース
コンタクトの上側に存在するメタルシリサイド、を有し
ており、前記メタルシリサイドの少なくとも一部がショ
ットキーバリアダイオードのアノードを形成することを
特徴とするショットキーバリアダイオードクランプ型ト
ランジスタ。 - 【請求項８】 請求項７において、前記ショットキー
バリアダイオードが前記トランジスタのコレクタ・ベー
ス接合と並列接続されていることを特徴とするショット
キーバリアダイオードクランプ型トランジスタ。 - 【請求項９】 ショットキーバリアダイオードを製造
する方法において、単結晶基板を用意し、前記基板上に
エピタキシャル層を成長させ、前記基板及びエピタキシ
ャル層の一部を選択的にドーピングして上表面を持った
Ｎ導電型領域を設け、前記Ｎ導電型領域の少なくとも一
部に隣接して真性ポリシリコンの層を付着形成し、前記
ポリシリコン層の少なくとも一部上にメタルシリサイド
層を形成してショットキーバリアダイオードのアノード
を設ける、上記各ステップを有することを特徴とする方
法。 - 【請求項１０】 請求項９において、更に、前記Ｎ導
電型領域に隣接して埋め込み層を形成し、前記埋め込み
層から前記エピタキシャル層の前記上表面へ延在するシ
ンク領域を形成し、前記埋め込み層及びシンク領域が実
質的に導電性の経路を与えることを特徴とする方法。 - 【請求項１１】 請求項９において、更に、前記ショ
ットキーバリアダイオードと並列のコレクタ・ベース接
合を持ったバイポーラトランジスタを形成することを特
徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US569789 | 1990-08-17 | ||
| US07/569,789 US5109256A (en) | 1990-08-17 | 1990-08-17 | Schottky barrier diodes and Schottky barrier diode-clamped transistors and method of fabrication |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04359566A true JPH04359566A (ja) | 1992-12-11 |
| JP3232111B2 JP3232111B2 (ja) | 2001-11-26 |
Family
ID=24276857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20603191A Expired - Fee Related JP3232111B2 (ja) | 1990-08-17 | 1991-08-16 | ショットキーバリアダイオード及びショットキーバリアダイオードクランプ型トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5109256A (ja) |
| JP (1) | JP3232111B2 (ja) |
| KR (1) | KR100200059B1 (ja) |
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