JPH03246964A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はバイポーラトランジスタ又はショットキバリア
ダイオード等の素子を有する半導体集積回路装置の製造
方法に関する。

［従来の技術］ 従来、バイポーラトランジスタ又はショットキバリアダ
イオード等の素子を有する半導体集積回路装置において
は、半導体基板内に高濃度不純物を導入して埋込領域が
形成されている。そして、このような半導体集積回路装
置においては、前記素子の表面に前記埋込領域を引き出
すオーミックコンタクトを設けることにより前記素子に
寄生する直列抵抗値を低減し、前記素子の電気的特性を
向上させている。

第３図（ａ）乃至（ｅ）は従来のＢｉ−ＣＭＯ８集積回
路装置の製造方法を工程順に示す断面図である。

先ず、第３図（ａ）に示すように、Ｐ型シリコン基板１
の表面にＮ＋型型埋領領域２ａ２ｂ及びＰ＋型埋込領域
３ａ、３ｂを相互に所定間隔をおいて選択的に形成する
。

次に、第３図（ｂ）に示すように、Ｐ型シリコン基板１
の全面にＮ型７９７７層５をエピタキシャル成長させる
。その後、Ｐ“型埋込領域３　ａ　＋３ｂの直上域のＮ
型７９７７層５の表面に夫々Ｐ＋型埋込領域３　ａ　＋
　３　ｂに達するＰ型ウェル領域６ａ、６ｂを選択的に
形成する。また、Ｎ＋型型埋領領域２ａ直上域のＮ型７
９７７層５の表面にＮ型ウェル領域７ａを選択的に形成
する。

次に、第３図（Ｃ）に示すように、Ｐ型シリコン基板１
の表面にフィールド酸化膜８を選択的に形成することに
よりＰ型ウェル領域６ａ１Ｎ型ウェル領域７ａ及びＮ型
７９７７層５を素子分離すると共に、Ｐ型ウェル領域６
ａ及びＮ型ウェル領域７ａの表面にゲート酸化膜９ａを
形成し、Ｎ型７９７７層５の表面に酸化膜９ｂを形成す
る。このＰ型ウェル領域６ａ及びＮ型ウェル領域７ａに
は夫々ＮチャネルＭＯ８）ランジスタ及びＰチャネルＭ
Ｏ８）ランジスタが形成され、Ｎ型７９７７層５にはバ
イポーラトランジスタが形成される。

次に、Ｐ型ウェル領域６ａ及びＮ型ウェル領域７ａの表
面に夫々チャネルドープ領域２０ａ、２０ｂを形成した
後に、Ｎ型７９７７層５のコレクタ形成領域上の酸化膜
９ｂを除去する。

次に、第３図（ｄ）に示すように、Ｐ型シリコン基板１
の全面に多結晶シリコン膜を被着した後に、この多結晶
シリコン膜にリン等の不純物を拡散させる。このとき、
酸化膜９ｂが除去されたコレクタ形成領域のＮ型７９７
７層５の表面には前記多結晶シリコン膜から不純物が拡
散してＮ”型コレクタ領域１１が形成される。また、こ
のＮ＋＋コレクタ領域１１は以後の熱処理により更に深
く形成される。次に、前記多結晶シリコン膜をパターニ
ングして選択的に除去することにより、Ｐ型ウェル領域
６ａ及びＮ型ウェル領域７ａ上にゲート電極１０ａを形
成すると共に、Ｎ″型コレクタ領域１１上にコレクタ電
極１０ｂを形成する。

次に、第３図（ｅ）に示すように、各ゲート電極１０ａ
の側方にのみシリコン酸化膜からなるＬＤＤ側壁２２を
形成した後に、Ｐ型ウェル領域６ａ及びＮ型ウェル領域
７ａの表面に夫々Ｎ＋型ソース・ドレイン電極１３ａ及
びＰ＋型ソース・ドレイン電極１４ａを形成する。これ
により、Ｐ型ウェル領域６ａ及びＮ型ウェル領域７ａに
は、夫々ＮチャネルＭＯ８）ランジスタ及びＰチャネル
ＭＯ８）ランジスタが形成される。

一方、Ｎ型７９７７層５の表面には、夫々Ｐ型ベース領
域１２及びＰ＋型外部ベース領域１４ｂを選択的に形成
する。そして、Ｐ型ベース領域１２上の酸化膜９ｂを選
択的に除去して開口部を形成した後に、この開口部を含
むＰ型ベース領域１２上にポリシリコンからなるエミッ
タ電極１５を形成し、このエミッタ電極１５から不純物
を拡散することによりＰ型ベース領域１２の表面にＮ＋
＋エミッタ領域１６を形成する。これにより、Ｎ型７９
７７層５にはバイポーラトランジスタが形成される。

［発明が解決しようとする課題］ しかしながら、上述した従来のＢｉ−ＣＭＯ８集積回路
装置の製造方法においては、リン又はヒ素等の不純物を
高濃度に含んだ多結晶シリコン膜を加熱することにより
不純物を拡散させてオーミックコンタクト（Ｎ＋＋コレ
クタ領域１１）を形成している。このため、Ｂｉ　−Ｃ
ＭＯ８集積回路装置の高速化及び高性能化に伴って製造
プロセスが低温化されると、Ｎ＋型フレクタ領域１１が
浅くなってしまうので、バイポーラトランジスタに寄生
するコレクタの内部抵抗を低減することが困難であると
いう問題点がある。

一方、Ｎ型７９７７層５を薄く形成し、又はＮ“型埋込
領域２ｂを高濃度化することによりコレクタの内部抵抗
を低減することが可能である。

しかしながら、この場合、コレクタ・ベース間の容量が
増加するため、バイポーラトランジスタにおいて高周波
特性の劣化又は接合耐圧の劣化を招来するという問題点
がある。

本発明はかかる問題点に鑑みてなされたものであって、
バイポーラトランジスタ又はショットキバリアダイオー
ド等の素子を有する半導体集積回路装置の製造方法にに
おいて、前記素子に寄生する直列抵抗を低減することが
できる半導体集積回路装置の製造方法を提供することを
目的とする。

［課題を解決するための手段］ 本発明に係る半導体集積回路装置の製造方法は、第１導
電型の半導体基板の表面に第１の第２導電型不純物を選
択的に導入して第１の半導体層を形成する工程と、前記
第１の半導体層の表面に前記第１の第２導電型不純物よ
りも拡散係数が大きい第２の第２導電型不純物を選択的
に導入して第２の半導体層を形成する工程と、前記半導
体基板上に前記第１及び第２の半導体層よりも不純物濃
度が低い第２導電型の第３の半導体層を成長させる工程
と、熱処理により前記第２の半導体層中の前記第２の第
２導電型不純物を前記第３の半導体層中にドライブイン
拡散させる工程と、前記第２の半導体層の直上域の前記
第３の半導体層の表面にこの第３の半導体層よりも不純
物濃度が高い第２導電型の第４の半導体層を選択的に形
成する工程とを有することを特徴とする。

［作用コ 本発明においては、第１導電型の半導体基板の表面に第
１の第２導電型不純物を選択的に導入して第１の半導体
層を形成した後に、前記第１の半導体層の表面に前記第
１の第２導電型不純物よりも拡散係数が大きい第２の第
２導電型不純物を選択的に導入して第２の半導体層を形
成する。このため、前記半導体基板上に前記第１及び第
２の半導体層よりも不純物濃度が低い第２導電型の第３
の半導体層を成長させて前記第１及び第２の半導体層を
埋め込んだ後に、前記半導体基板を熱処理すると、前記
第１の不純物よりも拡散係数が大きい前記第２の第２導
電型不純物が前記第２の半導体層から前記第３の半導体
層中に選択的にドライブイン拡散する。その後、前記第
２の半導体層の直上域の前記第３の半導体層の表面に前
記第１の半導体層のコンタクトとなる第４の半導体層を
選択的に形成する。従って、前記ドライブイン拡散工程
以降の工程を低温化することにより前記第４の半導体層
を浅く形成しても、この第４の半導体層の下方には前記
第２の半導体層が形成されているので、この第２の半導
体層により前記第１の半導体層と前記第４の半導体層と
の間の直列抵抗を低減することができる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）乃至（ｆ）は本発明の第１の実施例に係る
Ｂｉ−ＣＭＯ８集積回路装置の製造方法を工程順に示す
断面図である。

先ず、第１図（ａ）に示すように、不純物濃度が例えば
５Ｘ　１０１４乃至５Ｘ１０”ｃｍ−’であるＰ型シリ
コン基板１の表面に、プリデポジション拡散によりアン
チモンを選択的に導入して最大不純物濃度が例えばｌｏ
ｌｇ乃至１０”ｃｍ−’であるＮ＋型型埋領領域２ａ　
＋　　２　ｂを形成する。次いで、Ｐ型シリコン基板１
の表面にイオン注入又はブリデポジション拡散によりホ
ウ素を選択的に導入して最大不純物濃度が例えば１ｏＬ
７乃至１０′９ｃＩＨ−３であるＰ“型埋込領域３ａ＋
３ｂを形成する。

次に、第１図（ｂ）に示すように、Ｎ＋型型埋領領域２
ｂ表面に固相拡散又はイオン注入によりリンを選択的に
導入して最大不純物濃度が例えば１０１８乃至１０”ｃ
ｍ−３であるＮ９型埋込領域４を形成する。

次に、第１図（Ｃ）に示すように、温度が９００乃至１
０００℃においてＰ型シリコン基板１の全面に不純物濃
度が例えば１０１５乃至１０１６ｃｍ””であり、厚さ
が例えばｌ乃至２μｍのＮ型７９２７層５をエピタキシ
ャル成長させる。その後、Ｐ＋型埋込領域３ａ、３ｂの
直上域のＮ型７９２７層５の表面にイオン注入により加
速電圧が１５０ＫＶ、　　ドーズ量が１０１２乃至１０
”ｃ＋ａ−２の条件にてホウ素を選択的に導入して夫々
Ｐ＋型埋込領域３　ａ　＋　　３　ｂに達するＰ型ウェ
ル領域８　ａ　＋　　８　ｂを形成する。また、Ｎ”型
埋込領域２ａの直上域のＮ型７９２７層５の表面にイオ
ン注入により加速電圧が１５０ＫＶ、ドーズ量が１０″
乃至１０ｔ３ｃ１１−２の条件にてリンを選択的に導入
してＮ型ウェル領域７ａを形成する。

次に、第１図（ｄ）に示すように、Ｐ型シリコン基板１
を９５０乃至１０００°Ｃに加熱して、選択酸化法によ
りＰ型シリコン基板１の表面に膜厚が例えば０．５乃至
０．８μｍのシリコン窒化膜からなるフィールド酸化膜
８を選択的に形成することによりＰ型つェル領域ｅ　ａ
　Ｘ　Ｎ型ウェル領域７ａ及びＮ型２９７７層５を素子
分離する。このＰ型ウェル領域６ａ及びＮ型ウェル領域
７ａには夫々ＮチャネルＭＯ８）ランジスタ及びＰチャ
ネルＭＯ８）ランジスタが形成され、Ｎ型２９７７層５
にはバイポーラトランジスタが形成される。また、この
熱処理によりアンチモンに比して拡散係数が大きいリン
がＮ＋型型埋領領域４らＮ型２９７７層５に拡散する。

次に、Ｐ型シリコン基板１を８５０乃至９００″Ｃに加
熱して、Ｐ型ウェル領域６ａ及びＮ型ウェル領域７ａと
Ｎ型２９７７層５の表面に夫々膜厚が例えばＩＯ乃至３
０ｎｍのゲート酸化膜９ａと酸化膜９ｂを形成する。次
いで、イオン注入によりＰ型ウェル領域６ａ及びＮ型ウ
ェル領域７ａの表面にホウ素を導入して夫々チャネルド
ープ領域２０ａ、２０ｂを形成する。

次に、第１図（ｅ）に示すように、タングステンシリサ
イド又はチタンシリサイドを使用して、Ｐ型ウェル領域
６ａ及びＮ型ウェル領域７ａの直上域のゲート酸化膜９
ａ上に夫々ゲートポリサイド電極１０ｃを選択的に形成
する。その後　Ｎ　（１型埋込領域４の直上域のＮ型２
９７７層５及びＰ型ウェル領域６ａの表面にイオン注入
により加速電圧が３０乃至５０ＫＶ、　　ドーズ量が１
ｘｌＯ′３乃至５×１０１３ｃＩ１１−２の条件にてリ
ンを導入して夫々Ｎ型領域２１ａ及び２１ｂを形成する
。なお、Ｎ型領域２１ａはＮチャネルＭＯ８）ランジス
タの低濃度ソース拳ドレイン領域となり、Ｎ型領域２１
ｂはバイポーラトランジスタのコレクタ領域の一部とな
る。

次に、第１図（ｆ）に示すように、Ｎ型２９７７層５の
表面にイオン注入により加速電圧が１５乃至４０ＫＶ１
　　ドーズ量が　ｌＸｌ０”乃至５Ｘ１０”ａｍ−２の
条件にてホウ素を導入してＰ型ベース領域１２を形成す
る。次に、各ゲートポリサイド電極１０ｃの側方にのみ
シリコン酸化膜からなるＬＤＤ側壁２２を形成する。次
いで、Ｎ型領域２１ａ及び２１ｂの表面にイオン注入に
より加速電圧が５０乃至８０ＫＶ、　　ドーズ量がｌθ
″乃至１０１６ｃｍ−２の条件にてヒ素を導入して夫々
Ｐ＋型ソース・ドレイン領域１コ３ａ及びＮ＋＋コレク
タ領域１３ｂを形成する。

次に、Ｎ型ウェル領域７ａ及びＰ型ベース領域１２の表
面にイオン注入により加速電圧が２０乃至４０ＫＶ、　
　ドース量が＋０１５乃至１０１６ｃｍ””の条件にて
ホウ素を選択的に導入して夫々Ｐ＋型ソース・ドレイン
電極１４ａ及びＰ′″型外型外−ベース領域１４ｂ成す
る。これにより、Ｐ型ウェル領域６ａ及びＮ型ウェル領
域７ａには、夫々ＮチャネルＭＯＳトランジスタ及びＰ
チャネルＭＯ３）ランジスタが形成される。

次に、Ｐ型シリコン基板１の全面に膜厚が例えば０．１
乃至０．２μｍのシリコン酸化膜を成長させた後に３Ｐ
型ベース領域１２の直上域の前記シリコン酸化膜及び酸
化膜９ｂを選択的に除去して開口部を形成する。そして
、この開口部を含むＰ型ベース領域１２上に厚さが例え
ば約０．２μｍのポリシリコンからなるエミッタ電極１
５を形成し、このエミッタ電極１５から不純物を拡散さ
せることによりＰ型ベース領域１２の表面にＮ＋＋エミ
ッタ領域１６を形成する。これにより、Ｎ型２９７７層
５には、バイポーラトランジスタが形成される。

そして、このように形成されたＮチャネルＭＯＳトラン
ジスタ、ＰチャネルＭＯ８）ランジスタ及びバイポーラ
トランジスタに対してコンタクトの開口、メタライゼー
ション及び絶縁膜の形成を行なうことにより、所望の特
性を有するＢｉ−ＣＭＯ８集積回路装置を製造すること
ができる。

本実施例においては　Ｎ　＋型コレクタ領域１３ｂの下
方のＮ＋型型埋領領域２ｂ表面にＮ４型埋込領域４を選
択的に形成している。そして、このＮ＋型型埋領領域４
中不純物はＮ＋型型埋領領域２ｂ不純物よりも拡散係数
が大きいので　Ｎ　＋型埋込領域４中の不純物は第１図
（ｄ）に示す熱処理によってＮ＋型型埋領領域４上方の
Ｎ型２９７７層Ｓ中に拡散する。このため、この熱処理
工程以降の工程を低温化することによりＮ１型コレクタ
領域１３ｂを浅く形成しても　Ｎ　＋型コレクタ領域１
３ｂの下方にＮ＋型型埋領領域４形成しであるので、こ
のＮ＋型型埋領領域４よりＮ＋型型埋領領域２ｂＮ＋＋
コレクタ領域１３ｂとの間のコレクタ内部抵抗を低減す
ることができる。

また、本実施例においては、Ｎ＋型型埋領領域４設けて
いるためＮ＋＋コレクタ領域１３ｂを深く形成する必要
がない。このため、本願発明を上述の如＜Ｂｉ　−ＣＭ
Ｏ８集積回路装置の製造に適用する場合には、Ｎ＋型型
埋領領域４形成工程が必要であるものの、Ｎ＋＋コレク
タ領域１３ｂをＮチャネルＭＯ８）ランジスタのＮ＋＋
ソース・ドレイン領域１３ａと同時に形成することがで
きるので、従来法と同じマスク数で優れたＢｉ−ＣＭＯ
８集積回路装置を製造することができる。

第２図（ａ）乃至（ｄ）は本発明の第２の実施例に係る
ショットキバリアダイオードの製造方法を工程順に示す
断面図である。第２図（ａ）乃至（ｄ）において第１図
（ａ）乃至（ｆ）と同一物には同一符号を付してその部
分の詳細な説明は省略する。

先ず、第２図（ａ）に示すように、Ｐ型シリコン基板１
の表面にＰ＋型埋込領域３ｂ及びＮ“型埋込領域２ｃを
選択的に形成する。次いで　Ｎ　＋型埋語領域２ｃの表
面に固相拡散又はイオン注入によりリンを選択的に導入
してＮ１型埋込領域４を形成する。

次に、第２図（ｂ）に示すように、Ｐ型シリコン基板１
の全面にＮ型２９７７層５をエピタキシャル成長させた
後に、Ｐ＋型埋込領域３ｂの直上域のＮ型２９７７層５
の表面にＰ３型埋込領域３ｂに達するＰ型ウェル領域６
ｂを選択的に形成する。次に、Ｐ型シリコン基板１の表
面にフィールド酸化膜８を選択的に形成することにより
Ｎ型２９７７層５をアノード形成領域及びカソード形成
領域に素子分離し、Ｎ型２９７７層５の表面に酸化膜２
３を形成する。また、このとき、Ｎ＋型型埋領領域４不
純物がＮ型２９７７層５に拡散する。

次に、第２図（Ｃ）に示すように、アノード形成領域、
即ちＮ＋型型埋領領域４直上域を除く領域のＮ型２９７
７層５の表面にイオン注入法によりホウ素を選択的に導
入してガードリング領域２４を形成する。次に、カソー
ド形成領域、即ちＮ＋型型埋領領域４直上域のＮ型２９
７７層５の表面にイオン注入法によりヒ素を導入してＮ
１型埋込領域４に達するＮ＋＋カソード領域１３ｃを形
成する。なお、ガードリング領域２４及びＮ１型カソー
ド領域１３ｃは、夫々Ｐ型シリコン基板１の表面に形成
されるバイポーラトランジスタ（図示せず）のベース領
域及びＭＯＳ）ランジスタ（図示せず）のソース・ドレ
イン領域と同時に形成することができる。

次に、第２図（ｄ）に示すように、酸化膜２３を除去し
た後、スパッタリングによりＰ型シリコン基板１の全面
に白金を被着する。そして、Ｐ型シリコン基板１をシン
タリングすることによりアノード領域及びカソード領域
の白金をシリサイド化して白金シリサイド膜２５を形成
する。その後、未反応の白金を除去する。次いで、アノ
ード領域及びカソード領域の白金シリサイド膜２５上に
夫々チタン・タングステン膜及びアルミニウム膜からな
る積層構造のアノード電極２６ａ及びカソード電極２６
ｂを形成する。これにより、ショットキバリアダイオー
ドが形成される。

本実施例においても、Ｎ＋型型埋領領域２ｃＮ＋＋カソ
ード領域１３ｃとの間にＮ＋型型埋領領域４設けている
ので、製造工程の低温化に伴ってＮ＋＋コレクタ領域１
３ｃを浅く形成しても、Ｎ１型埋込領域４によりＮ＋型
型埋領領域２ｂＮ＋＋コレクタ領域１３ｂとの間の直列
抵抗を低減することができる。

なお、本発明は上述したＢｉ−ＣＭＯ８集積回路装置又
はショットキバリアダイオードの製造方法に限定される
ものではなく、エピタキシャル成長を伴うＩＣの製造方
法に適用できることは勿論である。

［発明の効果コ 以上説明したように本発明によれば、拡散係数が異なる
第１及び第２の第２導電型不純物を使用して、第１導電
型の半導体基板の表面に第１の半導体層を形成し、この
第１の半導体層の表面に第２の半導体層を形成するから
、前記半導体基板上に第３の半導体層を成長させて前記
第１及び第２の半導体層を埋め込んだ後に前記半導体基
板を熱処理すると、前記第２の第２導電型不純物を前記
第３の半導体層中に選択的に拡散することができる。こ
のため、前記第２の半導体層の直上域の前記第３の半導
体層の表面に第４の半導体層を形成すると、前記第２の
半導体層により前記第１の半導体層と前記第４の半導体
層との間の直列抵抗を低減することができる。

従って、バイポーラトランジスタ又はショットキバリア
ダイオード等の素子を有する半導体集積回路装置におい
て、製造プロセスの低温化に伴って前記第４の半導体層
を浅く形成しても、前記第１の半導体層と前記第４の半
導体層との間の直列抵抗を低減することができるので、
前記素子に寄生する直列抵抗を低減することができる。

【図面の簡単な説明】

第１図（ａ）乃至（ｆ）は本発明の第１の実施例に係る
Ｂｉ−ＣＭＯ８集積回路装置の製造方法を工程順に示す
断面図、第２図（ａ）乃至（ｄ）は本発明の第２の実施
例に係るショットキバリアダイオードの製造方法を工程
順に示す断面図、第３図（ａ）乃至（ｅ）は従来のＢｉ
−ＣＭＯ８集積回路装置の製造方法を工程順に示す断面
図である。 １；Ｐ型シリコン基板、２ａ、２ｂ＋　２ｃ、４；Ｎ＋
型型埋領領域３　ａ、３　ｂ　：　Ｐ＋型埋込領域、５
；Ｎ型シリコン層、８ａ、６ｂ；Ｐ型ウェル領域、７ａ
ＨＮ型ウエル領域、８：フィールド酸化膜、９ａ；ゲー
ト酸化膜、９ｂ、２３；酸化膜、１０ａ：ゲート電極、
１０ｂ；−ｆｆレクタ電極、１０ｃ；ゲートポリサイド
電極、１１；Ｎ＋＋コレクタ領域、１２；Ｐ型ベース領
域、１３　ａ　；　Ｎ　”型ソース・ドレイン領域、１
３ｂ；Ｎ＋＋コレクタ領域、１３　ｃ　；　Ｎ＋型シカ
ソード領域１４ａ；Ｐ＋型ソース・ドレイン電極、１４
ｂ；Ｐ＋型外部ベース領域、１５；エミッタ電極、１６
；Ｎ”型エミッタ領域、２０ａ＋　　２０ｂ；チャネル
ドープ領域、２１ａ、２１ｂ；Ｎ型領域、２２；ＬＤＤ
側壁、２４；ガードリング領域、２５；白金シリサイド
膜、２６ａ；アノード電極、２６ｂ；カソード電極

Claims (1)

【特許請求の範囲】
1. （１）第１導電型の半導体基板の表面に第１の第２導電
   型不純物を選択的に導入して第１の半導体層を形成する
   工程と、前記第１の半導体層の表面に前記第１の第２導
   電型不純物よりも拡散係数が大きい第２の第２導電型不
   純物を選択的に導入して第２の半導体層を形成する工程
   と、前記半導体基板上に前記第１及び第２の半導体層よ
   りも不純物濃度が低い第２導電型の第３の半導体層を成
   長させる工程と、熱処理により前記第２の半導体層中の
   前記第２の第２導電型不純物を前記第３の半導体層中に
   ドライブイン拡散させる工程と、前記第２の半導体層の
   直上域の前記第３の半導体層の表面にこの第３の半導体
   層よりも不純物濃度が高い第２導電型の第４の半導体層
   を選択的に形成する工程とを有することを特徴とする半
   導体集積回路装置の製造方法。