JPS6376470A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6376470A JPS6376470A JP21979586A JP21979586A JPS6376470A JP S6376470 A JPS6376470 A JP S6376470A JP 21979586 A JP21979586 A JP 21979586A JP 21979586 A JP21979586 A JP 21979586A JP S6376470 A JPS6376470 A JP S6376470A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
Ｂｉ−ＣＭＯＳの製造方法において、Ｐ型シリコン基板
を利用してＣＭＯＳを形成し、この基板内にＮ型コレク
タ領域を形成し、その表面上にベース領域となるシリコ
ンエピタキシャル層を形成し、同時にＣＭＯＳのゲート
電極およびベース引出し電極を形成する。
を利用してＣＭＯＳを形成し、この基板内にＮ型コレク
タ領域を形成し、その表面上にベース領域となるシリコ
ンエピタキシャル層を形成し、同時にＣＭＯＳのゲート
電極およびベース引出し電極を形成する。
本発明は、半導体装置、より詳しくは、バイポーラトラ
ンジスタとコンプリメンタリ（ｃｏｍｐｌｅｍｅｎ−ｔ
ａｒｙ） Ｍ ＯＳ トランジスタとからなるＢ１−Ｃ
ＭＯＳの製造方法に関するものである。
ンジスタとコンプリメンタリ（ｃｏｍｐｌｅｍｅｎ−ｔ
ａｒｙ） Ｍ ＯＳ トランジスタとからなるＢ１−Ｃ
ＭＯＳの製造方法に関するものである。
ひとつの半導体（シリコン）基板に３種のトランジスタ
を作り込むので、３種のトランジスタの特性、多くの工
程からなる製造プロセスなどを考慮してＢ１−ＣＭＯＳ
として最適の特性を引き出すことが重要である。
を作り込むので、３種のトランジスタの特性、多くの工
程からなる製造プロセスなどを考慮してＢ１−ＣＭＯＳ
として最適の特性を引き出すことが重要である。
Ｂ１−ＣＯＨの製造方法として、Ｐ型シリコン基板上に
Ｎ型シリコンエピタキシャル層を形成し、このエピタキ
シャル層内にＰチャンネルＭＯ５のソースおよびドレイ
ン領域を形成し、Ｐ型ウェルを形成してその内にＮチャ
ンネルＭＯＳのソースおよびドレイン領域を形成し、そ
してバイポーラトランジスタのＰ型ベース領域を形成し
てその内にＮ型エミッタ領域を形成している。この場合
には、エピタキシャル層を形成することなくＰ型シリコ
ン基板にＮチャンネルＭＯＳのソースおよびドレイン領
域を形成した（したがって、Ｎ型ウェルを形成してその
内にＰチャンネルＭＯ３のソースおよびドレイン領域が
形成される）場合と比べて、ＮチャンネルＭＯＳ）ラン
ジスタの特性は（ｉ）バンクゲート特性が大きい（悪い
）、（ｉｉ ＞ソース・ドレインの接合容量が大きい−
ｓ （ｉｉｉ ）キャリアの移動度が低い、などの不
利益がある。さらに、ＩＣメモリーではセルにＮチャン
ネルＭＯＳトランジスタを採用する場合が多く、このト
ランジスタの特性は重要であるので、エピタキシャル層
を形成することな（Ｐ型シリコン基板に上述したように
ＣＭＯＳのそれぞれのソースおよびドレイン領域を形成
してＣＭＯＳトランジスタとするのが好ましい。
Ｎ型シリコンエピタキシャル層を形成し、このエピタキ
シャル層内にＰチャンネルＭＯ５のソースおよびドレイ
ン領域を形成し、Ｐ型ウェルを形成してその内にＮチャ
ンネルＭＯＳのソースおよびドレイン領域を形成し、そ
してバイポーラトランジスタのＰ型ベース領域を形成し
てその内にＮ型エミッタ領域を形成している。この場合
には、エピタキシャル層を形成することなくＰ型シリコ
ン基板にＮチャンネルＭＯＳのソースおよびドレイン領
域を形成した（したがって、Ｎ型ウェルを形成してその
内にＰチャンネルＭＯ３のソースおよびドレイン領域が
形成される）場合と比べて、ＮチャンネルＭＯＳ）ラン
ジスタの特性は（ｉ）バンクゲート特性が大きい（悪い
）、（ｉｉ ＞ソース・ドレインの接合容量が大きい−
ｓ （ｉｉｉ ）キャリアの移動度が低い、などの不
利益がある。さらに、ＩＣメモリーではセルにＮチャン
ネルＭＯＳトランジスタを採用する場合が多く、このト
ランジスタの特性は重要であるので、エピタキシャル層
を形成することな（Ｐ型シリコン基板に上述したように
ＣＭＯＳのそれぞれのソースおよびドレイン領域を形成
してＣＭＯＳトランジスタとするのが好ましい。
上述のＰ型シリコン基板を用いた場合には、ＮＰＮバイ
ポーラトランジスタを形成するために三重拡散構造を基
板内に作り込まなければならない、このようなバイポー
ラトランジスタは耐圧が低く、コレクタ抵抗が大きい、
スイッチング（ＳＷ）スピードが制限されるなどの欠点
がある。
ポーラトランジスタを形成するために三重拡散構造を基
板内に作り込まなければならない、このようなバイポー
ラトランジスタは耐圧が低く、コレクタ抵抗が大きい、
スイッチング（ＳＷ）スピードが制限されるなどの欠点
がある。
さらに、Ｂ１−ＣＭＯＳ製造プロセスは工程数が多く、
コスト、歩留り点で改善の余地が多くある。
コスト、歩留り点で改善の余地が多くある。
本発明の目的は、Ｐ型シリコン基板を用いてバイポーラ
トランジスタの特性も改善されたＢ１−ＣＭＯＳを製造
する方法を提供することである。
トランジスタの特性も改善されたＢ１−ＣＭＯＳを製造
する方法を提供することである。
本発明の別の目的は、Ｂ１−ＣＭＯＳ製造プロセスでの
工程数を減すことである。
工程数を減すことである。
〔問題点を解決するための手段〕 ・上述の目的
が、バイポーラトランジスタとＣＭＯＳトランジスタと
からなる半導体装置を製造する方法において、Ｐ型シリ
コン基板にＰチャンネルＭＯＳトランジスタのためのＮ
型ウェルおよびＮＰＮバイポーラトランジスタのＮ型コ
レクタ領域を形成し、該コレクタ領域の表出基板表面部
分上にベース領域をシリコンエピタキシャル層で形成し
、このシリコンエピタキシャル層の形成と同時に該シリ
コンエピタキシャル層と接続したベース電極引出し部お
よび前述ＣＭＯ３トランジスタのそれぞれのゲート電極
を絶縁層上に形成し、これらゲート電極をマスクに利用
してソースおよびドレイン領域を形成し、および前記シ
リコンエピタキシャル層内にエミッタ領域を形成する工
程を含んでなることを特徴とする半導体装置の製造方法
によって達成される。
が、バイポーラトランジスタとＣＭＯＳトランジスタと
からなる半導体装置を製造する方法において、Ｐ型シリ
コン基板にＰチャンネルＭＯＳトランジスタのためのＮ
型ウェルおよびＮＰＮバイポーラトランジスタのＮ型コ
レクタ領域を形成し、該コレクタ領域の表出基板表面部
分上にベース領域をシリコンエピタキシャル層で形成し
、このシリコンエピタキシャル層の形成と同時に該シリ
コンエピタキシャル層と接続したベース電極引出し部お
よび前述ＣＭＯ３トランジスタのそれぞれのゲート電極
を絶縁層上に形成し、これらゲート電極をマスクに利用
してソースおよびドレイン領域を形成し、および前記シ
リコンエピタキシャル層内にエミッタ領域を形成する工
程を含んでなることを特徴とする半導体装置の製造方法
によって達成される。
以下、添付図面を参照して本発明の実施態様例によって
本発明の詳細な説明する。
本発明の詳細な説明する。
第１図（Ｃ）に示すＢｉ−ＣＭＯＳが次のようにして製
造される。
造される。
まず、第１図（ａ）に示すようにＰ型シリコン基板１を
用意して、ＮＰＮバイポーラトランジスタのコレクタ領
域となるＮ゛型領領域２形成し、ＰチャンネルＭＯ３の
ためのＮ−型ウェル３を形成する。これらＮ型領域２お
よび３との間でチャネルが生じないようにチャネルカッ
トのＰ゛型領領域図示せず）をこれらの間に形成してお
（。これら不純物導入領域をイオン注入法で形成するの
が好ましい。
用意して、ＮＰＮバイポーラトランジスタのコレクタ領
域となるＮ゛型領領域２形成し、ＰチャンネルＭＯ３の
ためのＮ−型ウェル３を形成する。これらＮ型領域２お
よび３との間でチャネルが生じないようにチャネルカッ
トのＰ゛型領領域図示せず）をこれらの間に形成してお
（。これら不純物導入領域をイオン注入法で形成するの
が好ましい。
次に、フィルード酸化層（ＳｉＯ□層）の絶縁層４を選
択熱酸化法（ＬＯＣＯＳ法）によってシリコン基板ｌの
表面に形成する。
択熱酸化法（ＬＯＣＯＳ法）によってシリコン基板ｌの
表面に形成する。
熱酸化法で用いた耐酸化層（Ｓｉ３Ｎａ層）を除去して
から、ＭＯＳ）ランジスタのゲート酸化膜５Ａおよび５
Ｂをシリコン基板１表面上に熱酸化法で形成する。この
ときに、通常はコレクタ領域であるＮ°型領領域２のシ
リコン基板表出表面にも薄い酸化膜が同時に形成されて
おり、この酸化膜をエツチング除去してＮ′″型領域を
表出させておく。
から、ＭＯＳ）ランジスタのゲート酸化膜５Ａおよび５
Ｂをシリコン基板１表面上に熱酸化法で形成する。この
ときに、通常はコレクタ領域であるＮ°型領領域２のシ
リコン基板表出表面にも薄い酸化膜が同時に形成されて
おり、この酸化膜をエツチング除去してＮ′″型領域を
表出させておく。
化学的気相成長法（ＣＶＤ法）によって全面にシリコン
層６を形成するわけであり、シリコン基板１の表出して
いるところではエピタキシャル成長して単結晶シリコン
層６Ａおよび６Ｂとなり、絶縁層４およびゲート酸化膜
５Ａおよび５Ｂ上では多結晶シリコン層６Ｃとなってい
る〔第１図（ａ）〕。このようなエピタキシャル成長と
結晶成長を、全面にアモルファスシリコン層を形成して
おいて低温長時間アニールで行なって、同様に単結晶シ
リコン層および多結晶シリコン層を形成することが可能
である。そして、ゲート電極としての導電性を持たせる
ために少なくともゲート電極パターンに相当する多結晶
シリコン層６Ｃにドナー不純物をドープ（Ｎ” ドー
プ）する。このときに、単結晶シリコン層（エピタキシ
ャル層）６Ａおよびベース引出し電極となる多結晶シリ
コン層の部分にはＮｏ ドープしない。
層６を形成するわけであり、シリコン基板１の表出して
いるところではエピタキシャル成長して単結晶シリコン
層６Ａおよび６Ｂとなり、絶縁層４およびゲート酸化膜
５Ａおよび５Ｂ上では多結晶シリコン層６Ｃとなってい
る〔第１図（ａ）〕。このようなエピタキシャル成長と
結晶成長を、全面にアモルファスシリコン層を形成して
おいて低温長時間アニールで行なって、同様に単結晶シ
リコン層および多結晶シリコン層を形成することが可能
である。そして、ゲート電極としての導電性を持たせる
ために少なくともゲート電極パターンに相当する多結晶
シリコン層６Ｃにドナー不純物をドープ（Ｎ” ドー
プ）する。このときに、単結晶シリコン層（エピタキシ
ャル層）６Ａおよびベース引出し電極となる多結晶シリ
コン層の部分にはＮｏ ドープしない。
次に、第１図（Ｂ）に示すように、多結晶シリコン層６
Ｃをホトエツチング法などで選択エツチングして（パタ
ーニングして）、ゲート電極７および８、コレクタコン
タクト部９およびベース部１０を形成する。所定パター
ンのレジスト層（図示せず）を形成しておいて、アクセ
プタ不純物をイオン注入して、ＰチャンネルＭＯ３のソ
ースおよびドレイン領域１１Ｓ、ＩＩＤをＮ−型ウェル
内に形成し、同時にベース引出し電極１２となる多結晶
シリコンにもドープする。別の所定パターンのレジスト
層（図示せず）を形成しておいて、ドナー不純物をイオ
ン注入してＮチャンネルＭＯ３のソースおよびドレイン
領域１３Ｓ 、 １３Ｄをシリコン基板１内に形成する
。これらソースおよびドレイン領域のイオン注入ではゲ
ート電極７．８がマスクとして働いてセルファライン式
にこれら領域が規定される。次に、さらに別の所定パタ
ーンのレジスト層（図示せず）を形成しておいて、単結
晶シリコン層６Ａにアクセプタ不純物（ボロン）をイオ
ン注入する。
Ｃをホトエツチング法などで選択エツチングして（パタ
ーニングして）、ゲート電極７および８、コレクタコン
タクト部９およびベース部１０を形成する。所定パター
ンのレジスト層（図示せず）を形成しておいて、アクセ
プタ不純物をイオン注入して、ＰチャンネルＭＯ３のソ
ースおよびドレイン領域１１Ｓ、ＩＩＤをＮ−型ウェル
内に形成し、同時にベース引出し電極１２となる多結晶
シリコンにもドープする。別の所定パターンのレジスト
層（図示せず）を形成しておいて、ドナー不純物をイオ
ン注入してＮチャンネルＭＯ３のソースおよびドレイン
領域１３Ｓ 、 １３Ｄをシリコン基板１内に形成する
。これらソースおよびドレイン領域のイオン注入ではゲ
ート電極７．８がマスクとして働いてセルファライン式
にこれら領域が規定される。次に、さらに別の所定パタ
ーンのレジスト層（図示せず）を形成しておいて、単結
晶シリコン層６Ａにアクセプタ不純物（ボロン）をイオ
ン注入する。
第１図（Ｃ）に示すように、全面にＣＶＤ法による層間
絶縁層（ＳｉＣｈ層）１５を形成する。この層間絶縁層
１５を選択エツチングして単結晶シリコン層６Ａ上にエ
ミッタ電極窓を形成し、単結晶シリコン層６Ｂ上にコレ
クタ電極窓を形成し、同時にＮチャンネルＭＯ３でのソ
ースおよびドレイン領域１３Ｓ、１３Ｄ上に電極窓を形
成する。全面にＣＶＤ法による多結晶シリコン層１６を
形成する。
絶縁層（ＳｉＣｈ層）１５を形成する。この層間絶縁層
１５を選択エツチングして単結晶シリコン層６Ａ上にエ
ミッタ電極窓を形成し、単結晶シリコン層６Ｂ上にコレ
クタ電極窓を形成し、同時にＮチャンネルＭＯ３でのソ
ースおよびドレイン領域１３Ｓ、１３Ｄ上に電極窓を形
成する。全面にＣＶＤ法による多結晶シリコン層１６を
形成する。
所定パターンのレジスト層（図示せず）を形成しておい
て、ドナー不純物（ヒ素）をＮチャンネルＭＯ３のソー
スおよびドレイン領域１３３．１３Ｄ、単結晶シリコン
層６Ｂ、そしてベース領域の単結晶シリコン層６Ａ内に
イオン注入して、Ｎ４コンタクトｉＪｉ域（図示せず）
を形成し、エミッタ領域１７を形成する。そして、イオ
ン注入後の活性化アニール熱処理を行なう。多結晶シリ
コン層１６を選択エツチングして、ＰチャンネルＭＯ５
のソースおよびドレイン領域１１Ｓ、ＩＩＤ上に電極窓
を形成し、同時にベース引出し電極１２上にベースコン
タクト窓を形成する。次に、アルミニウムなどの配線材
料を全面に形成し、所定パターンに形成して電極２０．
２１．２２．２３．２４，２５．２６および２７とし、
これをマスクに多結晶シリコン層１６をエツチングして
Ｂｉ−ＣＭＯＳが製造できる。
て、ドナー不純物（ヒ素）をＮチャンネルＭＯ３のソー
スおよびドレイン領域１３３．１３Ｄ、単結晶シリコン
層６Ｂ、そしてベース領域の単結晶シリコン層６Ａ内に
イオン注入して、Ｎ４コンタクトｉＪｉ域（図示せず）
を形成し、エミッタ領域１７を形成する。そして、イオ
ン注入後の活性化アニール熱処理を行なう。多結晶シリ
コン層１６を選択エツチングして、ＰチャンネルＭＯ５
のソースおよびドレイン領域１１Ｓ、ＩＩＤ上に電極窓
を形成し、同時にベース引出し電極１２上にベースコン
タクト窓を形成する。次に、アルミニウムなどの配線材
料を全面に形成し、所定パターンに形成して電極２０．
２１．２２．２３．２４，２５．２６および２７とし、
これをマスクに多結晶シリコン層１６をエツチングして
Ｂｉ−ＣＭＯＳが製造できる。
本発明によれば、ＣＭＯＳのゲート電極（多結晶シリコ
ン）とバイポーラトランジスタのベース領域およびコレ
クタコンタクト領域（単結晶シリコン）とを同時に形成
できるので、製造工程数の削減が図れる。本発明ではＮ
ＰＮバイポーラトランジスタは従来の三重拡散構造でな
いので従来の欠点がなく、ＳＷスピードの向上も図れ、
さらに、ベース引出し電極が絶縁層上にあってコレクタ
ーベース接合容量も従来よりも減少し、ＳＷスピードの
速いものとなる。
ン）とバイポーラトランジスタのベース領域およびコレ
クタコンタクト領域（単結晶シリコン）とを同時に形成
できるので、製造工程数の削減が図れる。本発明ではＮ
ＰＮバイポーラトランジスタは従来の三重拡散構造でな
いので従来の欠点がなく、ＳＷスピードの向上も図れ、
さらに、ベース引出し電極が絶縁層上にあってコレクタ
ーベース接合容量も従来よりも減少し、ＳＷスピードの
速いものとなる。
第１図（ａ）、第１図（ｂ）および第１図（Ｃ）は、本
発明に係る製造方法の工程を説明するＢｉ−ＣＭＯＳの
要部断面図である。 １・・・シリコン基板、 ２・・・コレクタ領域、 ３・・・Ｎ型ウェル、 ６Ａ、６Ｂ・・・単結晶シリコン層、 ７．８・・・ゲート電極（多結晶シリコン層）、１２・
・・ゲート引出し電極、 １７・・・エミッタ領域。
発明に係る製造方法の工程を説明するＢｉ−ＣＭＯＳの
要部断面図である。 １・・・シリコン基板、 ２・・・コレクタ領域、 ３・・・Ｎ型ウェル、 ６Ａ、６Ｂ・・・単結晶シリコン層、 ７．８・・・ゲート電極（多結晶シリコン層）、１２・
・・ゲート引出し電極、 １７・・・エミッタ領域。
Claims (1)
- １、バイポーラトランジスタとＣＭＯＳトランジスタと
からなる半導体装置を製造する方法において、Ｐ型シリ
コン基板にＰチャンネルＭＯＳトランジスタのためのＮ
型ウェルおよびＮＰＮバイポーラトランジスタのＮ型コ
レクタ領域を形成し、該コレクタ領域の表出基板表面部
分上にベース領域をシリコンエピタキシャル層で形成し
、このシリコンエピタキシャル層の形成と同時に該シリ
コンエピタキシャル層と接続したベース電極引出し部お
よび前記ＣＭＯＳトランジスタのそれぞれのゲート電極
を絶縁層上に形成し、これらゲート電極をマスクに利用
してソースおよびドレイン領域を形成し、および前記シ
リコンエピタキシャル層内にエミッタ領域を形成する工
程を含んでなることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21979586A JPS6376470A (ja) | 1986-09-19 | 1986-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21979586A JPS6376470A (ja) | 1986-09-19 | 1986-09-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376470A true JPS6376470A (ja) | 1988-04-06 |
Family
ID=16741147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21979586A Pending JPS6376470A (ja) | 1986-09-19 | 1986-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376470A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63232456A (ja) * | 1987-03-20 | 1988-09-28 | Nec Corp | 半導体装置 |
| JPH021160A (ja) * | 1989-02-10 | 1990-01-05 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-09-19 JP JP21979586A patent/JPS6376470A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63232456A (ja) * | 1987-03-20 | 1988-09-28 | Nec Corp | 半導体装置 |
| JPH021160A (ja) * | 1989-02-10 | 1990-01-05 | Toshiba Corp | 半導体装置 |
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