JPH05326854A - ＢｉＣＭＯＳ半導体素子の製造方法 - Google Patents
ＢｉＣＭＯＳ半導体素子の製造方法Info
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- JPH05326854A JPH05326854A JP3273699A JP27369991A JPH05326854A JP H05326854 A JPH05326854 A JP H05326854A JP 3273699 A JP3273699 A JP 3273699A JP 27369991 A JP27369991 A JP 27369991A JP H05326854 A JPH05326854 A JP H05326854A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】 （修正有）
【目的】ＢｉＰＴの非活性ベース領域とＣＭＯＳＴのソ
ース・ドレイン面積を大幅に減らすことにより、各部分
の容量成分を極度に減らすことのできるＢｉＣＭＯＳ素
子の製造方法を提供する。 【構成】多結晶Ｓｉと酸化膜や窒化膜を蒸着してＢｉＰ
Ｔのエミッタとコレクタ及びＣＭＯＳＴのゲートを形成
する。次に垂直面の酸化膜１１と側面窒化膜１２を形成
し、露出したエピタキシヤル層３を一部食刻し、第２窒
化膜の側面に第３窒化膜１３を形成する。エピタキシア
ル層３に酸化膜１４を成長後、残存する窒化膜１０，１
２，１３を除去して狭小化したエピタキシアル面１６が
露出させる。ＢｉＰＴの非活性ベース領域及びＣＭＯＳ
ＴのＰＭＯＳＳ・Ｄ部分１７にはＢイオン注入してＰ＋
型に、ＣＭＯＳＴのＮＭＯＳ・Ｄ部分１８はＡＳ注入で
ｎ＋型に形成することでそれらの面積を減少させ得るの
で、素子のベース・コレクタ間の接合容量を減少させ、
またＳ・Ｄ領域での容量を減らし素子動作速度を改善す
る。
ース・ドレイン面積を大幅に減らすことにより、各部分
の容量成分を極度に減らすことのできるＢｉＣＭＯＳ素
子の製造方法を提供する。 【構成】多結晶Ｓｉと酸化膜や窒化膜を蒸着してＢｉＰ
Ｔのエミッタとコレクタ及びＣＭＯＳＴのゲートを形成
する。次に垂直面の酸化膜１１と側面窒化膜１２を形成
し、露出したエピタキシヤル層３を一部食刻し、第２窒
化膜の側面に第３窒化膜１３を形成する。エピタキシア
ル層３に酸化膜１４を成長後、残存する窒化膜１０，１
２，１３を除去して狭小化したエピタキシアル面１６が
露出させる。ＢｉＰＴの非活性ベース領域及びＣＭＯＳ
ＴのＰＭＯＳＳ・Ｄ部分１７にはＢイオン注入してＰ＋
型に、ＣＭＯＳＴのＮＭＯＳ・Ｄ部分１８はＡＳ注入で
ｎ＋型に形成することでそれらの面積を減少させ得るの
で、素子のベース・コレクタ間の接合容量を減少させ、
またＳ・Ｄ領域での容量を減らし素子動作速度を改善す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子の製造方法に
関するもので、特に高速特性を有するバイポーラ素子と
高集積の特性をもっているＣＭＯＳ素子を混合して高速
・高集積の特性を同時に有するＢｉＣＭＯＳ半導体素子
の製造方法に関するものである。
関するもので、特に高速特性を有するバイポーラ素子と
高集積の特性をもっているＣＭＯＳ素子を混合して高速
・高集積の特性を同時に有するＢｉＣＭＯＳ半導体素子
の製造方法に関するものである。
【０００２】
【従来の技術】一般に、情報処理のために使用されるコ
ンピューターや通信機器等を製作するためには半導体素
子から作られた集積回路が必要し、特に処理しなければ
ならない情報が大容量である場合には多量の情報を迅速
に処理することができる高速・高集積の集積回路が必要
であるというのが既に知られている事実である。
ンピューターや通信機器等を製作するためには半導体素
子から作られた集積回路が必要し、特に処理しなければ
ならない情報が大容量である場合には多量の情報を迅速
に処理することができる高速・高集積の集積回路が必要
であるというのが既に知られている事実である。
【０００３】しかし、一般的に沢山使用される半導体素
子にはバイポーラ構造を有する素子とＭＯＳ構造を有す
る素子があるが、バイポーラ素子は速度が迅速な反面に
面積が大面積であるので高集積に製造することが困難
し、ＭＯＳ素子は大きさが小さいので、高集積に製造す
ることができる反面に容量の成分が大きいので、高速に
動作させることが困難であった。ですから、このような
問題点を解決するために高速に動作するバイポーラ素子
と高集積が可能なＭＯＳ素子を利用して一つの集積回路
として製作したＢｉＭＯＳ素子があり、その中でも電力
の消耗を減少させるためにＭＯＳ素子をＣＭＯＳ素子と
して使用したＢｉＣＭＯＳ素子が沢山に利用されている
趨勢である。
子にはバイポーラ構造を有する素子とＭＯＳ構造を有す
る素子があるが、バイポーラ素子は速度が迅速な反面に
面積が大面積であるので高集積に製造することが困難
し、ＭＯＳ素子は大きさが小さいので、高集積に製造す
ることができる反面に容量の成分が大きいので、高速に
動作させることが困難であった。ですから、このような
問題点を解決するために高速に動作するバイポーラ素子
と高集積が可能なＭＯＳ素子を利用して一つの集積回路
として製作したＢｉＭＯＳ素子があり、その中でも電力
の消耗を減少させるためにＭＯＳ素子をＣＭＯＳ素子と
して使用したＢｉＣＭＯＳ素子が沢山に利用されている
趨勢である。
【０００４】ＢｉＣＭＯＳ半導体素子は高速・高集積お
よび低電力を同時に要する集積回路に応用することがで
き、特にマイクロプロセッサや高速メモリー素子および
通信用素子等で高速を要する信号処理装置にはバイポー
ラ素子を、高集積を要するメモリー装置にはＣＭＯＳ素
子を同時に一つの集積回路に集積させることによってそ
の利用度が広範囲になっている。
よび低電力を同時に要する集積回路に応用することがで
き、特にマイクロプロセッサや高速メモリー素子および
通信用素子等で高速を要する信号処理装置にはバイポー
ラ素子を、高集積を要するメモリー装置にはＣＭＯＳ素
子を同時に一つの集積回路に集積させることによってそ
の利用度が広範囲になっている。
【０００５】初期には図１に図示のようにＳＢＣ（Ｓｔ
ａｎｄ Ｂｕｒｒｉｅｄ Ｃｏｌｌｅｃｔｏｒ）構造の
バイポーラ素子とＣＭＯＳ素子を混合したＢｉＣＭＯＳ
半導体素子を利用してきたが、前記ＳＢＣバイポーラト
ランジスタはＰ・Ｎ接合による素子の隔離方法を利用し
てきたので、側面拡散と空乏領域の存在等に因って素子
の面積を縮小するのに相当な制約を受けるのは勿論のこ
と、抵抗成分と容量成分も大きくなるので、動作速度面
においても良好な結果を期待することができない問題点
があった。
ａｎｄ Ｂｕｒｒｉｅｄ Ｃｏｌｌｅｃｔｏｒ）構造の
バイポーラ素子とＣＭＯＳ素子を混合したＢｉＣＭＯＳ
半導体素子を利用してきたが、前記ＳＢＣバイポーラト
ランジスタはＰ・Ｎ接合による素子の隔離方法を利用し
てきたので、側面拡散と空乏領域の存在等に因って素子
の面積を縮小するのに相当な制約を受けるのは勿論のこ
と、抵抗成分と容量成分も大きくなるので、動作速度面
においても良好な結果を期待することができない問題点
があった。
【０００６】このような問題点を解決するために図２に
図示のようにＰＳＡ（Ｐｏｌｙｓｉｌｉｃｏｎ Ｓｅｌ
ｆ−Ａｌｉｇｎｅｄ）構造のバイポーラ素子とＣＭＯＳ
素子を混合したＢｉＣＭＯＳ素子を製作した。
図示のようにＰＳＡ（Ｐｏｌｙｓｉｌｉｃｏｎ Ｓｅｌ
ｆ−Ａｌｉｇｎｅｄ）構造のバイポーラ素子とＣＭＯＳ
素子を混合したＢｉＣＭＯＳ素子を製作した。
【０００７】このようなＰＳＡ構造を有するＢｉＣＭＯ
Ｓ素子の製造方法は米国の特許４，８６８，１３５と
４，７３７，４７２および４，９５４，４５６に開示さ
れている。
Ｓ素子の製造方法は米国の特許４，８６８，１３５と
４，７３７，４７２および４，９５４，４５６に開示さ
れている。
【０００８】このようなＢｉＣＭＯＳ素子の製造方法に
おける、これは素子の隔離方法を従来のＰ・Ｎの接合方
法の代りに酸化膜（ＳｉＯ2）を使用し、多結晶シリコ
ン膜を使用してバイポーラトランジスタのエミッタとベ
ースを磁気整列させることによってバイポーラトランジ
スタの面積をずっと減少させることができるので、容量
成分が減少されて速度面において多少間の改善を招来し
たばかりでなく、集積図面においても多大な効果を示す
ようにした。
おける、これは素子の隔離方法を従来のＰ・Ｎの接合方
法の代りに酸化膜（ＳｉＯ2）を使用し、多結晶シリコ
ン膜を使用してバイポーラトランジスタのエミッタとベ
ースを磁気整列させることによってバイポーラトランジ
スタの面積をずっと減少させることができるので、容量
成分が減少されて速度面において多少間の改善を招来し
たばかりでなく、集積図面においても多大な効果を示す
ようにした。
【０００９】
【発明が解決しようとする課題】しかし、前記のような
従来のＰＳＡバイポーラトランジスタの工程によって製
造されたＢｉＣＭＯＳ素子は、図２に図示のようにバイ
ポーラ部分の非活性ベース領域（１）の面積が大面積で
あるので、ベースコレクタ間の接合容量が大容量である
ばかりではなく、ＣＭＯＳ部分においてもＮＭＯＳのソ
ース、ドレイン部分（２）とＰＭＯＳのソース、ドレイ
ン（３）の部分の面積が大面積であるので、この部分で
発生する容量成分も大きくなって動作速度の改善面にお
いても相当な制約が随伴された。
従来のＰＳＡバイポーラトランジスタの工程によって製
造されたＢｉＣＭＯＳ素子は、図２に図示のようにバイ
ポーラ部分の非活性ベース領域（１）の面積が大面積で
あるので、ベースコレクタ間の接合容量が大容量である
ばかりではなく、ＣＭＯＳ部分においてもＮＭＯＳのソ
ース、ドレイン部分（２）とＰＭＯＳのソース、ドレイ
ン（３）の部分の面積が大面積であるので、この部分で
発生する容量成分も大きくなって動作速度の改善面にお
いても相当な制約が随伴された。
【００１０】これにより本発明はバイポーラトランジス
タの非活性ベース領域の面積とＣＭＯＳトランジスタの
ソース、ドレインの面積を大幅的に減少させてやること
によって各部分の容量成分が極端的に減少されるように
するＢｉＣＭＯＳ半導体素子の製造方法を提供すること
をその目的とする。
タの非活性ベース領域の面積とＣＭＯＳトランジスタの
ソース、ドレインの面積を大幅的に減少させてやること
によって各部分の容量成分が極端的に減少されるように
するＢｉＣＭＯＳ半導体素子の製造方法を提供すること
をその目的とする。
【００１１】
【課題を解決するための手段】本発明の特徴によると、
ＢｉＣＭＯＳ半導体素子の製造方法はＰ型シリコン基板
（１）の上にｎ+埋没層（２）を形成する段階と、前記
ｎ+埋没層（２）を包含する基板（１）の上にエピタキ
シアル層（３）を成長させる段階と、酸化膜成長および
マスク工程を遂行してＰウェル（４）を定義する段階
と、前記Ｐウェル（４）を形成するために不純物Ｎエピ
タキシアル層（３）に注入および拡散する段階と、前記
Ｐウェル（４）およびＮエピタキシアル層（３）の上に
いる酸化膜（５）を除去する段階と、再び全表面に酸化
膜を成長してから前記Ｐウェル（４）とＮエピタキシア
ル層（３）の上にいる酸化膜上に窒化膜を形成する段階
と、活性領域のマスクを利用して各素子の活性領域を定
義する段階と、バイポーラ素子とＣＭＯＳ素子との隔離
のためにフィールドマスクを使用して硼素を注入する段
階と、酸化膜の隔離工程を利用して素子隔離領域（５）
を形成する段階と、前記窒化膜と酸化膜を除去はしてか
らＣＭＯＳ用のゲート酸化膜を成長する段階と、バイポ
ーラ素子のエミッタとコレクタに該当する部分のゲート
酸化膜（７）を蝕刻してから不純物を注入して拡散する
段階と、バイポーラ素子のエミッタが形成される部分に
いるエピタキシアル層（３）とＣＭＯＳ素子のゲートが
形成される部分にいるゲート酸化膜（７）の上にｎ+多
結晶シリコン膜（８）を蒸着してからその上に酸化膜
（９）および窒化膜（１０）を順次的に形成するバイポ
ーラ素子のエミッタとコレクタ、そしてＣＭＯＳ素子の
ゲートを定義する段階と、前記ｎ+多結晶シリコン膜
（８）の両側面を電気的に絶縁するための酸化膜（１
１）と、第２酸化膜（１２）を順次的に形成する段階
と、露出されたエピタキシアル層（３）の表面を所定の
深さに蝕刻してから再び第３窒化膜（１３）を前記第２
窒化膜（１２）の側面に形成する段階と、前記蝕刻され
たエピタキシアル層（３）に酸化膜を成長する段階と、
前記窒化膜（１０，１２，１３）を全部除去してから前
記ｎ+型の多結晶シリコン膜（８）の側面にいる窒化膜
の厚さ程に露出されたエピタキシアル面（１６）に不純
物を注入して、バイポーラ素子のベース領域とＰＭＯＳ
素子のソースおよびドレイン領域が形成される部分には
Ｐ+型と作り、ＮＭＯＳ素子のソースおよびドレイン領
域が形成される部分にはｎ+型と作る段階を包含する。
ＢｉＣＭＯＳ半導体素子の製造方法はＰ型シリコン基板
（１）の上にｎ+埋没層（２）を形成する段階と、前記
ｎ+埋没層（２）を包含する基板（１）の上にエピタキ
シアル層（３）を成長させる段階と、酸化膜成長および
マスク工程を遂行してＰウェル（４）を定義する段階
と、前記Ｐウェル（４）を形成するために不純物Ｎエピ
タキシアル層（３）に注入および拡散する段階と、前記
Ｐウェル（４）およびＮエピタキシアル層（３）の上に
いる酸化膜（５）を除去する段階と、再び全表面に酸化
膜を成長してから前記Ｐウェル（４）とＮエピタキシア
ル層（３）の上にいる酸化膜上に窒化膜を形成する段階
と、活性領域のマスクを利用して各素子の活性領域を定
義する段階と、バイポーラ素子とＣＭＯＳ素子との隔離
のためにフィールドマスクを使用して硼素を注入する段
階と、酸化膜の隔離工程を利用して素子隔離領域（５）
を形成する段階と、前記窒化膜と酸化膜を除去はしてか
らＣＭＯＳ用のゲート酸化膜を成長する段階と、バイポ
ーラ素子のエミッタとコレクタに該当する部分のゲート
酸化膜（７）を蝕刻してから不純物を注入して拡散する
段階と、バイポーラ素子のエミッタが形成される部分に
いるエピタキシアル層（３）とＣＭＯＳ素子のゲートが
形成される部分にいるゲート酸化膜（７）の上にｎ+多
結晶シリコン膜（８）を蒸着してからその上に酸化膜
（９）および窒化膜（１０）を順次的に形成するバイポ
ーラ素子のエミッタとコレクタ、そしてＣＭＯＳ素子の
ゲートを定義する段階と、前記ｎ+多結晶シリコン膜
（８）の両側面を電気的に絶縁するための酸化膜（１
１）と、第２酸化膜（１２）を順次的に形成する段階
と、露出されたエピタキシアル層（３）の表面を所定の
深さに蝕刻してから再び第３窒化膜（１３）を前記第２
窒化膜（１２）の側面に形成する段階と、前記蝕刻され
たエピタキシアル層（３）に酸化膜を成長する段階と、
前記窒化膜（１０，１２，１３）を全部除去してから前
記ｎ+型の多結晶シリコン膜（８）の側面にいる窒化膜
の厚さ程に露出されたエピタキシアル面（１６）に不純
物を注入して、バイポーラ素子のベース領域とＰＭＯＳ
素子のソースおよびドレイン領域が形成される部分には
Ｐ+型と作り、ＮＭＯＳ素子のソースおよびドレイン領
域が形成される部分にはｎ+型と作る段階を包含する。
【００１２】
【実施例】本発明を添附図面に基づいて詳細に記述する
と次のようである。
と次のようである。
【００１３】図３は本発明の製造過程を順序的に図示し
たものである。
たものである。
【００１４】図３（Ａ）は半導体の製造時に一般的に沢
山に利用されるゲート酸化膜を成長するまでの過程を示
したもので、Ｐ−型であり、表面方位（１，０，０）方
向のシリコン基板（１）の表面に埋没層マスクを使用し
てバイポーラトランジスタとＣＭＯＳトランジスタが作
られる領域を定義してから砒素（Ａｓ）をイオン注入し
てｎ+埋没層（２）を形成する。前記ｎ+埋没層（２）の
上に１．５〜２．０μｍ程度の厚さで燐（Ｐｈｏｓ−ｐ
ｈｏｒｕｓ）がドーピングされたエピタキシアル層
（３）を成長する。そして、酸化膜成長およびマスク工
程を遂行してから硼素（Ｂｏｒｏｎ）をイオン注入し、
１１８０℃の温度で約２時間の間熱拡散を遂行してＰウ
ェル（４）が形成されるように前記エピタキシアル層
（３）を通じてシリコン基板（１）まで拡散されるよう
にする。
山に利用されるゲート酸化膜を成長するまでの過程を示
したもので、Ｐ−型であり、表面方位（１，０，０）方
向のシリコン基板（１）の表面に埋没層マスクを使用し
てバイポーラトランジスタとＣＭＯＳトランジスタが作
られる領域を定義してから砒素（Ａｓ）をイオン注入し
てｎ+埋没層（２）を形成する。前記ｎ+埋没層（２）の
上に１．５〜２．０μｍ程度の厚さで燐（Ｐｈｏｓ−ｐ
ｈｏｒｕｓ）がドーピングされたエピタキシアル層
（３）を成長する。そして、酸化膜成長およびマスク工
程を遂行してから硼素（Ｂｏｒｏｎ）をイオン注入し、
１１８０℃の温度で約２時間の間熱拡散を遂行してＰウ
ェル（４）が形成されるように前記エピタキシアル層
（３）を通じてシリコン基板（１）まで拡散されるよう
にする。
【００１５】続いて、その上に残っているＰウェル
（４）とＮエピタキシアル層（３）の上の酸化膜を除去
してから、５０００Å程度の厚さで酸化膜を再び成長
し、前記Ｐウェル（４）とＮエピタキシアル層（３）の
上に１２００Åの厚さで窒化膜（Ｓｉ3Ｎ4）の低圧化学
気相蒸着方法によって蒸着してから活性（Ａｃｔｉｖ
ｅ）領域マスクを利用して各素子の活性領域を定義し、
続いて酸化膜隔離の方法を利用して素子隔離領域（５）
を形成する。
（４）とＮエピタキシアル層（３）の上の酸化膜を除去
してから、５０００Å程度の厚さで酸化膜を再び成長
し、前記Ｐウェル（４）とＮエピタキシアル層（３）の
上に１２００Åの厚さで窒化膜（Ｓｉ3Ｎ4）の低圧化学
気相蒸着方法によって蒸着してから活性（Ａｃｔｉｖ
ｅ）領域マスクを利用して各素子の活性領域を定義し、
続いて酸化膜隔離の方法を利用して素子隔離領域（５）
を形成する。
【００１６】ここで、バイポーラトランジスタの隔離の
ために酸化膜を成長する前に、フィールドマスクを利用
して硼素をイオン注入しながら、Ｐ・Ｎ接合による素子
隔離部（６）を一緒に形成する。
ために酸化膜を成長する前に、フィールドマスクを利用
して硼素をイオン注入しながら、Ｐ・Ｎ接合による素子
隔離部（６）を一緒に形成する。
【００１７】そして、燐酸（Ｈ3ＰＯ4）を利用して前記
ＰウェルとＮエピタキシアル層上にいる窒化膜を除去し
てからＰＭＯＳ素子のしきい電圧を調節するためにＰＭ
ＯＳ素子が形成されるｎ領域に硼素を薄くイオン注入し
た後に酸化膜を除去し、ゲート酸化膜（７）を薄く成長
した状態を図示したものである。
ＰウェルとＮエピタキシアル層上にいる窒化膜を除去し
てからＰＭＯＳ素子のしきい電圧を調節するためにＰＭ
ＯＳ素子が形成されるｎ領域に硼素を薄くイオン注入し
た後に酸化膜を除去し、ゲート酸化膜（７）を薄く成長
した状態を図示したものである。
【００１８】図３（Ｂ）は多結晶シリコンによってバイ
ポーラトランジスタのエミッタ、コレクタとＣＭＯＳト
ランジスタのゲートを形成する工程を示したものであ
る。
ポーラトランジスタのエミッタ、コレクタとＣＭＯＳト
ランジスタのゲートを形成する工程を示したものであ
る。
【００１９】図面におけるバイポーラトランジスタのベ
ースとコレクタに該当する部分のゲート酸化膜（７）を
ベースおよびコレクタマスクを使用して各々蝕刻してか
ら硼素と燐を各々イオン注入して拡散させる。
ースとコレクタに該当する部分のゲート酸化膜（７）を
ベースおよびコレクタマスクを使用して各々蝕刻してか
ら硼素と燐を各々イオン注入して拡散させる。
【００２０】多結晶シリコンを低圧蒸着方法によって３
０００Å程度の厚さで蒸着してから砒素（Ａｓ）をイオ
ン注入しながら、拡散させてｎ+多結晶シリコン膜
（８）を形成し、次に低圧蒸着方法によって２５００Å
程度の厚さの酸化膜（９）と２０００Å程度の厚さの一
次窒化膜（１０）を順序的に蒸着してマスク層を形成し
てから写真蝕刻の方法によってパタンを定義し、乾式蝕
刻方法によって一次窒化膜（１０）、酸化膜（９）、ｎ
+多結晶シリコン膜（８）およびゲート酸化膜（７）を
順序的に異方性蝕刻することによってバイポーラトラン
ジスタのエミッタ・コレクタとＣＭＯＳトランジスタの
ゲートを定義した状態を図示したものである。
０００Å程度の厚さで蒸着してから砒素（Ａｓ）をイオ
ン注入しながら、拡散させてｎ+多結晶シリコン膜
（８）を形成し、次に低圧蒸着方法によって２５００Å
程度の厚さの酸化膜（９）と２０００Å程度の厚さの一
次窒化膜（１０）を順序的に蒸着してマスク層を形成し
てから写真蝕刻の方法によってパタンを定義し、乾式蝕
刻方法によって一次窒化膜（１０）、酸化膜（９）、ｎ
+多結晶シリコン膜（８）およびゲート酸化膜（７）を
順序的に異方性蝕刻することによってバイポーラトラン
ジスタのエミッタ・コレクタとＣＭＯＳトランジスタの
ゲートを定義した状態を図示したものである。
【００２１】図３（Ｃ）はバイポーラトランジスタのエ
ミッタとコレクタおよびＣＭＯＳトランジスタのゲート
を成す多結晶シリコンの両側面を電気的に絶縁させる過
程を示したものである。
ミッタとコレクタおよびＣＭＯＳトランジスタのゲート
を成す多結晶シリコンの両側面を電気的に絶縁させる過
程を示したものである。
【００２２】図３（Ｃ）においては３０００Å程度の厚
さの酸化膜を低圧蒸着方法によって蒸着してから乾式蝕
刻方法によって異方性蝕刻してｎ+多結晶シリコンの上
面を初めて水平面の方向の酸化膜をすべて蝕刻しなが
ら、垂直面の酸化膜（１１）のみを残った状態を図示し
たものである。
さの酸化膜を低圧蒸着方法によって蒸着してから乾式蝕
刻方法によって異方性蝕刻してｎ+多結晶シリコンの上
面を初めて水平面の方向の酸化膜をすべて蝕刻しなが
ら、垂直面の酸化膜（１１）のみを残った状態を図示し
たものである。
【００２３】図３（Ｄ）は側面の窒化膜を形成する過程
を示したものである。図面における、３０００Å程度の
厚さの二次窒化膜を低圧蒸着法によって蒸着してから乾
式蝕刻方法によって異方性蝕刻を行なって前記垂直面の
酸化膜（１１）の両側面にのみ側面の窒化膜（１２）が
残こされるようにし、次には乾式蝕刻の方法によって外
部に露出されたエピタキシアル層（３）を１５００Å程
度の深さで蝕刻してから７００Å程度の厚さの三次窒化
膜を低圧蒸着法によって蒸着し、乾式蝕刻方法によって
異方性蝕刻をすることによって蝕刻されたエピタキシア
ル層（３）は勿論のこと前記側面の窒化膜（１２）の側
面に垂直に側面窒化膜（１３）が残こされるようにした
状態を図示したものである。
を示したものである。図面における、３０００Å程度の
厚さの二次窒化膜を低圧蒸着法によって蒸着してから乾
式蝕刻方法によって異方性蝕刻を行なって前記垂直面の
酸化膜（１１）の両側面にのみ側面の窒化膜（１２）が
残こされるようにし、次には乾式蝕刻の方法によって外
部に露出されたエピタキシアル層（３）を１５００Å程
度の深さで蝕刻してから７００Å程度の厚さの三次窒化
膜を低圧蒸着法によって蒸着し、乾式蝕刻方法によって
異方性蝕刻をすることによって蝕刻されたエピタキシア
ル層（３）は勿論のこと前記側面の窒化膜（１２）の側
面に垂直に側面窒化膜（１３）が残こされるようにした
状態を図示したものである。
【００２４】図３（Ｅ）は酸化膜を蒸着する過程を示し
たもので、塩酸化膜の成長方法を利用して露出されたエ
ピタキシアル層（３）の上面にのみ２５００Å程度の厚
さの酸化膜（１４）を成長した状態を図示したものであ
る。
たもので、塩酸化膜の成長方法を利用して露出されたエ
ピタキシアル層（３）の上面にのみ２５００Å程度の厚
さの酸化膜（１４）を成長した状態を図示したものであ
る。
【００２５】このとき、残っている窒化膜（１０，１
２，１３）はバイポーラトランジスタのエミッタとコレ
クタおよびＣＭＯＳトランジスタのゲートを成す多結晶
シリコン部位（１５）に前記酸化膜（１４）が浸透成長
されることを防止する役割をする。
２，１３）はバイポーラトランジスタのエミッタとコレ
クタおよびＣＭＯＳトランジスタのゲートを成す多結晶
シリコン部位（１５）に前記酸化膜（１４）が浸透成長
されることを防止する役割をする。
【００２６】図３（Ｆ）はバイポーラトランジスタの非
活性ベース領域とＣＭＯＳトランジスタのソース・ドレ
イン部分の幅を極端的に減少させる過程を示したもので
ある。
活性ベース領域とＣＭＯＳトランジスタのソース・ドレ
イン部分の幅を極端的に減少させる過程を示したもので
ある。
【００２７】図面における燐酸を使用して一次窒化膜
（１０）および側面の窒化膜（１２，１３）をすべて除
去するとバイポーラトランジスタの多結晶シリコンエミ
ッタの両側面とＣＭＯＳトランジスタの多結晶シリコン
ゲートの両側面に二次窒化膜（１２）の厚と同じ３００
０Å程度の幅を有するエピタキシアル面（１６）が露出
される。
（１０）および側面の窒化膜（１２，１３）をすべて除
去するとバイポーラトランジスタの多結晶シリコンエミ
ッタの両側面とＣＭＯＳトランジスタの多結晶シリコン
ゲートの両側面に二次窒化膜（１２）の厚と同じ３００
０Å程度の幅を有するエピタキシアル面（１６）が露出
される。
【００２８】ここに、写真蝕刻方法を利用してバイポー
ラトランジスタの非活性ベース領域とＣＭＯＳトランジ
スタのＰＭＯＳソース・ドレインが形成された部位（１
７）には硼素をイオン注入方法によって注入してＰ+型
と作り、ＣＭＯＳトランジスタのＮＭＯＳソース・ドレ
インが形成される部位（１８）には砒素をイオン注入し
てｎ+型と作ってやってから熱処理を行なうことによっ
て極めて狭小な幅を有するバイポーラトランジスタの非
活性ベース領域およびＣＭＯＳトランジスタのソース・
ドレイン領域を形成した状態を図示したものである。
ラトランジスタの非活性ベース領域とＣＭＯＳトランジ
スタのＰＭＯＳソース・ドレインが形成された部位（１
７）には硼素をイオン注入方法によって注入してＰ+型
と作り、ＣＭＯＳトランジスタのＮＭＯＳソース・ドレ
インが形成される部位（１８）には砒素をイオン注入し
てｎ+型と作ってやってから熱処理を行なうことによっ
て極めて狭小な幅を有するバイポーラトランジスタの非
活性ベース領域およびＣＭＯＳトランジスタのソース・
ドレイン領域を形成した状態を図示したものである。
【００２９】次に、酸化膜蒸着と接触マスクおよびアル
ミニウム蒸着工程等の一般的な半導体の後処理工程をへ
ると図４に図示したようなＢｉＣＭＯＳ半導体素子が完
成される。
ミニウム蒸着工程等の一般的な半導体の後処理工程をへ
ると図４に図示したようなＢｉＣＭＯＳ半導体素子が完
成される。
【００３０】
【発明の効果】上述のようにバイポーラ素子の非活性ベ
ースのＣＭＯＳ素子のソース・ドレイン領域の面積がｎ
+多結晶シリコン膜の側面に形成された窒化膜の厚さに
比例してＢｉＣＭＯＳ装置が製造されるので、前記の窒
化膜の厚さを薄く調節して前記面積を極端的に減少させ
ることができる。
ースのＣＭＯＳ素子のソース・ドレイン領域の面積がｎ
+多結晶シリコン膜の側面に形成された窒化膜の厚さに
比例してＢｉＣＭＯＳ装置が製造されるので、前記の窒
化膜の厚さを薄く調節して前記面積を極端的に減少させ
ることができる。
【００３１】これをもって、本発明はバイポーラ素子の
ベース面積とＣＭＯＳ素子のソース・ドレイン面積を従
来と比較して見るときに相対的に減少させることができ
るので、バイポーラ素子のベース・コレクタとの間の接
合容量を減少させることができ、またＣＭＯＳ素子のソ
ース・ドレイン領域で発生する接合容量を減少させるこ
とができて素子の動作速度を改善することができる。
ベース面積とＣＭＯＳ素子のソース・ドレイン面積を従
来と比較して見るときに相対的に減少させることができ
るので、バイポーラ素子のベース・コレクタとの間の接
合容量を減少させることができ、またＣＭＯＳ素子のソ
ース・ドレイン領域で発生する接合容量を減少させるこ
とができて素子の動作速度を改善することができる。
【図１】従来のＳＢＣバイポーラトランジスタ工程によ
って製造されたＢｉＣＭＯＳ半導体素子の断面図。
って製造されたＢｉＣＭＯＳ半導体素子の断面図。
【図２】従来のＰＳＡバイポーラトランジスタの工程に
よって製造されたＢｉＣＭＯＳ半導体素子の断面図。
よって製造されたＢｉＣＭＯＳ半導体素子の断面図。
【図３】本発明によるＢｉＣＭＯＳ半導体素子の製造過
程を示した断面図。
程を示した断面図。
【図４】本発明の製造方法によって完成されたＢｉＣＭ
ＯＳ半導体素子の断面図。
ＯＳ半導体素子の断面図。
８ 多結晶シリコン ９ 酸化膜 １０ 窒化膜 １１ 側面酸化膜 １２，１３ 側面窒化膜
フロントページの続き (72)発明者 南 基守 大韓民国大田直轄市中区五柳洞175−１三 星アパート８−1409
Claims (1)
- 【請求項１】 Ｐ型のシリコン基板（１）の上にｎ+埋
没層（２）を形成する段階と、 前記ｎ+埋没層（２）を包含する基板（１）の上にエピ
タキシアル層（３）を成長させる段階と、 酸化膜の成長およびマスク工程を遂行してＰウェル
（４）を定義する段階と、 前記Ｐウェル（４）を形成するために不純物をＮエピタ
キシアル層（３）に注入および拡散する段階と、 前記Ｐウェル（４）およびＮエピタキシアル層（３）の
上にいる酸化膜（５）を除去する段階と、 再び、全表面に酸化膜を成長させてから前記Ｐウェル
（４）とＮエピタキシアル層（３）の上にいる酸化膜上
に窒化膜を形成する段階と、 活性領域のマスクを利用して各素子の活性領域を定義す
る段階と、 バイポーラ素子とＣＭＯＳ素子との隔離のためにフィー
ルドマスクを使用して硼素を注入する段階と、 酸化膜の隔離工程を利用して素子の隔離領域（５）を形
成する段階と、 前記窒化膜と酸化膜を除去してからＣＭＯＳ用のゲート
酸化膜を成長する段階と、 バイポーラ素子のベースとコレクタに該当する部分のゲ
ート酸化膜（７）を蝕刻してから不純物を注入して拡散
する段階と、 バイポーラ素子のエミッタが形成される部分にいるエピ
タキシアル層（３）とＣＭＯＳ素子のゲートが形成され
る部分にいるゲート酸化膜（７）の上にｎ+多結晶シリ
コン膜（８）を蒸着してからその上に酸化膜（９）およ
び窒化膜（１０）を順次的に形成させてバイポーラ素子
のエミッタとコレクタ、そしてＣＭＯＳ素子のゲートを
定義する段階と、 前記ｎ+多結晶シリコン膜（８）の両側面に電気的に絶
縁するための酸化膜（１１）と、第２酸化膜（１２）を
順次的に形成する段階と、 露出されたエピタキシアル層（３）の表面を所定の深さ
に蝕刻してから再び第３窒化膜（１３）を前記第２窒化
膜（１２）の側面に形成する段階と、 前記蝕刻されたエピタキシアル層（３）に酸化膜を成長
する段階と、 前記窒化膜（１０，１２，１３）を全部除去してから前
記ｎ+多結晶シリコン膜（８）の側面にいる窒化膜の厚
さ程に露出されたエピタキシアル面（１６）に不純物を
注入して、バイポーラ素子のベース領域とＰＭＯＳ素子
のソースおよびドレインの領域が形成される部分にはＰ
+型と作り、ＮＭＯＳ素子のソースおよびドレインの領
域が形成される部分にはｎ+型と作る段階を包含するこ
とを特徴とするＢｉＣＭＯＳ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR90-16866 | 1990-10-22 | ||
| KR1019900016866A KR930010116B1 (ko) | 1990-10-22 | 1990-10-22 | BiCMOS 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326854A true JPH05326854A (ja) | 1993-12-10 |
| JPH0831543B2 JPH0831543B2 (ja) | 1996-03-27 |
Family
ID=19304986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3273699A Expired - Lifetime JPH0831543B2 (ja) | 1990-10-22 | 1991-10-22 | ＢｉＣＭＯＳ半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5149663A (ja) |
| JP (1) | JPH0831543B2 (ja) |
| KR (1) | KR930010116B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329604A (en) * | 1993-02-11 | 1994-07-12 | International Business Machines Corporation | Optical fiber coupling device and optoelectronic system utilizing same |
| JP3466394B2 (ja) | 1996-10-31 | 2003-11-10 | 太陽誘電株式会社 | チップ部品及びその製造方法 |
| US6127720A (en) * | 1997-05-19 | 2000-10-03 | Matsushita Electronics Corporation | Semiconductor device and method for manufacturing the same |
| JP3070554B2 (ja) * | 1997-11-28 | 2000-07-31 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| SE514707C2 (sv) | 1998-11-04 | 2001-04-02 | Ericsson Telefon Ab L M | Metod för halvledartillverkning |
| US6284581B1 (en) * | 1999-02-18 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Integration of bipolar and CMOS devices for sub-0.1 micrometer transistors |
| US6117718A (en) * | 1999-08-31 | 2000-09-12 | United Microelectronics Corp. | Method for forming BJT via formulation of high voltage device in ULSI |
| US10115720B2 (en) | 2016-04-15 | 2018-10-30 | Magnachip Semiconductor, Ltd. | Integrated semiconductor device and method for manufacturing the same |
| GB2561388B (en) | 2017-04-13 | 2019-11-06 | Raytheon Systems Ltd | Silicon carbide integrated circuit |
| GB2561390B (en) | 2017-04-13 | 2020-03-11 | Raytheon Systems Ltd | Silicon carbide transistor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816423A (en) * | 1987-05-01 | 1989-03-28 | Texas Instruments Incorporated | Bicmos process for forming shallow npn emitters and mosfet source/drains |
| US5059546A (en) * | 1987-05-01 | 1991-10-22 | Texas Instruments Incorporated | BICMOS process for forming shallow NPN emitters and mosfet source/drains |
-
1990
- 1990-10-22 KR KR1019900016866A patent/KR930010116B1/ko not_active IP Right Cessation
-
1991
- 1991-10-21 US US07/780,253 patent/US5149663A/en not_active Expired - Lifetime
- 1991-10-22 JP JP3273699A patent/JPH0831543B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR930010116B1 (ko) | 1993-10-14 |
| KR920008921A (ko) | 1992-05-28 |
| JPH0831543B2 (ja) | 1996-03-27 |
| US5149663A (en) | 1992-09-22 |
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|---|---|---|---|
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