JPH02253655A

JPH02253655A - 半導体装置の製造方法

Info

Publication number: JPH02253655A
Application number: JP7554389A
Authority: JP
Inventors: Norio Kususe; 楠瀬　典男
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-03-28
Filing date: 1989-03-28
Publication date: 1990-10-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は同一半導体基板にバイポーラ素子とＭＯ５素子
を形成した、所謂Ｂｉ−ＭＯＳ，Ｂｉ　−ＣＭＯＳ半導
体装置の製造方法に関する。

〔従来の技術〕

従来のＢｉ−ＣＭＯＳ半導体装置の製造方法の一例を第
３図（ａ）乃至（Ｃ）に示す。

先ず、第３図（ａ）のように、Ｐ型基板１にＮ。

埋込み領域２とＰ゛埋込領域３を形成し、次いでこの上
にＮ型エピタキシャル層４を成長する。

また、バイポーラトランジスタ（以下、ＢｉｐＴＲと省
略）相互間、及びＭＯＳ）ランジスタ（以下、ＭＯＳ−
ＴＲと省略）とを電気的に絶縁分離するために、前記Ｐ
型基板１に達する絶縁領域５を形成し、この絶ａ　Ｓｌ
域５で画成される領域にＮチャネルＭＯＳ−ＴＲを形成
するためのＰ型ウェル領域６を形成する。

更に、シリコン窒化膜等の耐酸化性膜７をマスりに選択
酸化を行なって素子分離絶縁膜８を形成する。

次いで、第３図（ｂ）のように、前記耐酸化性膜７を除
去した後、所望の厚さの酸化膜（一部はゲート酸化膜と
なる）９を形成する。次いで、必要に応じてＭＯＳ−Ｔ
Ｒのスレシュホルト電圧を制御するためにイオン打込み
法により基板濃度をコントロールする。また、ＢｉｐＴ
ＲのＰ型ベース領域１７を形成する。

そして、Ｂ　ｉ　ｐＴＲの一部の前記酸化膜９を選択エ
ツチングして窓を開設する０次いで、基板全面に多結晶
シリコンを被着し、かつこの多結晶２シリコンにＮ型と
なる不純物を添加して低抵抗化する。この多結晶シリコ
ンからＮ型不純物を前記Ｐ型ベース領域１７に拡散させ
ることで前記ＢｉｐＴＲのエミッタ領域１９を形成する
。その後、図外のフォトレジストをマスクに前記多結晶
シリコンを選択エツチングし、ゲート電極ＩＯ及びＢｉ
ｐＴＲのエミッタ電極２ＯＡを形成する。

なお、前記エミッタ領域１９．及びエミッタ電極２０Ａ
を形成したのと同じ方法でコレクタＮ゛領域、コレクタ
電極も形成できる。

しかる後、第３図（Ｃ）のように、例えばアルミニウム
をマスクにした選択イオン打込み法により砒素を打込ん
でＮチャネルＴＲのソース・ドレイン拡散層１４を形成
し、同様にボロンを打込んでＰチャネルＴＲのソース・
ドレイン拡散層１５を形成する。なお、ボロンを打込む
際ＢｉｐＴＲのエミッタ領域部以外のベース部に打込む
ことで抵抗を小さくすることができる。

その後、リンを含んだシリコン酸化膜２１を被着し、か
つ電気接続用の開孔窓を開設する。そして、蒸着法等で
シリコンを含んだアルミニウムを被着し、素子相互を接
続する配線層２２を形成する。なお、各素子と配線層２
２をオーム接続させるため、例えば４５０℃２０分程度
の熱処理を施す。

以上により、Ｂｉ−ＣＭＯＳ半導体装置が完成される。

〔発明が解決しようとする課Ｂ］上述した従来のＢｉ−ＣＭＯＳ半導体装置の製造方法で
は、ＢｉｐＴＲのエミッタ電極２ＯＡとＭＯＳ−ＴＲの
ゲート電橋ｌＯは同−被着膜である多結晶シリコンで構
成される。そして、この多結晶シリコン膜にはＮ型不純
物を添加しており、ゲート電極１０の低抵抗化を図ると
ともに、Ｎ型エミッタ領域１９を拡散法により形成する
ようにしている。このため、ＢｉｐＴＲとＭＯＳ−ＴＲ
の特性はこのＮ型不純物の濃度や拡散条件に大きく依存
することになる。

したがって、例えば、不純物がリンで熱拡散を９５０°
Ｃｌ２Ｏ分行う場合には、ＭＯＳ−ＴＲのゲート電極１
０の抵抗値は１０Ω／口程度と小さくなるが、ＢｉｐＴ
Ｒのベース・エミッタ接合は０．５程度にもなるためコ
レクタ・ベース接合を０．７〜０．８μｍ程度に深くせ
ざるを得ずＢｉｐＴＲの高周波特性が悪化される。

一方、熱拡散温度を８５０〜９００″Ｃと低温にした場
合には、ＢｉｐＴＲＯ高周波特性をある程度改善できる
が、ゲート電極１００層抵抗は、５０〜８０Ω／口と高
くなってしまい、上述とは逆にＭＯＳ−ＴＲの特性を悪
化させる。

即ち、従来の製造方法では、ＢｉｐＴＲとＭＯＳ−ＴＲ
の特性を共に高性能化することが難しいという問題が生
じている。

本発明はＢｉｐＴＲとＭＯＳ−ＴＲのいずれの特性をも
高めることを可能にした半導体装置の製造方法を提供す
ることを目的とする。

（課題を解決するための手段〕本発明の半導体装置の製造方法は、半導体基板のＭＯＳ
−ＴＲ形成領域に選択エツチングした多結晶シリコンに
よりゲート電極を形成する工程と、このゲート電極を利
用して低濃度のソース・ドレイン拡散層を形成する工程
と、前記ゲート電極を含む全面に酸化膜を被着する工程
と、ＢｉｐＴＲ領域の前記酸化膜に窓を開設し、この窓
を含む領域に改めて多結晶シリコンを形成し、この多結
晶シリコン中の不純物を拡散してエミッタ領域を形成す
る工程と、前記多結晶シリコンを選択エツチングしてエ
ミッタ電極を形成する工程と、前記酸化膜をイオンエツ
チングして前記ゲート電極の側面にサイドウオールを形
成する工程と、このサイドウオールを利用して高濃度の
ソース・ドレイン拡散層を形成する工程とを含んでいる
。

〔作用〕

上述した製造方法では、ゲート電極とエミッタ領域とを
別の多結晶シリコンにより形成するため、各多結晶シリ
コンに含ませる不純物の濃度や拡散条件を個々に設定で
き、Ｂ　ｉ　ｐ−ＴＲ（！：ＭＯＳＴＲを夫々好適な特
性に設定できる。

〔実施例］次に、本発明を図面を参照して説明する。

第１図（ａ）乃至第１図（Ｃ）は本発明の第１実施例を
製造工程順に示す断面図である。

先ず、第１図（ａ）のように、Ｐ型半導体基板１にＮ＋
埋込み領域２．Ｐ゛埋込領域３を形成し、Ｎ型エピタキ
シャル層４を形成する。そして、絶縁領域５．Ｐ型ウェ
ル領域６を形成した後、素子分離絶縁膜８を形成する。

この工程は、第３図（ａ）で説明した場合と同じである
。

しかる上で、素子領域に薄い酸化膜（ゲート酸化膜）９
を形成し、かつ必要に応じてＭＯＳ−ＴＲのスレシュホ
ルト電圧を制御するためにイオン打込み法により基板濃
度をコントロールする。その後、基板全面に多結晶シリ
コンを被着し、この多結晶シリコンに熱拡散法等により
Ｎ型不純物を添加して低抵抗化する。そして、フォトレ
ジストをマスクに前記多結晶シリコンを選択エツチング
することでゲート電極１０を形成する。

その上で、例えばフォトレジストをマスクにした選択イ
オン打込み法によりリンを打込んでＮチャネルＴＲのＮ
−ソース・ドレイン拡散層１１を形成し、またボロンを
打込んでＰチャネルＴＲのＰ−ソース・ドレイン拡散層
１２を形成する。

次に、ＣＶＤ法等により全面に酸化膜１３を形成し、か
つこの酸化膜１３をバイポーラ素子領域部分をフォトレ
ジストで覆った状態でイオンエツチングする。これによ
り、バイポーラ素子領域に酸化膜１３が残されると共に
、ゲート電極１０の側面にサイドウオール１３ａが形成
される。

その上で、このサイドウオール１３ａをマスクにして不
純物を高濃度でイオン打込みし、ＮチャネルＴＲのソー
ス・ドレイン拡散層１４と、ＰチャネルＴＲのソース・
ドレイン拡散層１５を形成する。

なお、このＰチャネルＴＲのソース・ドレイン拡散層１
５と同時に、バイポーラ素子のベース抵抗を小さくする
目的のＰ″頭域１６（第１図（ｂ）参照）を形成するこ
とができる。

次いで、第１図（ｂ）のように、フォトレジストをマス
クにした選択イオン打込みによりボロンを打込みＢｉｐ
ＴＲＯＰ型ヘース領域１７を形成する。更に、前記酸化
膜１３をフォトレジストをマスクに選択エツチングして
窓を開設する。その上で、基板全面に厚さ約２０００人
の多結晶シリコン１８を被着し、かつこの多結晶シリコ
ン１８にイオン注入法によりＮ型不純物を添加する。そ
して、このＮ型不純物を基板に拡散させ、ＢｉｐＴＲの
エミッタ領域１９を形成する。また、フォトレジストを
マスクに前記多結晶シリコン１８を選択エツチングする
ことでＢｉｐＴＲのエミッタ電極２０を形成する。

しかる後、第１図（Ｃ）のように、全面にリンを含んだ
シリコン酸化膜２１を被着し、かつ素子相互を接続する
ための開孔窓を形成する。更に、蒸着法等でシリコンを
含んだアルミニウムを被着し、素子相互を接続する配線
層２２を形成する。

なお、各電極と前記配線層２２をオーム接続させるため
、例えば４００°Ｃｌ２Ｏ分程度の熱処理を施し、Ｂｉ
−ＣＭＯＳ半導体装置を完成させる。

したがって、この製造方法では、ＭＯＳ−ＴＲのゲート
電極１０とＢ　ｉ　ｐＴＲのエミッタ領域１９に繋がる
エミッタ電極２０とは夫々別の多結晶シリコンで形成す
ることになり、各多結晶シリコンに含ませるＮ型不純物
の濃度や拡散状態を相違させることができる。これによ
り、ＭＯＳ−ＴＲ及びＢｉｐＴＲを夫り好適に特性に調
整でき、各ＴＲの特性を高性能化することが可能となる
。

第２図は本発明の第２実施例の工程一部を示す断面図で
ある。

ここで、各トランジスタ領域を形成し、ＣＶＤ法等によ
り全面に酸化膜１３を形成する工程までは、本発明の第
１実施例と同じであり、説明は省略する。

その後、第２図のように、フォトレジストをマスクにし
た選択イオン打込み法によりボロンを打込みＢｉｐＴＲ
のＰ型ベース領域１７を形成する。

次いで、前記酸化膜１３をフォトレジストをマスクに選
択エツチングし、ＢｉｐＴＲのエミッタ領域相当箇所に
のみ窓を開設する。次いで基板全面に厚さ約２０００人
の多結晶シリコン１８を被着し、この多結晶シリコン１
８にイオン注入法によりＮ型不純物を添加する。そして
、この多結晶シリコン１８からＮ型不純物を基板に拡散
することでＢｉｐＴＲのエミッタ領域１９を形成する。

その上で、フォトレジストをマスクに前記多結晶シリコ
ン１８を選択エツチングし、Ｂ　ｉ　ｐＴＲのエミッタ
電極２０を形成する。その後、酸化膜Ｉ３をイオンエツ
チングしてゲート電極１０の側面にサイドウオール１３
ａを形成する。

以下、第１実施例と同様にして、高濃度の不純物を選択
イオン打込みし、ＮチャネルＴＲのソース・ドレイン拡
散層１４と、ＰチャネルＴＲのソース・ドレイン拡散層
１５を形成する。またシリコン酸化膜２１．配線層２２
を形成してＢ１−０ＭＯＳが完成されることは言うまで
もない。

なお、バイポーラ素子のベース抵抗を小さくするための
Ｐ”ＳＩ域１６を、前記ＰチャネルＴＲのソース・ドレ
イン拡散層１５と同時に形成することができるのも第１
実施例と同じである。

この第２実施例においては、ＢｉｐＴＲとＭＯＳ−ＴＲ
を形成する工程の順序が第１実施例と異なるのみであり
、ＭＯＳ−ＴＲのゲート電極とＢｉｐＴＲのエミッタ電
極及びエミッタ領域を別の多結晶シリコンで形成してい
る点は同じであり、各ＴＲを夫々高性能化することが可
能となる。

但し、第２の実施例では、サイドウオールを形成する際
にフォトレジストを使用しない点、及びＭＯＳ−ＴＲを
形成する工程がＢ　ｉ　ｐＴＲのエミッタ領域を形成し
た後にあり熱処理の点で特にＰチャネルＭＯＳ−ＴＨの
性能向上が図れる点て有利である。

〔発明の効果〕

以上説明したように本発明によれば、ゲート電極とエミ
ッタ領域を形成するためのエミッタ電極を夫々別の多結
晶シリコンで形成しているので、夫々個別に不純物を導
入でき、ＢｉｐＴＲとＭＯＳ−ＴＲの個々の特性を生か
した高性能、高密度。

低消費電力を有するＢｉ−ＣＭＯＳ半導体装置を製造す
ることができる効果がある。

【図面の簡単な説明】

第１図（ａ）乃至（Ｃ）は本発明の第１実施例を製造工
程順に示す断面図、第２図は本発明の第２実施例の製造
工程の一部を示す断面図、第３図（ａ）乃至（Ｃ）は従
来の半導体装置の製造方法を工程順に示す断面図である
。１・・・Ｐ型半導体基板、２・・・Ｎ゛理込領域、３・
・・Ｐ゛埋込領域、４・・・Ｎ型エピタキシャル層、５
・・・絶縁領域、６・・・Ｐ型ウェル領域、７・・・耐
酸化性膜、８・・・素子分離絶縁膜、９・・・ゲート酸
化膜、１０・・・ゲート電極（多結晶シリコン）、１１
・・・Ｎ−ソース・ドレイン拡散層、１２・・・Ｐソー
ス・ドレイン拡散層、１３・・・酸化膜、１３ａ・・・
サイドウオール、１４・・・Ｎ型ソース・ドレイン拡散
層、１５・・・Ｐ型ソース・ドレイン拡散層、１６・・
・Ｐ０領域、１７・・・Ｐ型ベース領域、１８・・・多
結晶シリコン、１９・・・エミッタ領域、２０．２０Ａ
・・・エミッタ電極、２１・・・酸化膜、２２・・・配
線層。

Claims

【特許請求の範囲】

１、同一半導体基板にバイポーラ素子とＭＯＳ素子を形
成している半導体装置の製造に際し、半導体基板のＭＯ
Ｓ素子形成領域に選択エッチングした多結晶シリコンに
よりゲート電極を形成する工程と、このゲート電極を利
用して低濃度のソース・ドレイン拡散層を形成する工程
と、前記ゲート電極を含む全面に酸化膜を被着する工程
と、バイポーラ素子領域の前記酸化膜に窓を開設し、こ
の窓を含む領域に改めて多結晶シリコンを形成し、この
多結晶シリコン中の不純物を拡散してエミッタ領域を形
成する工程と、前記多結晶シリコンを選択エッチングし
てエミッタ電極を形成する工程と、前記酸化膜をイオン
エッチングして前記ゲート電極の側面にサイドウォール
を形成する工程と、このサイドウォールを利用して高濃
度のソース・ドレイン拡散層を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。