JPH05144932A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05144932A JPH05144932A JP30742791A JP30742791A JPH05144932A JP H05144932 A JPH05144932 A JP H05144932A JP 30742791 A JP30742791 A JP 30742791A JP 30742791 A JP30742791 A JP 30742791A JP H05144932 A JPH05144932 A JP H05144932A
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Abstract
(57)【要約】
【目的】 選択エピタキシャル成長技術を用いた半導体
集積回路の素子間の分離耐圧を向上させる。 【構成】 ｐ型シリコン基板１上に素子分離に必要な任
意の厚みの酸化膜２を堆積した後、活性領域を開口し、
そこに選択的にｐ型シリコン単結晶層をエピタキシャル
成長させる。その後、酸化膜２およびｐ型エピタキシャ
ル成長層３越しに、酸化膜２とｐ型シリコン基板１との
界面付近を中心に、素子の分離耐圧を強化するために十
分な濃度の不純物を注入し、ソース・ドレインとなるｎ
型不純物拡散層７を形成し、活性化させる。 【効果】 素子間の酸化膜およびエピタキシャル成長層
の下部に高濃度な不純物拡散層ができるため、素子間の
分離耐圧を向上させる。
集積回路の素子間の分離耐圧を向上させる。 【構成】 ｐ型シリコン基板１上に素子分離に必要な任
意の厚みの酸化膜２を堆積した後、活性領域を開口し、
そこに選択的にｐ型シリコン単結晶層をエピタキシャル
成長させる。その後、酸化膜２およびｐ型エピタキシャ
ル成長層３越しに、酸化膜２とｐ型シリコン基板１との
界面付近を中心に、素子の分離耐圧を強化するために十
分な濃度の不純物を注入し、ソース・ドレインとなるｎ
型不純物拡散層７を形成し、活性化させる。 【効果】 素子間の酸化膜およびエピタキシャル成長層
の下部に高濃度な不純物拡散層ができるため、素子間の
分離耐圧を向上させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、さらに詳しくは、シリコン半導体集積回路の素
子間の分離方法に関するものである。
に係り、さらに詳しくは、シリコン半導体集積回路の素
子間の分離方法に関するものである。
【０００２】
【従来の技術】図４（ａ）〜（ｃ）は従来のシリコン半
導体集積回路、例えばＮＭＯＳ型集積回路の選択エピタ
キシャル成長技術による素子間の分離方法の一例を模式
的に示す断面図である。この図において、１はｐ型シリ
コン基板（以下、ｐ型基板と略称する）、２は酸化膜、
３はｐ型エピタキシャル成長層、５はゲート酸化膜、６
はゲート電極、７はソース・ドレインとなるｎ型不純物
拡散層である。
導体集積回路、例えばＮＭＯＳ型集積回路の選択エピタ
キシャル成長技術による素子間の分離方法の一例を模式
的に示す断面図である。この図において、１はｐ型シリ
コン基板（以下、ｐ型基板と略称する）、２は酸化膜、
３はｐ型エピタキシャル成長層、５はゲート酸化膜、６
はゲート電極、７はソース・ドレインとなるｎ型不純物
拡散層である。
【０００３】次に、図４（ａ）〜（ｃ）に従って、従来
の製造フローについて説明する。まず、図４（ａ）のよ
うに、ｐ型基板１上に素子分離のための厚い酸化膜２を
酸化あるいは堆積により形成した後、素子を形成するた
めの活性領域を写真製版技術およびエッチング技術によ
り開口させる。次に、図４（ｂ）のように、前記の活性
領域となるｐ型基板１のシリコン露出面にのみ、酸化膜
２の表面とほぼ同じ高さになるまで選択的にｐ型ドーピ
ングしたシリコン単結晶層をエピタキシャル成長させる
ことにより、活性領域となるｐ型エピタキシャル成長層
３を形成する。その後、図４（ｃ）のように、ゲート酸
化膜５およびゲート電極６を形成した後、所定の加工を
施し、ｎ型不純物イオン、例えば砒素イオンを注入した
後、熱処理を加えることにより活性化させて、ソース・
ドレインとなるｎ型不純物拡散層７を形成する。従来
は、上記のような方法により、各素子のソース・ドレイ
ンとなるｎ型不純物拡散層７を、酸化膜２および反対導
電型の領域であるｐ型基板１およびｐ型エピタキシャル
成長層３により絶縁していた。
の製造フローについて説明する。まず、図４（ａ）のよ
うに、ｐ型基板１上に素子分離のための厚い酸化膜２を
酸化あるいは堆積により形成した後、素子を形成するた
めの活性領域を写真製版技術およびエッチング技術によ
り開口させる。次に、図４（ｂ）のように、前記の活性
領域となるｐ型基板１のシリコン露出面にのみ、酸化膜
２の表面とほぼ同じ高さになるまで選択的にｐ型ドーピ
ングしたシリコン単結晶層をエピタキシャル成長させる
ことにより、活性領域となるｐ型エピタキシャル成長層
３を形成する。その後、図４（ｃ）のように、ゲート酸
化膜５およびゲート電極６を形成した後、所定の加工を
施し、ｎ型不純物イオン、例えば砒素イオンを注入した
後、熱処理を加えることにより活性化させて、ソース・
ドレインとなるｎ型不純物拡散層７を形成する。従来
は、上記のような方法により、各素子のソース・ドレイ
ンとなるｎ型不純物拡散層７を、酸化膜２および反対導
電型の領域であるｐ型基板１およびｐ型エピタキシャル
成長層３により絶縁していた。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
の素子間の電気的分離は、以上のような方法で行われて
いるので、１つの素子のソース・ドレインとなるｎ型不
純物拡散層７と、その隣りの素子のソース・ドレインと
なるｎ型不純物拡散層７とは、酸化膜２と、ソース・ド
レインとなるｎ型不純物拡散層７とは反対の導電型のエ
ピタキシャル成長層３およびｐ型基板１によって分離さ
れているため、素子間の酸化膜２の幅が小さくなった
り、あるいは薄くなった場合、素子間でパンチスルーを
起こし易く、十分な分離耐圧が得られなかった。
の素子間の電気的分離は、以上のような方法で行われて
いるので、１つの素子のソース・ドレインとなるｎ型不
純物拡散層７と、その隣りの素子のソース・ドレインと
なるｎ型不純物拡散層７とは、酸化膜２と、ソース・ド
レインとなるｎ型不純物拡散層７とは反対の導電型のエ
ピタキシャル成長層３およびｐ型基板１によって分離さ
れているため、素子間の酸化膜２の幅が小さくなった
り、あるいは薄くなった場合、素子間でパンチスルーを
起こし易く、十分な分離耐圧が得られなかった。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、選択エピタキシャル成長技術を
用いた素子間の分離において、十分な分離耐圧を確保す
ることができる半導体装置の製造方法を得ることを目的
とする。
ためになされたもので、選択エピタキシャル成長技術を
用いた素子間の分離において、十分な分離耐圧を確保す
ることができる半導体装置の製造方法を得ることを目的
とする。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、シリコン基板上に形成した絶縁膜の活性
領域部分を開口し、その開口部に選択的にシリコン単結
晶をエピキタシャル成長させた後に、絶縁膜とシリコン
基板との界面付近に絶縁膜とエピタキシャル成長層越し
に素子分離用の不純物を高濃度にイオン注入するもので
ある。
の製造方法は、シリコン基板上に形成した絶縁膜の活性
領域部分を開口し、その開口部に選択的にシリコン単結
晶をエピキタシャル成長させた後に、絶縁膜とシリコン
基板との界面付近に絶縁膜とエピタキシャル成長層越し
に素子分離用の不純物を高濃度にイオン注入するもので
ある。
【０００７】
【作用】本発明においては、シリコン基板上の絶縁膜を
開口した領域に選択エピタキシャル成長により活性領域
を形成した後に、イオン注入によりエピタキシャル成長
層直下に不純物イオン注入を行い、エピタキシャル成長
層および酸化膜の下部に比較的高濃度の不純物拡散層を
形成するので、素子間で空乏層が伸びにくく、素子間の
分離幅を小さくしていっても十分な分離耐圧を得ること
ができる。
開口した領域に選択エピタキシャル成長により活性領域
を形成した後に、イオン注入によりエピタキシャル成長
層直下に不純物イオン注入を行い、エピタキシャル成長
層および酸化膜の下部に比較的高濃度の不純物拡散層を
形成するので、素子間で空乏層が伸びにくく、素子間の
分離幅を小さくしていっても十分な分離耐圧を得ること
ができる。
【０００８】
【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明の半導体装置の製造方法の一実施例を
示す工程断面図である。図１において、４はｐ型不純物
注入層で、その他は図４と同じものである。
る。図１は本発明の半導体装置の製造方法の一実施例を
示す工程断面図である。図１において、４はｐ型不純物
注入層で、その他は図４と同じものである。
【０００９】まず、図１（ａ）のように、低濃度、例え
ば１０15ｃｍ-3程度のｐ型基板１上に厚い絶縁膜、例え
ば５０００Å程度の酸化膜２を酸化あるいは堆積により
成膜した後、各素子をつくるための酸化膜２の活性領域
部分を除去してｐ型基板１を露出させる。次に、図１
（ｂ）のように、ｐ型基板１の露出した部分にのみ選択
的に、酸化膜２の表面とほぼ同じ高さになるまで比較的
低濃度、例えば１０17ｃｍ-3程度のｐ型シリコン単結晶
層をエピタキシャル成長させ、ｐ型エピタキシャル成長
層３を形成する。さらに、図１（ｃ）のように、酸化膜
２およびｐ型エピタキシャル成長層３越しに酸化膜２の
直下付近に到達するようにボロンイオンを注入して、ｐ
型エピタキシャル成長層３よりも高濃度、例えば１０18
ｃｍ-3程度のｐ型不純物注入層４を形成する。その後
は、図１（ｄ）のように、従来と同様の方法でゲート酸
化膜５，ゲート電極６を形成し、ｎ型不純物、例えば砒
素を注入してソースおよびドレイン領域となる高濃度、
例えば１０20ｃｍ-3程度のソース・ドレインとなるｎ型
不純物拡散層７を形成する。このようにソース・ドレイ
ンとなるｎ型不純物拡散層７を形成することにより、素
子分離用の酸化膜２の直下および素子領域の深部に高濃
度の不純物拡散層を有するｎチャネル型のＭＯＳトラン
ジスタが作製される。
ば１０15ｃｍ-3程度のｐ型基板１上に厚い絶縁膜、例え
ば５０００Å程度の酸化膜２を酸化あるいは堆積により
成膜した後、各素子をつくるための酸化膜２の活性領域
部分を除去してｐ型基板１を露出させる。次に、図１
（ｂ）のように、ｐ型基板１の露出した部分にのみ選択
的に、酸化膜２の表面とほぼ同じ高さになるまで比較的
低濃度、例えば１０17ｃｍ-3程度のｐ型シリコン単結晶
層をエピタキシャル成長させ、ｐ型エピタキシャル成長
層３を形成する。さらに、図１（ｃ）のように、酸化膜
２およびｐ型エピタキシャル成長層３越しに酸化膜２の
直下付近に到達するようにボロンイオンを注入して、ｐ
型エピタキシャル成長層３よりも高濃度、例えば１０18
ｃｍ-3程度のｐ型不純物注入層４を形成する。その後
は、図１（ｄ）のように、従来と同様の方法でゲート酸
化膜５，ゲート電極６を形成し、ｎ型不純物、例えば砒
素を注入してソースおよびドレイン領域となる高濃度、
例えば１０20ｃｍ-3程度のソース・ドレインとなるｎ型
不純物拡散層７を形成する。このようにソース・ドレイ
ンとなるｎ型不純物拡散層７を形成することにより、素
子分離用の酸化膜２の直下および素子領域の深部に高濃
度の不純物拡散層を有するｎチャネル型のＭＯＳトラン
ジスタが作製される。
【００１０】上記の実施例において、図１（ｃ）の工程
でボロンイオンを注入する際、注入エネルギーおよび注
入量を変えて何回か注入を繰り返すことで、任意の不純
物勾配を持ったウエルを形成することもできる。
でボロンイオンを注入する際、注入エネルギーおよび注
入量を変えて何回か注入を繰り返すことで、任意の不純
物勾配を持ったウエルを形成することもできる。
【００１１】また、上記実施例では、ｎチャネル型のＭ
ＯＳトランジスタの作製に適用した例を示したが、ｐチ
ャネル型のＭＯＳトランジスタを作製する場合は、図１
の実施例で示した各不純物と反対の導電型の不純物を用
いることで同様に作製できる。
ＯＳトランジスタの作製に適用した例を示したが、ｐチ
ャネル型のＭＯＳトランジスタを作製する場合は、図１
の実施例で示した各不純物と反対の導電型の不純物を用
いることで同様に作製できる。
【００１２】次に、他の実施例について説明する。図１
の実施例では、図１（ｃ）の工程で、不純物イオンを注
入する際、マスクをかけずに全面に注入したが、この
時、マスクをかけて、必要な部分にのみ注入を行った
り、あるいはこれらの工程を何回か繰り返して、任意な
部分に任意の種類の不純物拡散層を形成させることもで
きる。この方法をＣＭＯＳＩＣの製造に適用した一実施
例を図２（ａ）〜（ｃ）および図３（ａ），（ｂ）につ
いて説明する。図２，図３において、図１と同一符号は
同じ部分を示し、８ａ，８ｂはフォトレジストマスク、
９はｐ型不純物注入層、１０はｎ型不純物注入層であ
る。
の実施例では、図１（ｃ）の工程で、不純物イオンを注
入する際、マスクをかけずに全面に注入したが、この
時、マスクをかけて、必要な部分にのみ注入を行った
り、あるいはこれらの工程を何回か繰り返して、任意な
部分に任意の種類の不純物拡散層を形成させることもで
きる。この方法をＣＭＯＳＩＣの製造に適用した一実施
例を図２（ａ）〜（ｃ）および図３（ａ），（ｂ）につ
いて説明する。図２，図３において、図１と同一符号は
同じ部分を示し、８ａ，８ｂはフォトレジストマスク、
９はｐ型不純物注入層、１０はｎ型不純物注入層であ
る。
【００１３】まず、図２（ａ）のように、低濃度、例え
ば１０15ｃｍ-3程度のｐ型基板１上に素子を分離するた
めの厚い絶縁膜、例えば５０００Å程度の酸化膜２を酸
化あるいは堆積により成膜した後、各素子をつくるため
の活性領域部分の酸化膜２を除去してｐ型基板１を露出
させる。次に、図２（ｂ）のように、ｐ型基板１の露出
した部分にのみ選択的に酸化膜２の表面とほぼ同じ高さ
になるまで低濃度、例えば１０15ｃｍ-3程度のｐ型シリ
コン単結晶層をエピタキシャル成長させてｐ型エピタキ
シャル成長層３を形成する。さらに、図２（ｃ）のよう
に、ｐチャネル型のトランジスタを形成する領域には、
厚いフォトレジストマスク８ａをかぶせた後、ボロンイ
オンをｐ型エピタキシャル成長層３の表面から酸化膜２
の下面より深い領域まで注入エネルギーおよび注入量を
変えて何回か注入し、ｐ型エピタキシャル成長層３の表
面は比較的低濃度、例えば１０17ｃｍ-3程度で深くなる
に従って濃度が高くなるように濃度勾配をつけたｐ型不
純物注入層９を形成する。次に、図３（ａ）のように、
前記フォトレジストマスク８ａを除去した後に、図２
（ｃ）にてボロン注入した領域よりも多少大きめに厚い
フォトレジストマスク８ｂを同様にしてかぶせた後に、
ｎ型不純物、例えばリンイオンを図２（ｃ）の工程と同
様な方法で注入し、同様な濃度勾配を持ったｎ型不純物
注入層１０を形成する。そして、図３（ｂ）のように、
フォトレジストマスク８ｂを除去した後、ゲート酸化膜
５，ゲート電極６を形成し、所定の加工処理を加えた
後、ｎチャネル部分には砒素イオンを、ｐチャネル部分
にはボロンイオンをそれぞれ打ち分けて、ｎチャネル型
およびｐチャネル型のソース・ドレインとなるｎ型不純
物拡散層７を形成する。これにより、ｎチャネル型トラ
ンジスタおよびｐチャネル型トランジスタを備えたＣＭ
ＯＳ型のトランジスタが作製できる。
ば１０15ｃｍ-3程度のｐ型基板１上に素子を分離するた
めの厚い絶縁膜、例えば５０００Å程度の酸化膜２を酸
化あるいは堆積により成膜した後、各素子をつくるため
の活性領域部分の酸化膜２を除去してｐ型基板１を露出
させる。次に、図２（ｂ）のように、ｐ型基板１の露出
した部分にのみ選択的に酸化膜２の表面とほぼ同じ高さ
になるまで低濃度、例えば１０15ｃｍ-3程度のｐ型シリ
コン単結晶層をエピタキシャル成長させてｐ型エピタキ
シャル成長層３を形成する。さらに、図２（ｃ）のよう
に、ｐチャネル型のトランジスタを形成する領域には、
厚いフォトレジストマスク８ａをかぶせた後、ボロンイ
オンをｐ型エピタキシャル成長層３の表面から酸化膜２
の下面より深い領域まで注入エネルギーおよび注入量を
変えて何回か注入し、ｐ型エピタキシャル成長層３の表
面は比較的低濃度、例えば１０17ｃｍ-3程度で深くなる
に従って濃度が高くなるように濃度勾配をつけたｐ型不
純物注入層９を形成する。次に、図３（ａ）のように、
前記フォトレジストマスク８ａを除去した後に、図２
（ｃ）にてボロン注入した領域よりも多少大きめに厚い
フォトレジストマスク８ｂを同様にしてかぶせた後に、
ｎ型不純物、例えばリンイオンを図２（ｃ）の工程と同
様な方法で注入し、同様な濃度勾配を持ったｎ型不純物
注入層１０を形成する。そして、図３（ｂ）のように、
フォトレジストマスク８ｂを除去した後、ゲート酸化膜
５，ゲート電極６を形成し、所定の加工処理を加えた
後、ｎチャネル部分には砒素イオンを、ｐチャネル部分
にはボロンイオンをそれぞれ打ち分けて、ｎチャネル型
およびｐチャネル型のソース・ドレインとなるｎ型不純
物拡散層７を形成する。これにより、ｎチャネル型トラ
ンジスタおよびｐチャネル型トランジスタを備えたＣＭ
ＯＳ型のトランジスタが作製できる。
【００１４】なお、上記図２，図３の実施例では、ｐ型
不純物注入層９を先に形成し、ｎ型不純物注入層１０を
後に形成したが、順序は逆にしても良い。
不純物注入層９を先に形成し、ｎ型不純物注入層１０を
後に形成したが、順序は逆にしても良い。
【００１５】また、上記実施例では、ＣＭＯＳ型トラン
ジスタの場合について記述したが、バイポーラ型のトラ
ンジスタあるいはＭＯＳ型トランジスタとバイポーラ型
のトランジスタの両方を備えたＢｉ−ＭＯＳ型のトラン
ジスタの場合にも、上記の実施例と同様にして、図２
（ｃ）および図３（ａ）の工程でバイポーラトランジス
タの活性領域にレジストマスクをかぶせて、不純物を注
入しないようにすればよい。
ジスタの場合について記述したが、バイポーラ型のトラ
ンジスタあるいはＭＯＳ型トランジスタとバイポーラ型
のトランジスタの両方を備えたＢｉ−ＭＯＳ型のトラン
ジスタの場合にも、上記の実施例と同様にして、図２
（ｃ）および図３（ａ）の工程でバイポーラトランジス
タの活性領域にレジストマスクをかぶせて、不純物を注
入しないようにすればよい。
【００１６】
【発明の効果】以上説明したのように、本発明によれ
ば、選択エピタキシャル成長技術によって、半導体集積
回路装置の各素子間の分離を行う場合に、エピタキシャ
ル成長後に分離のための酸化膜およびエピタキシャル成
長層と基板との界面付近に高濃度な不純物拡散層をイオ
ン注入により形成するようにしたので、各素子間で空乏
層が伸びにくくなり、素子間の分離幅が小さくなっても
十分な分離耐圧を確保することができる。
ば、選択エピタキシャル成長技術によって、半導体集積
回路装置の各素子間の分離を行う場合に、エピタキシャ
ル成長後に分離のための酸化膜およびエピタキシャル成
長層と基板との界面付近に高濃度な不純物拡散層をイオ
ン注入により形成するようにしたので、各素子間で空乏
層が伸びにくくなり、素子間の分離幅が小さくなっても
十分な分離耐圧を確保することができる。
【図１】本発明の一実施例による半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図２】本発明の他の実施例を示す半導体装置の製造方
法の工程を示す断面図である。
法の工程を示す断面図である。
【図３】図２に引き続く工程を示す断面図である。
【図４】従来の半導体装置の製造方法の一例を示す工程
断面図である。
断面図である。
１ ｐ型シリコン基板 ２ 酸化膜 ３ ｐ型エピタキシャル成長層 ４ ｐ型不純物注入層 ５ ゲート酸化膜 ６ ゲート電極 ７ ソース・ドレインとなるｎ型不純物拡散層 ８ａ フォトレジストマスク ８ｂ フォトレジストマスク ９ ｐ型不純物注入層 １０ ｎ型不純物注入層
Claims (1)
- 【請求項１】 単結晶シリコン基板上に絶縁膜を堆積さ
せた後、素子の活性領域となる部分の絶縁膜を除去して
開口し、この開口部分に選択的にシリコン単結晶層をエ
ピタキシャル成長させた後、前記絶縁膜とシリコン基板
の界面付近に前記絶縁膜とエピタキシャル成長層越しに
素子分離用の不純物を高濃度にイオン注入することによ
って素子間の分離を行う工程を含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30742791A JPH05144932A (ja) | 1991-11-22 | 1991-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30742791A JPH05144932A (ja) | 1991-11-22 | 1991-11-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144932A true JPH05144932A (ja) | 1993-06-11 |
Family
ID=17968933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30742791A Pending JPH05144932A (ja) | 1991-11-22 | 1991-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000008368A (ko) * | 1998-07-13 | 2000-02-07 | 윤종용 | 반도체장치의 소자분리막 구조 및 그 제조방법 |
-
1991
- 1991-11-22 JP JP30742791A patent/JPH05144932A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000008368A (ko) * | 1998-07-13 | 2000-02-07 | 윤종용 | 반도체장치의 소자분리막 구조 및 그 제조방법 |
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