KR100233153B1 - 자기-정합 실리사이드 베이스 바이폴라 트랜지스터 및 저항과 그 제조 방법 - Google Patents

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Abstract

본 발명은 바이폴라 트랜지스터 및 저항을 제공한다. 제조 방법은, 고온 산화물을 사용하여, 트랜지스터 콘택트용 측벽 스페이서를 형성 및/또는 장치의 저항 부분을 피복하는 단계를 포함한다. HTO의 디포지션은 도펀트 드라이브-인과 결합하여 전체 필요한 단계의 수를 줄인다. 본 프로세스는 MOS 기술에도 적용할 수 있으므로, 바이폴라 트랜지스터 및 저항을 MOS 장치와 함께 단일한 기판상에 형성할 수 있다.

Description

자기-정합 실리사이드 베이스 바이폴라 트랜지스터 및 저항과 그 제조 방법
제1도는 본 발명의 일실시예에 따른 트랜지스터-저항의 구성체를 도시하는 단면도이다.
제2(a)도 내지 제2(k)도는 트랜지스터-저항 장치의 제조를 도시한다.
제3도는 본 발명의 일실시예에 따른 바이폴라 장치에 대한 Ic대 주파수를 도시하는 그래프이다.
[발명의 배경]
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 일실시예에 있어서, 본 발명은 단일한 폴리실리콘 층(single layer of polysilicon) 을 사용하여, 단일한 기판 상에 설치되는 바이폴라 트랜지스터 및 저항과 그 제조방법을 제공한다.
종래의 몇 가지 방법을 사용하여 단일한 기판 상에 트랜지스터 및 저항을 제조할 수 있다. 그러한 장치를 제조하기 위한 하나의 효과적인 방법은 필요한 기능을 수행하기 위하여 선택적으로 도핑되는 단일한 폴리실리콘 층을 사용하는 것을 포함한다. 방법을 실시한 결과 장치는 단지 바이폴라 트랜지스터 및 저항만을 포함할 수 있거나 또는 “BiCMOS”제품을 제공하기 위하여 CMOS 장치와 같은 다른 형태의 장치를 포함할 수 있다. BiCMOS 장치는, CMOS 장치에 관한 고집적도 및 저전력 소모라는 효과 뿐만 아니라, 바이폴라 장치에 관한 고속이라는 장점을 지닌다. BiCMOS 장치 및 그 제조 방법에 관한 일례는 본원 출원인이 양수한 Vora씨의 미국 특허 제4,764,480호에 기재되어 있다.
단일 층의 폴리실리콘 기술(single layer polysilicon techniques)을 사용하는 바이폴라 트랜지스터 및 저항에 관한 선행 기술에 따른 제조 방법은, 연속하는 프로세스 동안에 저항을 선택적으로 마스크하기 위하여 실리콘 니트라이드 층을 선택적으로 제공하는 단계를 포함한다. 그러나, 종래의 제조 기술은 몇가지 바람직하지 않은 결과를 가져온다. 일정량의 폴리실리콘의 선 폭(line width)이 산화 또는 도펀트 드라이브-인(drive-in) 프로세스 동안 손실되는 것이다. 또한, 트랜지스터 베이스 저항이 비교적 높다는 것이다.
[발명의 요약]
본 발명은 상기 종래 기술에 따른 장치의 문제를 인식하는 데서 출발한다. 본 발명에 따르면, 실리콘 니트라이드를 필요로 하지 않는다. 오히려, 고온산화물(HTO; high temperature oxide)을 디포지트하여, 트랜지스터의 콘택트를 위한 측벽 스페이서를 형성 및/또는 장치의 저항 부분을 피복하는데 사용한다. 바람직하게는, HTO의 디포지션을 도펀트 드라이브-인과 결합하여, 필요한 전체 단계의 수를 더 적게 한다. 베이스에 인접하는 기판이 실리사이드화되기 때문에, 더 낮은 베이스 저항을 얻는다. 측벽 산화를 방지하기 때문에, 폴리실리콘 선 폭 손실을 완화시켜서, 프로세스 제어를 더 좋게 한다. 상기 프로세스는 MOS 기술에도 적용할 수 있다. 따라서, 상기 바이폴라 트랜지스터 및 저항은 MOS 장치와 함께 단일한 기판 상에 형성될 수 있고, BiCMOS 장치를 개선하는 바람직한 결과를 준다.
일실시예에 있어서, 본 발명은 기판을 선택적으로 도핑하여, 콜렉터, 매몰층 및 베이스를 형성하는 단계와, 기판 상에 폴리실리콘 층을 형성하는 단계를 포함한다. 폴리실리콘을 선택적으로 도핑하고 에칭하여, 이미터, 베이스 및 콜렉터 콘택트를 형성하고 또한 저항을 형성한다. 고온 산화물 층을 높아진 온도에서 폴리실리콘과 기판의 노출된 부분 위에 디포지트한다. 고온 프로세스는, 폴리실리콘으로부터 도펀트를 동시에 드라이브-인시켜서, 베이스 층에 도핑 농도를 증가시킨다. 고온 산화물 디포지션은 폴리실리콘 상에 니트라이드 층(layer of nitride) 없이 수행한다. 이와 같이 디포지트된 고온 산화물은 선택적으로 에칭되어, 콜렉터, 이미터 및 베이스 콘택트에 인접하는 측벽을 형성한다.
본 발명의 또 다른 특성 및 효과는 본 명세서의 나머지 부분 및 첨부하는 도면을 참조하여 잘 이해할 수 있다.
[바람직한 실시예의 설명]
I. 개요
제1도는 본 발명의 일실시예에 따른 BiCMOS 장치의 단면도를 도시한다. 장치는 바이폴라 트랜지스터(2; 제1도의 실시예에서는 NPN 트랜지스터임) 및 저항(3)을 포함한다. 장치는, 단결정체(10a) 및 에피택시얼 층(11)을 포함하는 기판(10)상에 제조한다. 제1도에 도시하는 실시예에 있어서, 단결정체(10a)는 약 1×1013내지 1×1016/㎤, 바람직하게는 2×1014내지 3×1015/㎤의 도펀트 농도를 지니는 p-도전형이다. 공지 기술을 사용하여, 감압 n-형 에피택시얼 실리콘 층(11)을 단결정체의 상부에 성장시키고, 그 안에 장치를 제조한다.
NPN 트랜지스터(2)에는 고도로 도핑된 매몰층(16) 및 콜렉터 싱크(17)가 설치되어 있어서, 함께 콜렉터 콘택트(20)와 p-형 베이스 아래의 콜렉터(16a)사이에 저저항 영역을 제공한다. 여기에서 p-형 베이스는 p+도핑 영역(18, 18´) 및 p+도핑 영역(18, 18´) 사이에 경도로(lightly) 도핑된 영역(18a)을 포함한다. 바람직한 실시예에 있어서, 매몰층(16) 및 싱크(17)는 1×1017내지 1×1020/㎤, 바람직하게는 5×1018내지 1×1020/㎤ 사이의 농도로 도핑된다. 콜렉터(16a)는 더 경도로 도핑된 n-형으로, 베이스 영역(18)과 매몰층(16) 사이에 형성된다. 이미터 영역(27a)은, 이미터 콘택트(27)로부터 그 아래의 에피택시얼 층(11)으로 확산하여 형성된다.
공지의 p+채널 스톱(19, 19´)을 NPN 트랜지스터와 인접하는 장치 사이의 실리콘 이산화물 분리 영역 아래에 설치하여, 매몰층(16)을 인접하는 장치에 접속시키는 경도로 도핑된 기판의 표면 반전(surface inversion)을 방지한다. 산화물 분리 영역(22a, 22b, 22c)은, 각각 장치의 분리를 위하여 일반적으로 SiO2로 제공된다. 이것을 위에서 바라보면, 이러한 실리콘 이산화물 분리 영역은 그것들을 분리하기 위하여 에피택시얼 층의 영역 둘레에 환상 링(annular ring)을 형성한다.
장치의 표면을 따라, p+베이스 콘택트(26, 26´), 이미터 콘택트(27), 콜렉터 콘택트(20) 및 저항(3)을 형성하는 다결정 실리콘(폴리실리콘) 영역이 존재한다. 또한 콜렉터 콘택트(20)는 저항(3)의 단부 콘택트(end contact)로서 기능한다. 폴리실리콘 영역은, 아래 설명하는 바와 같이 단일 층의 디포지트 폴리실리콘으로 형성하는 것이 바람직하다.
산화물 층은 이미터 콘택트(27)에 대한 측벽(44)을 형성한다. 산화물 층은 또한 베이스와 콜렉터 콘택트(26, 20)에 대한 측벽(45, 45´)을 형성하고, 저항(24)의 상부 표면 상에 층(45a)을 형성한다. 내화성 금속 실리사이드 콘택트(46, 46´)는 p+바이폴라 트랜지스터 베이스 콘택트(26, 26´) 상에 형성된다. 실리사이드(47, 47´)는 베이스 콘택트(26, 26´)의 측벽(45)으로부터 이미터 콘택트(27)의 측벽 산화물(44)에 이르는 베이스 영역을 피복한다. 분리 실리사이드 콘택트(48)는 이미터(27)의 상부 부분을 따라 측벽 스페이서 산화물 영역(44) 사이에 설치된다. 실리사이드 콘택트(48a)는 베이스 콘택트 측벽 스페이서(45)와 콜렉터 콘택트 스페이서(45´)사이의 필드 산화물 영역(22b) 위에 설치된다. 마찬가지로, 실리사이드 콘택트(49)는 콜렉터 콘택트(20)에 대하여 설치된다. 본 명세서에 개시하는 내화성 금속 콘택트는 인접하는 폴리실리콘 콘택트의 저항을 감소시키고, 그에 따라 장치의 속도를 증가시킨다.
본 구성체는 또한 두꺼운 (0.8 내지 1.3㎛, 바람직하게는 약 1.3㎛) 산화물 층(56)을 포함하고 있어서, 상호 접속을 목적으로 사용하는 금속 층(58)으로부터 장치를 격리시킨다.
II. BiCMOS 장치의 제조 시퀀스
제2(a)도 내지 제2(n)도는 제1도에 도시하는 BiCMOS 장치의 제조 단계를 개시한다. 특히, 제2(a)도는 그 제조의 초기 단계에 있어서 장치의 단면도를 개시한다. 이러한 단계에 도달하기 위하여, 단결정체(10a)를 마스크하고, 비소, 안티몬 등과 같은 도펀트를, n+메몰층(16)을 형성하기 위하여 주입한다. 바람직하게는 영역(16)을 형성하는데 사용하는 주입 에너지를, 약 100 내지 200KeV 사이, 바람직하게는 약 70 내지 80KeV 사이의 값으로 하여, 영역(14, 16)의 도펀트 농도를 약 5×1017내지 2×1020/㎤, 바람직하게는 약 1×1019내지 1×1020/㎤ 사이의 값이 되게 한다.
n+영역(16)을 형성한 후, 장치를 마스크하여, p+채널 스톱(19)을 형성한다. 바람직하게는 영역(19)을 형성하기 위하여 사용하는 주입 에너지를, 약 100 내지 200KeV 사이, 바람직하게는 50 내지 150 KeV 사이의 값으로 하여, p+매몰층의 도펀트 농도를 약 1×1017내지 1×1016/㎤ 사이의 값이 되게 한다. p+영역을 붕소로 도핑하는 것이 바람직하다.
그런 다음 매몰층/채널 스톱 마스크를 제거하고, 약 1.1㎛의 두께를 지니는 도핑 n-형 에피택시얼 실리콘 층(11)을 단결정체(10a)의 표면에 걸쳐 성장시킨다. 산화물 및 니트라이드의 샌드위치 층을 디포지트한 후, 포토레지스트 마스크를 표면 상에 형성하여, 필드 산화물 영역(22a, 22b, 22c)을 확정한다. 이러한 산화물 영역은 수정된 측벽 마스크 분리(“SWAMI”; sidewall masked isolaton) 프로세스를 사용하여 형성한다. SWAMI 프로세스는, 예컨대 Chin 등의 IEEE Transations on Electron Devices, 제 ED-29권, 제4호, 1982년 4월 발행, 제536-540 페이지에 개시하고 있다. 이러한 프로세스는, 실리콘 에칭 절차와 깊이를 변화시키는 것과 다른 산화물/니트라이드/산화물 측벽 층을 선택하는 것에 의해 수정된다. 그런 다음, 필요한 필드 산화물을 성장시키기 위하여, 기판을 고압 산화 분위기 (hith pressure oxidation environment)에서 산화시킨다.
그 후, 약 250Å의 두께를 지니는 성장 “스크린(screen)”산화물 층을, 바람직하게는 열 산화를 사용하여 기판의 표면 상에 형성하고, 마스크를 형성하여, 단지 싱크 영역(17)만을 노출시킨다. 싱크는, 약 100 내지 190KeV 사이의 주입 에너지를 사용하여 약 1×1014내지 1×1016/㎤의 도우즈로, 도펀트로서 인을 사용하여 주입한다. 싱크 영역(17)에 있어서 결과적인 도펀트 농도는 약 1×1019내지 1×1020/㎤ 사이의 값이다. 그런 다음, 싱크 및 n-웰을 질소 분위기에서 통상적인 열 사이클로 가열하여 어닐링하고 드라이브-인 한다.
제2(b)도는 프로세스 단계의 다음 시퀀스를 도시한다. 약 1,000 내지 4,000Å의 두께, 바람직하게는 약 3,200Å의 두께는 지니는 진성 폴리실리콘층(64)을 기판의 표면에 걸쳐 디포지트하고, 폴리실리콘 층(64)을 열 산화시켜 캡 산화물 층(66; cap oxide layer)을 형성한다. 그런 다음, 포토레지스트를 사용하여 장치를 마스크하고, 적어도 다음의 영역, 즉 바이폴라 트랜지스터의 베이스 영역으로 될 부분과 저항의 경도로 도핑되는 영역으로 될 부분을 노출시킨다. 그런 다음, 베이스 주입을 실시하고 베이스를 어닐한다. 바람직한 실시예에 있어서, 베이스 주입은 약 30 내지 100KeV 사이의 에너지, 바람직하게는 약 30 내지 50 KeV 사이의 주입 에너지를 사용한다. 이러한 주입 도우즈(dose)는, 약 3×1013내지 8×1013사이가 바람직하다. 바람직한 실시예에 있어서, 본 구성체를 약 950℃의 온도에서 약 45분 동안 가열하여 어닐을 실시한다. 그 결과 p-베이스 영역(18)은 약 1,000 내지 2,000Å 사이의 두께를 지니고 약 1×1018내지 1×1019/㎤ 사이의 도펀트 농도, 바람직하게는 약 5×1018/㎤의 도펀트 농도를 지닌다.
그 후, 마스크를 형성하여, 적어도 영역(70, 70´; 제2(c)도 참조), 즉 궁극적으로 베이스 콘택트 부분으로 될 영역을 노출시킨다. 상기 영역은 약 1×1019내지 1×1020/㎤ 사이의 도펀트 농도, 바람직하게는 약 6×1019/㎤의 도펀트 농도로 붕소를 사용하여 p+로 도핑하는 것이바람직하다. p+마스크를 제거하고 다른 마스크를 장치의 표면 상에 형성하여, 적어도 영역(68a, 68b), 즉 궁극적으로 바이폴라 이미터 및 바이폴라 콜렉터 콘택트로 사용될 영역을 노출시킨다. 영역(68)은 약 100KeV의 주입 에너지에서 약 5×1019내지 1×1020/㎤ 사이의 농도로 비소 주입을 사용하여 n+형으로 도핑한다. 저항 및 인접하는 폴리 실리콘(69a, 69b, 69c)으로 될 영역은 n+ 또는 p+가 될 수 있고, 그에 따라 n+ 또는 p+ 마스크에 포함될 수 있다.
다음, 포토레지스트 마스크(71)를 산화물 표면 상에 형성하여, 바이폴라 트랜지스터의 베이스, 이미터 및 콜렉터와 저항을 확정한다. 염소 화합물을 사용하는 건식 에칭은 제2(c)도에 도시하는 구성체를 만든다. 도시하는 바와 같이, 노출된 바이폴라 베이스 영역(불순물 베이스; 73)을 원래의 에피택시얼 표면 아래로 약 1000 내지 2000Å 깊이 만큼 에칭하여, 바이폴라 트랜지스터에 있어서 이미터/베이스 용량을 감소시킨다. 제2(d)도는 그러한 에칭을 실시하고 포토레지스트를 제거한 후의 장치에 대한 구성을 도시한다.
BF2와 같은 도펀트를 사용하여 p-형 LDD를, 마스크에 의해 노출되는 바이폴라 트래지스터의 베이스 여역(73)을 지니는 바이폴라 트랜지스터의 표면에 걸쳐 실시한다. 아미터에 자기-정합하게 될 영역으로, 한층 고도로 도핑되는 p-영역(74)은 바이폴라 트랜지스터의 베이스(18)내에 형성된다. 영역(74)에 있어서 결과적인 정미 도펀트 농도는 5×1017내지 1×1019/㎤ 사이이다. 주입 에너지는 약 40 내지 60KeV인 것이 바람직하다.
어떤 경우에는, 장치의 표면 위에 SiO2의 얇은 (약 100Å) 층 (도시하지 않음)을 성장시키는 것이 바람직하다. 그러한 층은 특히, HTO(후술함)의 질이 좋지 않을 때 유용하다. 또한, 아래 설명하는 바와 같이, 디포지트되는 HTO에 대하여, 그 질을 향상시키기 위한 처리를 할 수 있다.
제2(e)도에 도시하는 바와 같이, 다음으로 고온 산화물(HTO)층 (75)을 당해 기술 분야에서 공지의 방법을 사용하여 디포지트한다. 고온 산화물은 실리콘 산화물이고 약 2,000 내지 3,000Å의 두께를 지니는 것이 바람직하다. HTO 디포지션은 약 825 내지 850℃의 높아진 온도에서 실시한다. HTO 디포지션은 도펀트 드라이브-인과 동시적으로 실시하는 것일 바람직한데, 여기에서 도펀트 드라이브-인은 HTO 디포지션 동안에 사용되는 고온 프로세스에서 의하여 발생하는 것이다. HTO 디포지션과 도펀트 드라이브-인을 결합함으로써, 프로세스를 간단하게 한다. 왜냐하면 더 적은 수의 단계를 필요로 하기 때문이다. 더욱이, 후술하는 바와 같이, 측벽 스페이서를 제공하는 것과 이후 프로세스 진행 중 저항을 보호하는 것 2가지 모두에 HTO가 사용되기 때문에, 본 프로세스는 종래의 프로세스에 비하여 더욱 간단하게 되는 것이다. 여기에서 종래의 프로세스는 측벽스페이서에 대하여 산화물 물질을 사용하지만 저항(3) 이외의 영역을 마스크하기 위해서 분리 니트라이드 층을 필요로 하는 것을 말한다. 상기 지적한 바와 같이, 저항(3)은 n형 또는 p형이 될 수 있다고 하더라도, 제2(f)도 내지 제2(k)도에서는, 저항을 n-저항으로 콜렉터 콘택트 (20)에 인접하여 형성되는 경우의 일실시예에 관하여 도시한다.
제2(g)도를 참조하면, 포토레지스트 실리사이드 배제 마스크(82; exclusion mask)를, 실리사이드의 형성을 필요로 하지 않는 폴리실리콘 영역(예컨데, 저항의 중심 부분 위) 위 장치 상에 형성된다. 그런 다음, 산화물을 에칭백(etch back)하고, 당해 기술 분야의 당업자에게 공지의 수단을 사용하여 이미터 콘택트(27), 베이스 콘택트(26, 26´) 및 콜렉터 콘택트(20)의 노출 측면상에 스페이서 산화물(44, 45)을 잔존시킴으로써, 제2(h)도에 도시하는 구성을 만든다.
다음, 티탄, 몰리브덴, 탄탈, 텅스텐 등과 같은 내화성 금속 층(84)을 장치의 표면에 걸쳐 디포지트한다(제2(i)도). 당해 기술 분야의 당업자에게 공지의 수단을 사용하여, 상기 층을 약 750℃의 온도에서 약 10초 동안 바람직하게는 신속 열 어닐(RTA; rapid thermal anneal)을 사용하여 가열한다. 이러한 가열은, 결과적으로 디포지트된 금속이 폴리실리콘과 접촉하는 영역 내에 금속 실리사이드를 형성한다. 그런 다음, 나머지 비반응 금속을 예컨데, H2O2또는 NH3OH를 사용하여 장치로부터 에칭하여, 제2(j)도에 도시하는 구성체를 만든다. 제2(j)도에 도시하는 바와 같이, 바이폴라 폴리실리콘 베이스 콘택트(26, 26´)는, 그 수평 상부 표면에 걸쳐 실리사이드(46)로 피복한다. 또한, 실리사이드 콘택트(47, 47´)는 콜렉터 콘택트 측벽(45)으로부터 이미터 콘택트 측벽 산화물(44)에 완전히 도달할 때까지 노출된 베이스의 수평 상부 표면을 따라 연장한다. 이미터의 실리사이드 콘택트(98)는 한쪽 측벽 산화물(44)로부터 반대쪽 측벽 산화물(44)에 이르기까지 이미터의 수평 상부 표면에 걸쳐 연장한다. 콜렉터 콘택트(20)상의 실리사이드(80)는 콜렉터 콘택트(20)의 수평 상부 표면에 걸쳐 연장한다.
제2(k)도는, 산화물 층(56)을 디포지트하고 마스크하여 콘택트 홀(56´)을 형성하는 제조 시퀀스의 다음 단계를 도시한다. 금속을 장치의 표면 상에 디포지트하고, 마스크하며, 선택된 영역으로부터 에칭하여, 제1도에 도시하는 장치를 제공한다.
본 프로세스는, 폴리실리콘 측벽을 부식시키기 때문에 선 폭을 감소시키는 측벽 산화(sidewall oxidation)에 대하여 이러한 측벽 산화를 감소시킴으로써 폴리실리콘 선 폭의 손실을 최소화한다. 또한 불순불 베이스 영역에 실리사이드 층을 제공함으로써, 베이스 저항을 감소시키고 그 결과 트랜지스터의 성능을 더 좋게 한다. 상기 프로세스는 MOS 기술에도 적용할 수 있는 것으로, 상기 바이폴라 장치 및 저항은 MOS 장치의 형성과 함께 동시적으로 형성될 수 있다. 예컨대, BiCMOS 장치를 제조할 수 있다는 것이다.
III. 장치 성능
제3도는 상기 방법으로 제조되는 바이폴라 장치의 특정한 성능 특성을 도시한다. 제3도는, 374.6MHz 내지 346.39MHz 사이의 주파수 범위에 있어서 밀리암페어 단위의 콜렉터 전류(collector current)를 도시한다. 그 성능은 3GHz 이상을 경우 웰에 대해서 기본적으로 선형적(linear) 이라는 점을 주목해야 한다.
상기 설명은 단지 예시를 위한 것으고 제한적인 의미로 해석되지 않음을 이해하여야 한다. 당해 기술 분야의 당업자에게는 본 명세서의 개시를 통하여 본 발명에 관한 다양한 변형이 가능함을 물론이다. 본 명세서에 개시하는 실시예에서는 장치의 특정한 영역을 p-형 또는 n-형으로 설명하고 있으나, 당해 기술분야의 당업자에게 n-형 및 p-형 도펀트를 쉽게 반대로 할 수 있음은 자명하다. 또한, 본 발명은 몇 가지 경우에 있어서 특정한 도펀트 농도에 대하여 개시하고 있으나, 본 명세서에 개시하는 본 발명의 기술적 범위를 일탈하지 않으면서 본 장치의 여러 가지 특징에 대하여 여러 가지 다양한 범위의 도펀트 농도를 사용할 수 있는 것 또한 분명하다. 또한, 본 발명은 본 명세서에 기본적으로 바이폴라 장치에 관하여 기술하고 있으나, 본 발명의 여러 가지 특징은 개시하는 장치와 결합하는 MOSFET, BiCMOS 또는 기타 다른 장치의 제조에도 적용할 수 있다. 따라서, 본 발명의 기술적 범위는 상기 상세한 설명으로 결정되는 것은 아니라, 첨부하는 특허청구의 범위에 의하여 결정되고 그 전체의 균등 범위를 포함한다.

Claims (5)

  1. 기판 상에 바이폴라 트랜지스터 및 저항을 제조하는 방법에 있어서, 상기 방법은: 매몰 층, 콜렉터 층 및 콜렉터 층 위에 위치하는 베이스 층을 제공하기 위하여 상기 기판의 부분을 선택적으로 도핑하는 단계; 상기 기판 상에 폴리실리콘 층을 디포지트하는 단계; 상기 폴리실리콘 층의 부분을 선택적으로 도핑하고 에칭하여, 이미터, 베이스 및 콜렉터 콘택트 및 저항을 형성하는 단계; 고온 산화물 층을 높아진 온도에서 상기 기판의 상기 폴리실리콘 및 노출된 부분 위로 디포지트하는 단계로, 동시에 상기 폴리실리콘으로부터 도펀트를 드라이브-인시켜 상기 베이스 층 내 도핑 농도를 증가시키는데, 상기 디포지션은 상기 폴리실리콘 위에 니트라이드 층 없이 수행되는 디포지션 단계; 상기 고온 산화물을 선택적으로 에칭하여, 상기 콜렉터, 이미터 및 베이스 콘택트에 인접하는 측벽 스페이서를 형성하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 방법은 또한:적어도 상기 콜렉터, 이미터 및 베이스 콘택트의 상부 표면 및 상기 베이스 영역에 인접하는 상기 기판에 접촉하여, 금속 실리사이드 층을 형성하는 단계를 포함하는 방법.
  3. 기판 상에 바이폴라 트랜지스터 및 저항을 제조하는 방법이 있어서, 상기 방법은: 상기 기판의 부분을 선택적으로 도핑항, 매몰 층, 콜렉터 층 및 콜렉터 층 위에 위치하는 베이스 층을 제공하는 단계; 상기 기판 상에 폴리실리콘 층을 제공하는 단계; 상기 폴리실리콘 층의 부분을 선택적으로 도핑하고 에칭하여, 이미터, 베이스 및 콜렉터 콘택트 및 저항을 형성하는 단계; 고온 산화물 층을 높아진 온도에서 상기 기판의 상기 폴리실리콘 및 노출된 부분을 디포지트하는 단계로, 동시에 상기 폴리실리콘으로부터 도펀트를 드라이브-인하여 상기 베이스 층 내 도핑 농도를 증가시키는데, 상기 디포지션은 상기 폴리실리콘 위에 위치하는 니트라이드 층 없이 수행되는 디포지션 단계; 마스크된 재료를 상기 저항의 영역 내 상기 고온 산화물 위로 디포지트하는 단계; 및 상기 고온 산화물을 선택적으로 에칭하여, 상기 콜렉터, 이미터 및 베이스 콘택트에 인접하는 측벽 스페이서를 형성하는 단계로, 상기 마스크된 재료는 상기 고온 산화물에 대한 선택적 에칭이 실시되는 동안 상기 저항 위에 고온 산화물 층을 유지시키기 위한 선택적 에칭 단계를 포함하는 방법.
  4. 제3항에 있어서, 상기 방법은 또한: 고온 산화물에 의하여 피복되지 않는 영역에 금속 실리사이드 층을 형성하는 단계로, 여기에서 상기 콘택트 및 상기 저항의 상기 측벽은 금속실리사이드 없이 유지되는 단계를 포함하는 방법.
  5. 기판 상에 바이폴라 트랜지스터 및 저항을 제조하는 방법에 있어서, 상기 방법은: 매몰 층, 콜렉터 층 및 콜렉터 층 위에 위치하는 베이스 층을 제공하기 위하여 상기 기판의 부분을 선택적으로 도핑하는 단계; 상기 기판 상에 폴리실리콘 층을 디포지트하는 단계; 상기 폴리실리콘 층의 부분을 선택적으로 도핑하고 에칭하여, 이미터, 베이스 및 콜렉터 콘택트 및 저항을 형성하는 단계; 고온 산화물 층을 높아진 온도에서 상기 기판의 상기 폴리실리콘 및 노출된 부분 위로 디포지트하는 단계로, 동시에 상기 폴리실리콘으로부터 도펀트를 드라이브-인시켜 상기 베이스 층 내 도핑 농도를 증가시키는데, 상기 디포지션은 상기 폴리실리콘 위에 니트라이드 층 없이 수행되는 디포지션 단계; 상기 저항의 영역에 있어서 상기 고온 산화물 상에 마스크된 재료를 디포지트하여, 상기 저항 상에 고온 산화물 층을 유지시키는 단계; 상기 고온 산화물을 선택적으로 에칭하여, 상기 콜렉터 및 베이스 콘택트에 인접하는 측벽 스페이서를 형성하는 단계; 및 적어도 상기 콜렉터, 이미터 및 베이스 콘택트의 상부 표면 및 상기 베이스에 인접하는 상기 기판 상에 금속 실리사이드 층을 형성하는 단계로, 여기에서 상기 콘택트의 상기 측벽 및 적어도 상기 저항의 부분은 금속 실리사이드 없이 유지되는 금속 실리사이드 층 형성 단계를 포함하는 방법.
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