JP2011091188A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ＭＯＳトランジスタと抵抗素子等を１つの半導体基板上に備えた半導体装置の製造方法において、マスク枚数、製造工程数を削減する。
【解決手段】ＮＭＯＳ形成領域１０Ａにおいて、第１イオン注入工程により、Ｐ型ウエル１１Ａの中に、チャネルストッパ層１４Ａを形成する。そして、第２のイオン注入工程により、Ｐ型ウエル１１Ａの中に、パンチスルー防止層１３Ａを形成する。一方、第１の高抵抗素子の形成領域１０Ｃ、第２の高抵抗素子の形成領域１０Ｄにおいては、前記第１及び第２のイオン注入を用いて、Ｎ型ウエル１１Ｃの中に抵抗層１５Ｃを形成し、Ｎ型ウエル１１Ｄの中に抵抗層１５Ｄを形成する。
【選択図】図２

Description

本発明は、ＭＯＳトランジスタと抵抗素子等を１つの半導体基板上に備えた半導体装置の製造方法に関する。
従来、半導体装置（半導体集積回路）の高機能化のために、ＭＯＳトランジスタに加えて、抵抗素子、バイポーラトランジスタが１つの半導体基板上に集積化されている。例えば、ＭＯＳトランジスタは論理回路を形成するために用いられ、抵抗素子は水晶発振子用のフィードバック抵抗として使用され、バイポーラトランジスタは基準電圧発生回路に使用される。
特開２００１−１１０９０６号公報
上記のような半導体装置においては、抵抗素子、バイポーラトランジスタというような、ＭＯＳトランジスタ以外の素子を含んでいるため、基本となるＭＯＳプロセスと比較すると、マスク枚数、製造工程数が増加するという問題あった。
本発明の半導体装置の製造方法は、第１導電チャネル型のＭＯＳトランジスタと抵抗素子とを１つの半導体基板上に備える半導体装置の製造方法において、前記半導体基板上に、第１導電チャネル型のＭＯＳトランジスタを他の素子から電気的に分離するための第１の素子分離膜を形成する工程と、前記第１の素子分離膜の下の前記半導体基板の表面にチャネルが形成されるのを防止する第１のチャネルストッパ層を形成する第１のイオン注入工程と、前記第１導電チャネル型のＭＯＳトランジスタのパンチスルーを防止する第１のパンチスルー防止層を形成する第２のイオン注入工程と、を含み、前記第１及び第２のイオン注入工程を利用して、前記抵抗素子の抵抗層を形成することを特徴とする。
本発明によれば、ＭＯＳトランジスタと抵抗素子等を１つの半導体基板上に備えた半導体装置の製造方法において、マスク枚数、製造工程数を削減することができる。
本発明の実施形態による半導体装置の製造方法を示す断面図である。 本発明の実施形態による半導体装置の製造方法を示す断面図である。 本発明の実施形態による半導体装置の製造方法を示す断面図である。 本発明の実施形態による半導体装置の製造方法を示す断面図である。 本発明の実施形態による半導体装置の製造方法を示す断面図である。
本発明の実施形態による半導体装置の製造方法について、図１〜図５を参照して説明する。本実施形態は、ＭＯＳトランジスタ、抵抗素子、バイポーラトランジスタを１つの半導体基板上に形成するものであり、図１〜図５の各図面において、（Ａ）はＭＯＳトランジスタ、（Ｂ）は抵抗素子、（Ｃ）はバイポーラトランジスタの各形成領域に対応している。なお、本実施形態では、抵抗素子は、シート抵抗値がＭΩ／□オーダーの第１の高抵抗素子、及び第１の高抵抗素子より低いシート抵抗値を有した第２の高抵抗素子である場合を例として説明する。
まず、図１（Ａ）のＮチャネル型ＭＯＳトランジスタの形成領域１０Ａ（以下、ＮＭＯＳ形成領域１０Ａ、と略称する）において、Ｐ型の半導体基板１０の表面にＰ型ウエル１１Ａが形成される。また、Ｐチャネル型ＭＯＳトランジスタの形成領域１０Ｂ（以下、ＰＭＯＳ形成領域１０Ｂ、と略称する）において、Ｐ型の半導体基板１０の表面にＮ型ウエル１１Ｂが形成される。
この場合、Ｐ型ウエル１１Ａは、例えば、ボロンイオン（１１Ｂ＋）を加速エネルギー６０ＫｅＶ、ドーズ量８．５×１０１２／ｃｍ２の条件で半導体基板１０の中にイオン注入し、その後、約１１００℃、８時間の熱拡散を行うことにより形成される。また、Ｎ型ウエル１１Ｂは、例えば、リンイオン（３１Ｐ＋）を加速エネルギー１２０ＫｅＶ、ドーズ量７．５×１０１２／ｃｍ２の条件で半導体基板１０の中にイオン注入し、その後、前記熱拡散を行うことにより、Ｐ型ウエル１１Ａと同時に形成される。
次に、半導体基板１０の選択酸化工程により、ＮＭＯＳ形成領域１０Ａに対応してＬＯＣＯＳ膜１２Ａが形成され、ＰＭＯＳ形成領域１０Ｂに対応してＬＯＣＯＳ膜１２Ｂが形成される。ＬＯＣＯＳ膜１２Ａ，１２Ｂは、それぞれ対応するＰＭＯＳ、ＮＭＯＳを他の素子から電気的に分離するための素子分離膜であり、例えば図のように、それぞれ、Ｐ型ウエル１１Ａ、Ｎ型ウエル１１Ｂを囲んで形成されるが、これに限定されず、他の平面的なパターンによって形成されてもよい。
一方、図１（Ｂ）の第１の高抵抗素子の形成領域１０Ｃ、第２の高抵抗素子の形成領域１０Ｄにおいて、Ｐ型の半導体基板１０の表面に、それぞれに対応して、Ｎ型ウエル１１Ｃ，１１Ｄが形成される。Ｎ型ウエル１１Ｃ，１１Ｄは、Ｎ型ウエル１１Ｂと同一工程で形成される。その後、前記選択酸化工程により、第１の高抵抗素子の形成領域１０Ｃに対応してＬＯＣＯＳ膜１２Ｃが形成され、第２の高抵抗素子の形成領域１０Ｄに対応してＬＯＣＯＳ膜１２Ｄが形成される。ＬＯＣＯＳ膜１２Ｃ，１２Ｄは、例えば図のように、それぞれＮ型ウエル１１Ｃ，１１Ｄを囲んで形成されるが、これに限定されず、他の平面的なパターンによって形成されてもよい。
また、図１（Ｃ）のＮＰＮ型の第１のバイポーラトランジスタの形成領域１０Ｅ（以下、第１のＢＩＰ形成領域１０Ｅ、と略称する）、ＮＰＮ型の第２のバイポーラトランジスタの形成領域１０Ｆ（以下、第２のＢＩＰ形成領域１０Ｆ、と略称する）において、Ｐ型の半導体基板１０の表面に、それぞれに対応して、Ｎ型ウエル１１Ｅ，１１Ｆが形成される。Ｎ型ウエル１１Ｅ，１１Ｆは、Ｎ型ウエル１１Ｂと同一工程で形成される。そして、Ｎ型ウエル１１Ｅ，１１Ｆは、それぞれ第１のＢＩＰ形成領域１０Ｅ、第２のＢＩＰ形成領域１０Ｆのコレクタ層になる。
その後、前記選択酸化工程により、第１のＢＩＰ形成領域１０Ｅに対応してＬＯＣＯＳ膜１２Ｅ，１２Ｇ，１２Ｈが形成され、第２のＢＩＰ形成領域１０Ｆに対応してＬＯＣＯＳ膜１２Ｉ，１２Ｆが形成される。
次に、図２（Ａ）に示すように、ＰＭＯＳ形成領域１０Ｂの全体を第１のレジストＲ１で被覆し、ＮＭＯＳ形成領域１０Ａに設けられた第１のレジストＲ１の開口部を通して、Ｐ型ウエル１１Ａの中に第１のイオン注入が行われる。これにより、ＮＭＯＳ形成領域１０Ａにおいて、Ｐ＋型のチャネルストッパ層１４Ａが形成される。さらに、第１のレジストＲ１の開口部を通して、第２のイオン注入を行うことにより、Ｐ＋型のパンチスルー防止層１３Ａが形成される。
第１のイオン注入においては、例えば、ボロンイオン（１１Ｂ＋）を加速エネルギー１４０ＫｅＶ、ドーズ量３×１０１２／ｃｍ２の条件で、Ｐ型ウエル１１Ａの中に注入する。この場合、ボロンイオン（１１Ｂ＋）は、ＬＯＣＯＳ膜１２Ａを貫通する条件でイオン注入される。この結果、ＬＯＣＯＳ膜１２Ａの下を含めて、チャネルストッパ層１４Ａが形成されることになる。
このチャネルストッパ層１４Ａは、ＬＯＣＯＳ膜１２Ａの下のＰ型ウエル１１Ａの表面の導電型がＰ型からＮ型に反転して、チャネル（Ｎ型の反転層）が形成されるのを防止するための層（反転防止層）であるので、少なくともＬＯＣＯＳ膜１２Ａの下のＰ型ウエル１１Ａの表面のみに形成されていればよいが、図示のように、Ｐ型ウエル１１Ａの中でＮＭＯＳが形成される領域全体に広がって形成されていることが好ましい。こうすることにより、第１及び第２のイオン注入のレジストを共通化することができるからである。
また、第２のイオン注入においては、例えば、ボロンイオン（１１Ｂ＋）を加速エネルギー１１５ＫｅＶ、ドーズ量８×１０１２／ｃｍ２の条件で、Ｐ型ウエル１１Ａの中に注入する。この場合、ボロンイオン（１１Ｂ＋）は第１のイオン注入より低い加速エネルギーで注入され、ＬＯＣＯＳ膜１２Ａを貫通しないことが好ましい。
これにより、パンチスルー防止層１３Ａは、ＬＯＣＯＳ膜１２Ａの下を除いたＰ型ウエル１１Ａの中に形成されることになる。このパンチスルー防止層１３Ａは、ＮＭＯＳのチャネル領域の表面より深い位置にピーク不純物濃度を有しており、ＮＭＯＳがオフ状態におけるソースドレイン間のパンチスルーによるリーク電流を防止する働きをする。
このようにして、第１及び第２のイオン注入工程では、同じ第１のレジストＲ１を用いて、パンチスルー防止層１３Ａ、チャネルストッパ層１４Ａを形成することができる。
一方、図２（Ｂ）の第１の高抵抗素子の形成領域１０Ｃ、第２の高抵抗素子の形成領域１０Ｄにおいては、前記第１及び第２のイオン注入を利用して、それぞれ抵抗層１５Ｃ，１５Ｄが形成される。即ち、前記レジストＲ１は、それぞれ第１の高抵抗素子の形成領域１０Ｃ、第２の高抵抗素子の形成領域１０Ｄに開口部を有しており、前記第１及び第２のイオン注入を行うと、ボロンイオン（１１Ｂ＋）はそれらの開口部を通して、Ｎ型ウエル１１Ｃ，１１Ｄの中に注入される。
この結果、第１の高抵抗素子の形成領域１０Ｃにおいて、Ｎ型ウエル１１Ｃの中に、パンチスルー防止層１３Ａ、チャネルストッパ層１４Ａに対応した、注入層１３Ｃ，１４ＣからなるＰ型の抵抗層１５Ｃが形成される。これと同時に、第２の高抵抗素子の形成領域１０Ｄにおいて、Ｎ型ウエル１１Ｄの中に、パンチスルー防止層１３Ａ、チャネルストッパ層１４Ａに対応した、注入層１３Ｄ，１４ＤからなるＰ型の抵抗層１５Ｄが形成される。
この場合、前記第１のレジストＲ１は、Ｎ型ウエル１１Ｃ，１１Ｄの端部上のＬＯＣＯＳ膜１２Ｃ，１２Ｄ上にも形成されることにより、Ｎ型ウエル１１Ｃ，１１Ｄの端部に、イオン注入がされないように構成している。これにより、Ｐ型の抵抗層１５Ｃ，１５Ｄは、それぞれＮ型ウエル１１Ｃ，１１Ｄの中に形成される。したがって、抵抗層１５Ｃ，１５ＤはＰ型の半導体基板１０から電気的に分離され、その電位を半導体基板１０の電位と独立に制御することができる。
さらに、図２（Ｃ）の第１のＢＩＰ形成領域１０Ｅ、第２のＢＩＰ形成領域１０Ｆにおいては、前記第１及び第２のイオン注入を利用して、それぞれＰ型のベース層１５Ｅ，１５Ｆが形成される。即ち、第１のレジストＲ１は、それぞれのベース層形成領域に開口部を有しており、前記第１及び第２のイオン注入を行うと、ボロンイオン（１１Ｂ＋）はそれらの開口部を通して、Ｎ型ウエル１１Ｅ，１１Ｆに注入される。
この結果、第１のＢＩＰ形成領域１０Ｅにおいて、Ｎ型ウエル１１Ｅの中に、パンチスルー防止層１３Ａ、チャネルストッパ層１４Ａに対応した、注入層１３Ｅ，１４ＥからなるＰ型のベース層１５Ｅが形成される。これと同時に、第２のＢＩＰ形成領域１０Ｆにおいて、Ｎ型ウエル１１Ｆの中に、パンチスルー防止層１３Ａ、チャネルストッパ層１４Ａに対応した、注入層１３Ｆ，１４ＦからなるＰ型のベース層１５Ｆが形成される。
このように、第１及び第２のイオン注入を利用することで、１枚のマスク（第１のレジストＲ１に対応）を用いて、パンチスルー防止層１３Ａ、チャネルストッパ層１４Ａ、抵抗層１５Ｃ，１５Ｄ、ベース層１５Ｅ，１５Ｆを形成することができる。
次に、図３（Ａ）に示すように、ＮＭＯＳ形成領域１０Ａの全体を第２のレジストＲ２で被覆し、ＰＭＯＳ形成領域１０Ｂに設けられた第２のレジストＲ２の開口部を通して、Ｎ型ウエル１１Ｂの中に、第３のイオン注入が行われる。これにより、ＰＭＯＳ形成領域１０Ｂにおいて、Ｎ＋型のチャネルストッパ層１７Ｂが形成される。さらに、第２のレジストＲ２の開口部を通して、第４のイオン注入を行うことにより、Ｎ＋型のパンチスルー防止層１６Ｂが形成される。
第３のイオン注入においては、例えば、リンイオン（３１Ｐ＋）を加速エネルギー２６０ＫｅＶ、ドーズ量６×１０１２／ｃｍ２の条件で、Ｎ型ウエル１１Ｂの中に注入する。この場合、リンイオン（３１Ｐ＋）は、ＬＯＣＯＳ膜１２Ｂを貫通する条件でイオン注入される。この結果、素子分離膜１２Ｂの下を含めて、チャネルストッパ層１７Ｂが形成されることになる。
このチャネルストッパ層１７Ｂは、ＬＯＣＯＳ膜１２Ｂの下のＮ型ウエル１１Ｂの表面の導電型がＮ型からＰ型に反転して、チャネル（Ｐ型の反転層）が形成されるのを防止するための層（反転防止層）であるので、少なくともＬＯＣＯＳ膜１２Ｂの下のＮ型ウエル１１Ｂの表面のみに形成されていればよいが、図示のようにＰＭＯＳが形成される領域全体に広がって形成されていることが好ましい。こうすることにより、第３及び第４のイオン注入のレジストを共通化することができるからである。
また、第４のイオン注入においては、例えば、リンイオン（１３Ｐ＋）を加速エネルギー１４０ＫｅＶ、ドーズ量１×１０１２／ｃｍ２の条件で、Ｎ型ウエル１１Ｂの中に注入する。この場合、リンイオン（３１Ｐ＋）は第３のイオン注入より低い加速エネルギーで注入され、ＬＯＣＯＳ膜１２Ｂを貫通しないことが好ましい。
これにより、パンチスルー防止層１６Ｂは、ＬＯＣＯＳ膜１２Ｂの下を除いたＮ型ウエル１１Ｂの中に形成されることになる。このパンチスルー防止層１６Ｂは、ＰＭＯＳのチャネル領域の表面より深い位置にピーク不純物濃度を有しており、ＰＭＯＳがオフ状態におけるソースドレイン間のパンチスルーによるリーク電流を防止する働きをする。
このようにして、第３及び第４のイオン注入工程では、同じ第２のレジストＲ２を用いて、パンチスルー防止層１６Ｂ、チャネルストッパ層１７Ｂを形成することができる。
一方、図３（Ｂ）に示すように、第１の高抵抗素子の形成領域１０Ｃにおいては、前記第３及び第４のイオン注入を利用して、抵抗層１５Ｃの高抵抗化が行われる。一方、第２の高抵抗素子の形成領域１０Ｄについては、抵抗層１５Ｄの中にイオン注入は行われない。
即ち、前記第２のレジストＲ２は、第２の高抵抗素子の形成領域１０Ｄの抵抗層１５Ｄを被覆し、第１の高抵抗素子の形成領域１０Ｃに開口部を有している。したがって、前記第３及び第４のイオン注入を行うと、リンイオン（３１Ｐ＋）はその開口部を通して、第１の高抵抗素子の形成領域１０ＣのＰ型の抵抗層１５Ｃの中に注入される。この結果、第１の高抵抗素子の形成領域１０Ｃの抵抗層１５ＣのＰ型不純物濃度が下がり、抵抗層１５Ｃは、例えば約１４０００Ω／□に高抵抗化されることになる。このようにして、ＰＭＯＳ及びＮＭＯＳが形成される半導体基板１０上において、シート抵抗値がＭΩ／□オーダーの抵抗層１５Ｃを少ないマスク数で効率的に形成できる。また、抵抗層１５Ｃのシート抵抗値が高いことから、第１の高抵抗素子を小さい面積で形成することが可能となる。
一方、第２の高抵抗素子の形成領域１０Ｄについては、抵抗層１５Ｄの中にイオン注入は行われないので、抵抗層１５Ｄのシート抵抗値は、抵抗層１５Ｃのシート抵抗値より低く、例えば約３６００Ω／□になる。また、このような不純物濃度の差により、抵抗層１５Ｄの電圧依存性は、抵抗層１５Ｃの電圧依存性より小さくなる。
また、第１の高抵抗素子の形成領域１０Ｃにおいて、前記第２のレジストＲ２の端は、前記第１のレジストＲ１よりも、第１の高抵抗素子の形成領域１０Ｃの外側に後退されることにより、Ｎ型ウエル１１Ｃの端部上は前記第２のレジストＲ２によって被覆されないようにすることが好ましい。これにより、第３のイオン注入により、リンイオン（３１Ｐ＋）は、ＬＯＣＯＳ膜１２Ｃを貫通して、Ｎ型ウエル１１Ｃの端部に注入される。つまり、この部分にＮ＋型のチャネルストッパ層１８Ｃを形成することができる。
同様に、第２の高抵抗素子の形成領域１０Ｄにおいては、前記第２のレジストＲ２は、Ｎ型ウエル１１Ｃの端部上に開口部を有していることが好ましい。これにより、第３のイオン注入により、リンイオン（３１Ｐ＋）は、この開口部を通して、ＬＯＣＯＳ膜１２Ｄを貫通し、Ｎ型ウエル１１Ｄの端部に注入される。つまり、この部分にＮ＋型のチャネルストッパ層１８Ｄを形成することができる。
さらに、図３（Ｃ）の第１のＢＩＰ形成領域１０Ｅ、第２のＢＩＰ形成領域１０Ｆにおいては、前記第３及び第４のイオン注入を利用して、それぞれＮ型ウエル１１Ｅ，１１Ｆ（コレクタ層）の不純物濃度を高める。つまり、前記第２のレジスト２は、ベース層１５Ｅ，１５Ｆを被覆しており、ベース層１５Ｅ，１５Ｆに隣接した、Ｎ型ウエル１１Ｅ，１１Ｆ（コレクタ層）の表面を露出する開口部を有している。
これにより、前記第３及び第４のイオン注入を行うことにより、第１のＢＩＰ形成領域１０Ｅのベース層１５Ｅに隣接した、Ｎ型ウエル１１Ｅ（コレクタ層）の表面に、リンイオン（３１Ｐ＋）が注入され、パンチスルー防止層１６Ｂ、チャネルストッパ層１７Ｂに対応した、注入層１６Ｅ，１７ＥからなるＮ＋型のコレクタ高濃度層１８Ｅが形成される。
同様にして、第２のＢＩＰ形成領域１０Ｆのベース層１５Ｆに隣接した、Ｎ型ウエル１１Ｆ（コレクタ層）の表面に、リンイオン（３１Ｐ＋）が注入され、パンチスルー防止層１６Ｂ、チャネルストッパ層１７Ｂに対応した、注入層１６Ｆ，１７ＦからなるＮ＋型のコレクタ高濃度層１８Ｆが形成される。
次に、図４（Ａ）に示すように、ＮＭＯＳ形成領域１０Ａ、ＰＭＯＳ形成領域１０Ｂに、それぞれゲート絶縁膜を介してゲート電極２０Ａ，２０Ｂが形成される。また、図４（Ｃ）に示すように、第２のＢＩＰ形成領域１０Ｆのベース層１５Ｆ上にゲート絶縁膜を介して、ゲート電極２０Ｆが形成される。ゲート電極２０Ｆはゲート電極２０Ａ，２０Ｂと同一工程で形成される。ゲート電極２０Ｆは、ＬＯＣＯＳ膜の代わりにエミッタ・ベース間の分離のために用いられる。
次に、図５（Ａ）に示すように、ＮＭＯＳ形成領域１０Ａにおいて、例えば、砒素イオン（７５Ａｓ＋）のイオン注入により、ゲート電極２０Ａの両側のＰ型ウエル１１Ａの表面に、Ｎ＋型のソース層２１Ａ、ドレイン層２２Ａが形成される。このイオン注入工程では不図示のレジストをマスクとして用いているが、そのレジストの図示は省略している。
また、図５（Ｃ）に示すように、このイオン注入を利用して、第１のＢＩＰ形成領域１０Ｅのコレクタ高濃度層１８Ｅの表面に、コレクタ配線取り出し用の高濃度のＮ＋層２４Ｅが形成される。また、ベース層１５Ｅの表面にＮ＋型のエミッタ層２５Ｅが形成される。この場合、Ｎ＋層２４Ｅは、ＬＯＣＯＳ膜１２Ｅ，１２Ｇの間に、エミッタ層２５ＥはＬＯＣＯＳ膜１２Ｇ，１２Ｈの間に自己整合的に形成される。
同様に、このイオン注入を利用して、第２のＢＩＰ形成領域１０Ｆのコレクタ高濃度層１８Ｆの表面に、コレクタ配線取り出し用の高濃度のＮ＋層２４Ｆが形成される。また、ベース層１５Ｆの表面にＮ＋型のエミッタ層２５Ｆが形成される。この場合、Ｎ＋層２４Ｆは、ＬＯＣＯＳ膜１２Ｆ，１２Ｉの間に、エミッタ層２５ＦはＬＯＣＯＳ膜１２Ｉとゲート電極２０Ｆの間に自己整合的に形成される。
また、図５（Ａ）に示すように、ＰＭＯＳ形成領域１０Ｂにおいて、例えば、ボロンイオン（１１Ｂ＋）あるいはフッ化ボロンイオン（４９ＢＦ２ ＋）のイオン注入により、ゲート電極２０Ｂの両側のＮ型ウエル１１Ｂの表面に、Ｐ＋型のソース層２１Ｂ、ドレイン層２２Ｂが形成される。このイオン注入工程では不図示のレジストをマスクとして用いているが、そのレジストの図示は省略している。
また、図５（Ｂ）に示すように、このイオン注入を利用して、第１の高抵抗素子の形成領域１０Ｃの抵抗層１５Ｃの表面に、配線取り出し用の一対のＰ＋層２３Ｃ，２３Ｃが形成される。同様に、第２の高抵抗素子の形成領域１０Ｄの抵抗層１５Ｄの表面に、配線取り出し用の一対のＰ＋層２３Ｄ，２３Ｄが形成される。
さらに、図５（Ｃ）に示すように、このイオン注入を利用して、第１のＢＩＰ形成領域１０Ｅのベース層１５Ｅの表面に、ベース配線取り出し用のＰ＋層２６Ｅが形成される。この場合、Ｐ＋層２６Ｅは、ＬＯＣＯＳ膜１２Ｈ，１２Ｅの間に自己整合的に形成される。同様に、第２のＢＩＰ形成領域１０Ｆのベース層１５Ｆの表面に、ベース配線取り出し用のＰ＋層２６Ｆが形成される。この場合、Ｐ＋層２６Ｆは、ゲート電極２０ＦとＬＯＣＯＳ膜１２Ｆの間に自己整合的に形成される。
第１のＢＩＰ、第２のＢＩＰはいずれもＮＰＮ型バイポーラトランジスタであり、その違いはエミッタ層とベース配線取り出し用のＰ＋層の分離構造である。つまり、第１のＢＩＰでは、エミッタ層２５Ｅとベース配線取り出し用のＰ＋層２６ＥはＬＯＣＯＳ膜１２Ｈで分離されているが、第２のＢＩＰでは、エミッタ層２５Ｆとベース配線取り出し用のＰ＋層２６Ｆはゲート電極２０Ｆで分離されている。第１のＢＩＰでは、ＬＯＣＯＳ膜１２Ｈの形成により、その下のベース層１５Ｅの不純物濃度が低下するおそれがあるが、第２のＢＩＰではそのようなおそれはない。
このようにして形成された第１のＢＩＰ、第２のＢＩＰは、バイポーラトランジスタとして用いることができるが、図５（Ｃ）のように、ダイオード接続により、ダイオードとしても用いることができる。即ち、第１のＢＩＰにおいては、配線形成工程により、Ｎ＋層２４ＥとＰ＋層２６Ｅが共通接続されて、アノードＡ１となる。また、エミッタ層２５ＥはカソードＣ１になる。また、第２のＢＩＰにおいては、Ｎ＋層２４ＦとＰ＋層２６Ｆが共通接続されて、アノードＡ２となる。また、エミッタ層２５Ｆとゲート電極２０Ｆが共通接続されて、カソードＣ２となる。
また、前記配線形成工程において、ＰＭＯＳ、ＮＭＯＳ、第１の高抵抗素子、第２の高抵抗素子の必要な配線が形成され、各種の回路が形成される。
上述のように、本実施形態はＰＭＯＳ、ＮＭＯＳ、第１の高抵抗素子、第２の高抵抗素子、第１のＢＩＰ、第２のＢＩＰという６種類の素子を１つの半導体基板１０上に、少ないマスク数で効率的に形成する方法を提供するものである。しかし、半導体装置はこれらの全てを備えている必要はなく、本発明はこれらの中から適宜選択された素子を形成するために適用することができる。
なお、上記実施形態のＰＭＯＳ及びＮＭＯＳは、いわゆるシングルドレイン構造であるが、これに限定されず、サイドウォールスペーサーを形成してＬＤＤ構造として形成されてもよい。この場合、ＮＭＯＳ形成領域１０ＡのＮ＋型のソース層２１Ａ、ドレイン層２２Ａに隣接してＮ−型の領域が形成され、ＰＭＯＳ形成領域１０ＢのＰ＋型のソース層２１Ｂ、ドレイン層２２Ｂに隣接してＰ−型の領域が形成される。
また、上述の実施形態では、Ｐ型の半導体基板１０を用いたが、その代わりにＮ型の半導体基板を用いることもできる。この場合、第１の高抵抗素子、第２の高抵抗素子は、Ｎ型の半導体基板の中に形成される。さらに、上述の実施形態の半導体基板１０、Ｐ型ウエル１１Ａ、Ｎ型ウエル１１Ｂ，１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ、抵抗層１５Ｃ，１５Ｄ等の導電型を逆にしてもよい。
１０ 半導体基板
１０Ａ ＮＭＯＳ形成領域 １０Ｂ ＰＭＯＳ形成領域
１０Ｃ 第１の高抵抗素子の形成領域 １０Ｄ 第２の高抵抗素子の形成領域
１０Ｅ 第１のＢＩＰ形成領域 １０Ｆ 第１のＢＩＰ形成領域
１１Ａ Ｐ型ウエル １１Ｂ〜１１Ｆ Ｎ型ウエル
１２Ａ〜１２Ｆ ＬＯＣＯＳ膜
１３Ａ，１６Ｂ パンチスルー防止層
１４Ａ，１７Ｂ チャネルストッパ層
１５Ｃ，１５Ｄ 抵抗層
１５Ｅ，１５Ｆ ベース層
１８Ｅ，１８Ｆ コレクタ高濃度層
２０Ａ，２０Ｂ，２０Ｆ ゲート電極
２５Ｅ，２５Ｆ エミッタ層

Claims (7)

  1. 第１導電チャネル型のＭＯＳトランジスタと抵抗素子とを１つの半導体基板上に備える半導体装置の製造方法において、
    前記半導体基板上に、第１導電チャネル型のＭＯＳトランジスタを他の素子から電気的に分離するための第１の素子分離膜を形成する工程と、
    前記第１の素子分離膜の下の前記半導体基板の表面にチャネルが形成されるのを防止する第１のチャネルストッパ層を形成する第１のイオン注入工程と、
    前記第１導電チャネル型のＭＯＳトランジスタのパンチスルーを防止する第１のパンチスルー防止層を形成する第２のイオン注入工程と、を含み、
    前記第１及び第２のイオン注入工程を利用して、前記抵抗素子の抵抗層を形成することを特徴とする半導体装置の製造方法。
  2. 前記抵抗素子の抵抗層を形成する時に、前記第１の素子分離膜が形成されていない前記半導体基板の表面に、前記第１及び第２のイオン注入工程を利用してイオン注入を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１のイオン注入工程は、前記第１の素子分離膜をイオンが貫通する条件で行われることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 前記半導体基板上に第２導電チャネル型のＭＯＳトランジスタを形成する工程を含み、前記第２導電チャネル型のＭＯＳトランジスタを形成する工程は、
    前記半導体基板上に、前記第２導電チャネル型のＭＯＳトランジスタを他の素子から電気的に分離するための第２の素子分離膜を形成する工程と、
    前記第２の素子分離膜の下の前記半導体基板の表面にチャネルが形成されるのを防止する第２のチャネルストッパ層を形成する第３のイオン注入工程と、
    前記第２導電チャネル型のＭＯＳトランジスタのパンチスルーを防止する第２のパンチスルー防止層を形成する第４のイオン注入工程と、を含み、
    前記第３のイオン注入工程及び前記第４のイオン注入工程を利用して、前記抵抗素子の抵抗層の中にイオン注入を行うことにより、前記抵抗層を高抵抗化することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記第３のイオン注入工程は、前記第２の素子分離膜をイオンが貫通する条件で行われることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記第１及び第２のイオン注入工程を利用して、前記半導体基板上にバイポーラトンジスタのベース層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記第３のイオン注入工程又は／及び前記第４のイオン注入工程を利用して、前記バイポーラトンジスタのコレクタ層の不純物濃度を高めることを特徴とする請求項６に記載の半導体装置の製造方法。
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