KR100223928B1 - 씨모스 소자의 구조 및 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로 특히, 래치-업(Latch-Up)현상을 방지하여 소자의 신뢰성을 향상하도록 한 CMOS소자의 구조 및 제조방법에 관한 것이다.
이와같은 본 발명의 CMOS 소자는 제1도전형 반도체 기판 ; 상기 제1도전형 반도체 기판에 각각 필드 산화막에 의해 분리되어 형성되는 제1도전형 제1웰과 제2도전형 제1웰 ; 상기 제1도전형 제1웰 내에 형성되는 제2도전형 제2웰 ; 상기 제2도전형 제 1웰 내에 형성되는 제1도전형 제1웰 ; 상기 제1도전형 제1웰에 형성되는 제2도전형 MOSFET ; 상기 제2도전형 제1웰에 형성되는 제1도전형 MOSFET ; 상기 제2도전형 제2웰에 형성되는 제1도전형 불순물 영역 ; 그리고 상기 제1도전형 제2웰에 형성되는 제2도전형 불순물 영역을 포함하여 구성됨을 특징으로 한다.

Description

씨모스(CMOS) 소자의 구조 및 제조방법
본 발명은 반도체 소자에 관한 것으로 특히, 래치-업(Latch-Up) 현상을 방지하여 소자의 신뢰성을 향상하도록 한 CMOS 소자의 구조 및 제조방법이 관한 것이다.
일반적으로 CMOS 소자는 도1에 도시된 바와같이 n형 MOSFET와 p형 MOSFET 로 구성된다.
그 중 가장 일반적으로 쓰이는 경우가 인버터(Inverter)이다.
즉, 인버터는 CMOS에 의해 구성되어지는데 n형 MOSFET(Q1)와 p형 MOSFET(Q2)를 직렬 연결하고, 이들 게이트 전극에 공통으로 입력신호(Vin)가 인가되도록 하며, 상기 n형 MOSFET(Q1)의 드레인은 접지(Vss)시키고 p형 MOSFET(Q2)의 소오스 정전압(Vdd)이 공급되도록 하여 n형 MOSFET(Q1)와 P형 MOSFET(Q2)의 접속단을 출력단으로 하는 인버터 구조를 갖는다.
이하, 첨부된 도면을 참조하여 종래의 CMOS 소자의 구조를 설명하면 다음과 같다.
도2는 종래의 CMOS 소자의 구조단면도이고, 도3은 종래의 CMOS 소자의 등가회로도이다.
즉, 종래의 CMOS 소자는 도 2에 도시된 바와같이 P형 반도체 기판(11)의 소정부위에 n-웰(12)이 형성되고, 상기 n-웰(12)에는 제 1고농도 n형 불순물 영역(13a)과 제1, 제2고농도 p형 불순물 영역(14a,14b)이 일정한 간격을 갖고 형성되고, 상기 제 1고농도 p형 불순물 영역(14a)과 제2고농도 p형 불순물 영역(14b) 사이의 기판 표면에 게이트 절연막(15a)과 게이트 전극(16a) 그리고 상기 게이트 전극(16a) 양측면에 측벽 스페이서(17a)로 이루어진 p형 MOSFET가 형성된다.
그리고 상기 p형 반도체 기판(11)내에는 제2, 제3고농도 n형 불순물 영역(13b,13c)과 제3고농도 p형 불순물 영역(14c)이 일정한 간격을 갖고 형성되고, 상기 제2고농도 n형 불순물 영역(13b)과 제3고농도 n형 불순물 영역(13c) 사이의 기판 표면에는 게이트 절연막(15b)과 게이트전극(16b) 그리고 상기 게이트 전극(16b) 양측면에 측벽 스페이서(17b)로 이루어진 n형 MOSFET가 형성된다.
이와같이 구성된 반도체 기판의 각 영역에 전기적으로 연결하여 인버터를 구성한다. 즉, 상기 제2고농도 p형 불순물 영역(14b)과 제1고농도 n형 불순물 영역(13a)에는 정전압(Vdd)을 인가하고, 상기 제3고농도 p형 불순물 영역(14c)과 제2고농도 n형 불순물 영역(13b)은 접지(Vss)시킨다.
그리고 상기 제3고농도 n형 불순물 영역(13c)과 제1고농도 p형 불순물 영역(14a)을 전기적으로 연결하여 출력단(Vout)으로 사용하고, 상기 각각의 게이트 전극(16a,16b)을 연결하여 신호(Vin) 입력단으로 한다.
이와같이 구성되어진 CMOS 소자의 등가회로도를 도3에 도시하였다
여기서 종래의 CMOS 소자의 동작을 설명하면 다음과 같다.
먼저, CMOS 인버터(Inverter)의 출력전압 Vss가 0.7V 이하 일 경우 트랜지스터 Q1의 이미터(Emiter)-베이스(Base) 접합(E-B Junction)이 순방향으로 되어 다수 캐리어(Carrier)가 베이스쪽으로 주입된다.
그리고 전자는 컬렉터(Collector)에 도달하여 Vdd 단자쪽으로 이동한다.
만일, 전류가 충분히 커서 Vdd 접촉과 P+ 소오스 사이의 큰 저항으로 흐르면 P+ 소오스와 기판 사이에 전압강하가 발생되는데 이때 전압강하가 0.7V 이상이면 트랜지스터 Q2의 E-B접합이 순방향으로 되고, 홀(Hole)이 컬렉터를 통해 기판쪽으로 주입된다.
또한, Vss 접촉과 n+소오스 사이의 저항이 크면 또 다른 전압강하가 발생하고, 트랜지스터 Q4의 E-B접합이 순방향이 되고 기판쪽으로 다수 캐리어가 주입된다.
그리고 상기 캐리어들은 트랜지스터 Q1의 E-B접합에 의해 주입된 것들과 합쳐져서 더 많은 전류가 n-웰 쪽으로 주입되어 p+ 소오스에 전압강하가 더 커지게 된다.
따라서 이러한 진행이 끈임없이 계속되어 폐루프(Closed Loop)가 형성된다.
또한, 정전압(Vdd)와 접지전압(Vss) 사이에 순간적으로 많은 전류가 흘러 래치 업(Latch Up) 현상이 발생된다.
그러나 이와같은 종래의 CMOS 소자에 있어서 다음과 같은 문제점이 있었다.
즉, 출력전압이 Vss 보다 낮을 경우 기생 바이폴라 트랜지스터 Q1에 의해 래치 업이 발생되고, 반대로 Vdd 보다 출력전압이 높을 경우 트랜지스터 Q3에 의해 래치 업이 발생된다.
따라서 기생적인 SCR 구조에 의해 Vdd에서 Vss 로 많은 전류가 흘러 CMOS 회로를 파괴시키게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 정전압/접지전압(Vcc/Vss) 단자에 P/N접합 다이오드를 추가하여 래치 업 현상을 방지하도록 한 CMOS 소자의 구조 및 제조방법을 제공하는데 그 목적이 있다.
도1은 일반적인 CMOS 소자의 등가회로도
도2는 종래의 CMOS 소자의 구조를 나타낸 구조단면도
도3은 종래의 CMOS 소자의 등가회로도
도4는 본 발명의 CMOS 소자의 구조를 나타낸 구조단면도
도5a - 도5h는 본 발명의 CMOS 소자의 제조방법을 나타낸 공정단면도
도6은 본 발명의 CMOS 소자의 등가회로도
* 도면의 주요부분에 대한 부호의 설명
21 : P형 반도체 기판 22 : 제 1 p-웰
23 : 제 1 n-웰 24 : 필드 산화막
25 : 제 2 n-웰 26 : 제 2 p-웰
27 : 게이트 절연막 28a,28b :게이트 전극
29 : 제 3감광막 30 : 저농도 n형 불순물 영역
31 : 제 4감광막 32 : 저농도 p형 불순물 영역
33 : 측벽 스페이서 34 : 제 5감광막
35a,35b,35c : 고농도 n형 불순물 영역 36 : 제 6 감광막
37a,37b,37c : 고농도 p형 불순물 영역
상기와 같은 목적을 달성하기 위한 본 발명의 CMOS 소자의 구조는 제1도전형 반도체 기판 ; 상기 제1도전형 반도체 기판의 필드 산화막에 의해 격리되어 형성되는 제 1도전형 제1웰과 제2도전형 제1웰 ; 상기 제1도전형 제1웰 내에 형성되는 제2도전형 제2웰과 상기 제2도전형 제1웰 내에 형성되는 제1도전형 제2웰 ; 상기 제1도전형 제1웰 내에 일정한 간격을 갖고 형성되는 고농도 제2도전형 제1, 제2불순물 영역 ; 상기 고농도 제2도전형 제1, 제2불순물 영역 사이의 기판 상측에 형성되는 제1게이트 전극 ; 상기 제2도 전형 제1웰 내에 일정한 간격을 갖고 형성되는 고농도 제1도전형 제1, 제2 불순물 영역 ; 상기 고농도 제1도전형 제1, 제2불순물 영역 사이의 기판 상측에 형성되는 제2게이트 전극 ; 상기 제1도전형 제2웰 내에 형성되는 고농도 제2도전형 제3불순물영역 ; 상기 제2도전형 제1웰 내에 형성되는 고농도 제1도전형 제3불순물 영역을 포함하여 구성되며, 상기와 같은 구조를 갖는 본 발명의 CMOS 소자의 제조방법은 제1도전형 기판을 준비하는 단계 ; 상기 기판에 필드 산화막에 의해 격리되는 제1도전형 제 1웰과 제2도전형 제1웰을 형성 하는 단계 ; 상기 제1도전형 제1웰과 제2도전형 제1웰 내에 각각 제2도전형 제2웰과 제1도전형 제2웰을 형성하는 단계 ; 상기 제1도전형 제 1웰과 제2도전형 제1웰 상측의 기판에 각각 제2도전형 MOSFET 와 제1도전형 MOSFET를 형성하는 단계 ; 상기 제1도전형 제2웰 내에 고농도 제2도전형 불순물 영역을 형성하는 단계 ; 상기 제2도전형 제2웰 내에 고농도 제1도전형 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 CMOS 소자의 구조 및 제조방법을 상세히 설명하면 다음과 같다.
도4는 본 발명의 CMOS 소자의 구조단면도이고, 도5a - 도5h는 본 발명의 CMOS 소자의 제조방법을 나타낸 공정단면도이며, 도6은 본 발명의 CMOS 소자의 등가회로도이다.
먼저, 본 발명의 CMOS 소자의 구조는 도4에 도시된 바와같이 P형 반도체 기판(21)의 소정부의에 제1 p-웰(22)과 제1 n-웰(23)이 형성되고, 상기 제1 p-웰(22)과 제1 n-웰(23)의 격리영역 및 필드영역에 필드 산화막 (24)이 형성되고, 상기 제1 p-웰(22)과 제1 n-웰(23)의 소정부위에 각각 제2 n-웰(25) 및 제2 p-웰(26)이 형성된다.
그리고 상기 제1 p-웰(22)상의 소정부위에 게이트 절연막(27) 및 게이트 전극(28a)가 형성되고, 상기 게이트 전극(28a) 양측면에 측벽 스페이서(33)이 형성된다.
또한, 상기 게이트 전극(28a) 과 측벽 스페이서(33) 양측의 제1 p-웰(22)에 제1, 제2고농도 n형 불순물 영역(35a,35b)이 형성되고, 상기 제2 n-웰(25)에 제3고농도 p형 불순물 영역(37c)이 형성된다.
이어, 상기 제1 n-웰 (23)상의 소정부위에 게이트 절연막 (27) 및 게이트 전극(28b)가 형성되고, 상기 게이트 전극(28b) 양측면에 측벽 스페이서(33)가 형성된다.
또한, 상기 게이트 전극(28b) 과 측벽 스페이서(33) 양측의 제1 n-웰(23)에 제1, 제2고농도 p형 불순물 영역(37a,37b)이 형성되고, 상기 제2 p-웰(26)에 제3고농도 n형 불순물 영역(35c)이 형성된다.
이와같이 구성된 반도체 기판의 각 영역에 전기적으로 연결하여 인버터를 구성한다. 즉, 상기 제2고농도 p형 불순물 영역(37b)과 제3고농도 n형 불순물 영역(35c)에는 정전압(Vdd)을 인가하고, 상기 제3고농도 p형 불순물 영역(37c)과 제1고농도 n형 불순물 영역(35a)은 접지(Vss)시킨다.
그리고 상기 제2고농도 n형 불순물 영역(35b)과 제1고농도 p형 불순물 영역(37a)을 전기적으로 연결하여 출력단(Vout)으로 사용하고, 상기 각각의 게이트 전극(28a,28b)을 연결하여 신호(Vin)입력단으로 한다.
상기와 같이 구조를 갖는 본 발명의 CMOS 소자의 제조방법은 먼저, 도5a 에 도시한 바와 같이 p형 반도체 기판(21)의 소정영역에 이온주입공정 등을 이용하여 선택적으로 불순물을 주입하고, 드리이브 인 확산을 통해 제1 p-웰(22)과 제1 n-웰(23)을 형성한다.
이어, 도5b에 도시한 바와 같이 상기 p형 반도체 기판(21)의 전면에 초기 산화막과 질화막을 차례로 형성하고, 상기 질화막상에 제1감광막을 도포한 후, 사진석판술 및 식각공정으로 상기 질화막과 초기 산화막을 선택적으로 제거하여 필드영역과 활성영역을 정의한다.
그리고 상기 필드영역에 필드이온을 주입하고, 열산화공정을 통해 상기 제1 p-웰(22)과 제1 n-웰(23)의 경계부분의 상기 p형 반도체 기판(21)에 필드 산화막(24)을 형성한다.
이어, 도5c에 도시한 바와 같이 상기 제1 p-웰(22)과 제1 n-웰(23)에 이온주입공정 등을 이용하여 선택적으로 불순물을 주입하여 상기 제1 p-웰(22)의 소정부위에 제2 n-웰(25)을 형성하고, 상기 제1 n-웰(23)의 소정부위에 제2 p-웰(26)을 형성한다.
이어서, 도5d에 도시한 바와같이 상기 필드 산화막(24)을 포함한 전면에 게이트 절연막(27)과 게이트 전극용 폴리실리콘층을 형성하고, 상기 폴리 실리콘층상에 제 2감광막(도면에 도시하지 않음)을 도포한 후, 노광 및 현상공정으로 상기 제2감광막을 패터닝하고, 상기 패터닝된 제2감광막을 마스크로 하여 상기 폴리 실리콘층과 게이트 절연막(27)을 선택적으로 제거하여 제1, 제2게이트 전극(28a,28b)을 형성한다.
그리고 상기 제1, 제2게이트 전극(28a,28b)을 포함한 전면에 제3감광막(29)을 도포한 후, 노광 및 현상공정으로 상기 제3감광막(29)을 패터닝하고, 상기 패터닝된 제 3감광막(29) 및 제1 게이트 전극(28a)을 마스크로 하여 저농도 n형 불순물 이온을 주입하여 상기 p형 반도체 기판(21)의 제1 p-웰(22)에 저농도 n형 불순물 영역(30)을 형성한다.
이어, 도5e에 도시한 바와같이 상기 제 3 감광막(29)을 제거하고, 전면에 제4감광막(31)을 도포한 후, 노광 및 현상공정으로 상기 제4감광막(31)을 패터닝한다. 상기 패터닝된 제4감광막(31)과 제2게이트 전극(28b)을 마스크로 하여 저농도 p형 불순물 이온을 주입하여 상기 p형 반도체 기판(21)의 제1 n-웰(23)에 저농도 p형 불순물 영역(32) 을 형성한다.
이어, 도5f에 도시한 바와같이 제4감광막(31)을 제거하고, 상기 제1, 제2게이트 전극(28a,28b)을 포함한 전면에 절연막(도면에 도시하지 않음)을 증착하고, 에치백(Etch Back) 공정을 실시하여 상기 제1, 제2게이트 전극(28a,28b) 양측면에 측벽 스페이서(33)를 형성한다.
그리고 상기 측벽 스페이서(33)을 포함한 전면에 제 5 감광막(34)을 도포한 후, 노광 및 현상공정으로 제5감광막(34)을 패터닝하고 , 상기 패터닝된 제5감광막(34)과 제1게이트 전극(28a) 및 측벽 스페이서(33)을 마스크로 하여 고농도 n형 불순물 이온을 주입하여 상기 p형 반도체 기판(21)의 제1 p-웰(22)에 형성된 저농도 n형 불순물 영역(30)과 연결된 고농도 n형 불순물 영역(35a, 35b)을 형성한다.
이어서, 도5g에 도시한 바와같이 제 5 감광막(34)을 제거하고, 전면에 제6감광막(3)을 도포한 후, 노광 및 현상공정으로 제6감광막(36)을 패터닝하고, 상기 패터닝된 제6감광막(36)과 제2게이트 전극(28b) 및 측벽 스페이서(33)을 마스크로 하여 고농도 p형 불순물 이온을 주입하여 상기 p형 반도체 기판(21)의 제1 n-웰영역(23)에 형성된 저농도 p형 불순물 영역(32)과 연결되는 고농도 p형 불순물 영역(37a,37b)을 형성한다.
그리고 도5h에 도시한 바와같이 상기 제 6 감광막(36)을 제거하고, 도면에 도시하지 않았지만 제7감광막과 제8감광막을 도포한 후, 노광 및 형상공정으로 패터닝하고 상기 패터닝된 제7, 제8감광막을 각각 마스크로 하여 상기 제2 n-웰(25)에 고농도 p형 불순물 영역(37c)을 형성하고, 상기 제2 p-웰(26)에 고농도 n형 불순물 영역(35c)을 형성한다.
도6는 상기와 같이 형성된는 본 발명의 CMOS 소자의 등가회로도를 도시하였다.
도6에 도시한 바와같이 정전압(Vdd)과 접지전압(Vss)사이에 P/N 다이오드를 연결함으로써 SCR 동작을 제어하여 래치 업 프리(Latch-Up Free)할 수 있다.
상기와 같이 이루어진 본 발명의 CMOS 소자의 동작을 설명하면 다음과 같다.
인버터의 출력전압이 Vss - 0.7V 또는 Vdd + 0.7V 로 외부에서 예견치 않은 전압이 인가될 경우 CMOS 회로내의 기생 바이폴라 트랜지스터을 구동시키지 않게하기 위해 정전압(Vcc) 및 접지전압(Vss) 단자에 P/N 다이오드를 추가하여 Vdd +0.7V일 경우에는 정전압(Vdd) 단자쪽의 P/N 다이오드가 리버스(Reverse)되어 베이스 전류 성분이 릭 레벨(Leak Level)로 한정됨으로써 트랜지스터 Q2를 턴온(Turn On)시키기가 어렵게 되어 래치업을 방지한다.
또한, 반대로 Vss - 0.7V 일 경우에는 접지전압(Vss) 단자쪽의 P/N 다이오드가 리버스되어 베이스 전류 성분이 립 레벨로 일정해짐으로써 트랜지스터 Q4를 턴 온 시키지 못하므로 래치 업 프리(Latch-Up Free)현상이 된다.
따라서, 폐회로에 의해 전류가 피드 백(Feed Back)되어 흐르지 못하기 때문에 더 이상 SCR 동작이 일어나지 않아 래치 업을 방지한다.
이상에서 설명한 바와같이 본 발명의 CMOS 소자의 구조 및 제조방법에 있어서 정전압/접지전압(Vcc/Vss) 단자쪽에 P/N 다이오드를 추가함으로써 더 이상 SCR 작동이 일어나지 않기 때문에 래치 업을 방지할 수 있는 효과가 있다.

Claims (4)

  1. 제1도전형 반도체 기판 ;
    상기 제1도전형 기판에 각각 필드 산화막에 의해 분리되어 형성되는 제1도전형 제1웰과 제2도전형 제1웰 ;
    상기 제1도전형 제1웰 내에 형성되는 제2도전형 제2웰 ;
    상기 제2도전형 제1웰 내에 형성되는 제1도전형 제2웰 ;
    상기 제1도전형 제1웰에 형성되는 제2도전형 MOSFET ;
    상기 제2도전형 제1웰에 형성되는 제1도전형 MOSFET ;
    상기 제2도전형 제2웰에 형성되는 제1도전형 불순물 영역 ;
    그리고 상기 제1도전형 제2웰에 형성되는 제2도전형 불순물 영역을 포함하여 구성됨을 특징으로 하는 CMOS 소자의 구조.
  2. 제1도전형 반도체 기판 ;
    상기 제1도전형 반도체 기판의 필드 산화막에 의해 격리되어 형성되는 제1도전형 제1웰과 제2도전형 제1웰 ;
    상기 제1도전형 제1웰내에 형성되는 제2도전형 제2웰과 상기 제2도전형 제1웰 내에 형성되는 제1도전형 제2웰 ;
    상기 제1도전형 제1웰내에 일정한 간격을 갖고 형성되는 고농도 제2도전형 제1, 제2 불순물 영역 ;
    상기 고농도 제2도전형 제1, 제2불순물 영역 사이의 기판 상측에 형성되는 제1게이트 전극 ;
    상기 제2도전형 제1웰 내에 일정한 간격을 갖고 형성되는 고농도 제1도전형 제1, 제2불순물 영역 ;
    상기 고농도 제1도전형 제1, 제2불순물 영역 사이의 기판 상측에 형성 되는 제2게이트 전극 ;
    상기 제1도전형 제2웰 내에 형성되고 고농도 제2도전형 제3불순물 영역 ;
    상기 제2도전형 제1웰 내에 형성되는 고농도 제1도전형 제3불순물 영역을 포함하여 구성됨을 특징으로 하는 CMOS 소자의 구조.
  3. 제2항에 있어서,
    상기 제2도전형 제3불순물 영역과 제1도전형 제1불순물 영역은 접지되고, 상기 제1도전형 제3불순물 영역과 제2도전형 제2불순물 영역은 정전압이 인가되고, 상기 제1도전형 제2불순물 영역과 제2도전형 제1불순물 영역은 전기적으로 연결되어 출력단으로 이용되고, 상기 제1게이트 전극과 제2게이트 전극은 전기적으로 연결되어 입력단으로 이용하는 CMOS 인버터임을 특징으로 하는 CMOS 소자의 구조.
  4. 제1도전형 기판을 준비하는 단계 ;
    상기 기판에 필드 산화막에 의해 격리되는 제 1도전형 제1웰과 제2도전형 제1웰을 형성하는 단계 ;
    상기 제1도전형 제1웰과 제2도전형 제1웰 내에 각각 제2도전형 제2웰과 제1도전형 제2웰을 형성하는 단계 ;
    상기 제1도전형 제1웰과 제2도전형 제1웰 상측의 기판에 각각 제2도전형 MOSFET와 제1도전형 MOSFET를 형성하는 단계 ;
    상기 제1도전형 제2웰 내에 고농도 제2도전형 불순물 영역을 형성하는 단계 ;
    상기 제2도전형 제2웰 내에 고농도 제1도전형 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 CMOS 소자의 제조방법.
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