KR100304960B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 저전압 동작시 회로의 성능향상과 소비전력을 줄이는데 적당한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판에 직렬로 연결되는 복수개의 트랜지스터로 구성되는 반도체 소자에 있어서, 반도체 기판상의 일정영역에 일정한 간격을 갖고 게이트 절연막을 개재하여 형성되는 제 1, 제 2 게이트 전극과, 상기 제 1 게이트 전극 하부의 반도체 기판내에 소정깊이로 형성되는 펀치-쓰루 방지층과, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 형성되는 제 1, 제 2, 제 3 고농도 불순물 영역과, 그리고 상기 반도체 기판의 표면내에 상기 제 1, 제 2 고농도 불순물영역 보다 깊게 형성되는 할로영역을 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 저전압 동작시 회로의 성능향상과 소비전력을 줄이는데 적당한 반도체 소자의 제조방법에 관한 것이다.
도 1은 일반적인 2-입력 낸드(NAND) 게이트를 나타낸 논리회로도이다.
도 1에 도시한 바와 같이, NAND 게이트는 병렬로 연결되는 2개의 피모스(PMOS) 트랜지스터와, 직렬로 연결되는 2개의 앤모스(NMOS) 트랜지스터로 구성된다.
즉, 소오스 단자가 공통으로 Vdd 전원에 연결되고 각 게이트 전극에는 제 1 입력신호 및 제 2 입력신호가 인가되며 드레인 단자를 공통의 출력단으로 하는 제 1, 제 2 PMOS 트랜지스터(1,2)와, 상기 제 1, 제 2 PMOS 트랜지스터(1,2)의 공통 드레인 단자에 드레인 단자가 연결되며 게이트 전극에 제 1 입력신호가 인가되는 제 1 NMOS 트랜지스터(3)와, 상기 제 1 NMOS 트랜지스터(3)의 소오스 단자에 드레인 단자가 연결되고 게이트 전극에 제 2 입력신호가 인가되며 소오스 단자에 Vss 전원이 연결되는 제 2 NMOS 트랜지스터(4)로 구성된다.
상기와 같이 구성된 NAND 게이트는 제 1, 제 2 입력신호의 조합에 의해 출력이 "1"로 존재할 확률이 3/4이고, "0"으로 존재할 확률이 1/4이다.
따라서 제 1, 제 2 입력신호가 모두 "1"일때만 "0"이 출력되고, 나머지 경우에는 모두 "1"이 출력된다.
한편, 제 1, 제 2 NMOS 트랜지스터(3,4) 직렬로 연결되므로 풀-다운 경로(Pull-Down Path)의 저항이 증가하는데 이를 예방하기 위해 NMOS 트랜지스터의 크기를 PMOS 트랜지스터의 크기와 일치시킨다.
도 2는 일반적인 2-입력 노어(NOR) 게이트를 나타낸 논리회로도이다.
도 2에 도시한 바와 같이, NOR 게이트는 직렬로 연결되는 2개의 PMOS 트랜지스터와 병렬로 연결되는 2개의 NMOS 트랜지스터로 구성된다.
즉, 소오스 단자가 Vdd 전원에 연결되며 게이트 전극에 제 1 입력신호가 인가되는 제 1 PMOS 트랜지스터(5)와, 상기 제 1 PMOS 트랜지스터(5)의 드레인 단자에 소오스 단자가 연결되고 게이트 전극에 제 2 입력신호가 인가되며 드레인 단자를 출력단으로 하는 제 2 PMOS 트랜지스터(6)와, 상기 제 2 PMOS 트랜지스터(6)의 드레인 단자에 드레인 단자가 공통으로 연결되고 각 게이트 전극에 제 1, 제 2 입력신호가 인가되며 소오스 단자가 공통으로 Vss 전원에 연결되는 제 1, 제 2 NMOS 트랜지스터(7,8)로 구성된다.
상기와 같이 구성된 NOR 게이트는 제 1, 제 2 PMOS 트랜지스터(5,6)가 직렬로 연결되어 풀-업(Pull-Up) 경로를 형성하며, 제 1, 제 2 NMOS 트랜지스터(7,8)가 병렬연결되어 풀-다운(Pull-Down) 경로를 형성한다.
그리고 제 1, 제 2 입력신호의 조합에 의해 출력이 "1"로 존재할 확률이 1/4이고, "0"으로 존재할 확률이 3/4이다.
따라서 제 1, 제 2 입력신호가 모두 "0"일 때만 "1"이 출력되고, 나머지 경우에는 모두 "1"이 출력된다.
한편, 제 1, 제 2 PMOS 트랜지스터(5,6)가 직렬로 연결되어 있으므로 풀-업 경로의 저항이 증가하기 때문에 NMOS 트랜지스터의 크기 보다 PMOS 트랜지스터의 사이즈를 4배 정도 크게 하여야만 대칭 교환(Symmetric Swting)이 가능하다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자 및 그 제조방법을 설명하면 다음과 같다.
도 3은 종래 기술에 의한 도 1의 NAND 게이트 논리회로에서 직렬로 연결된 두 개의 NMOS 트랜지스터를 나타낸 구조단면도이다.
도 3에 도시한 바와같이 필드영역과 활성영역으로 정의된 반도체 기판(11)의 필드영역에 형성되는 필드 산화막(도면에 도시하지 않음)과, 상기 반도체 기판(11)의 활성영역상의 일정영역에 일정한 간격을 갖고 게이트 절연막(12)을 개재하여 형성되는 제 1, 제 2 게이트 전극(13a,13b)과, 상기 제 1, 제 2 게이트 전극(13a,13b)의 양측면에 형성되는 절연막 측벽(16a)과, 상기 제 1, 제 2 게이트 전극(13a,13b) 양측의 반도체 기판(11) 표면내에 LDD 구조로 형성되는 제 1, 제 2, 제 3 고농도 n형 불순물 영역(17a,17b,17c)을 포함하여 구성된다.
도 4a 내지 도 4e는 종래 기술에 의한 도 1의 NAND 게이트의 논리회로에서 직렬로 연결된 두 개의 NMOS 트랜지스터의 제조방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와같이 활성영역과 필드영역으로 정의된 반도체 기판(11)의 필드영역에 필드 산화막(도면에는 도시하지 않음)을 형성하고, 상기 반도체 기판(11)의 활성영역에 게이트 절연막(12) 및 게이트 전극용 폴리 실리콘(13)을 형성한다.
이어, 상기 폴리 실리콘(13)상에 포토레지스트(Photo Resist)(14)를 도포한 후, 노광 및 현상공정으로 포토레지스트(14)를 패터닝(Patterning)하여 게이트영역을 정의한다.
도 4b에 도시한 바와같이 상기 패터닝된 포토레지스트(14)를 마스크로 이용하여 상기 폴리 실리콘(13) 및 게이트 절연막(12)을 선택적으로 제거하여 제 1, 제 2 게이트 전극(13a,13b)을 형성한다.
도 4c에 도시한 바와같이 상기 포토레지스트(14)를 제거하고, 상기 제 1, 제 2 게이트 전극(13a,13b)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 저농도 n형 불순물 이온을 주입하여 상기 제 1, 제 2 게이트 전극(13a,13b)의 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 영역(15)을 형성한다.
도 4d에 도시한 바와같이 상기 제 1, 제 2 게이트 전극(13a,13b)을 포함한 반도체 기판(11)의 전면에 절연막(16)을 형성한다.
도 4e에 도시한 바와같이 상기 절연막(16)을 에치백(Etch Back)하여 상기 제 1, 제 2 게이트 전극(13a,13b)의 양측면에 절연막 측벽(16a)을 형성한다.
이어, 상기 제 1, 제 2 게이트 전극(13a,13b) 및 절연막 측벽(16a)을 마스크로 이용하여 고농도 용 고농도 n형 불순물 이온을 주입하여 상기 제 1, 제 2 게이트 전극(13a,13b)의 양측의 반도체 기판(11) 표면내에 상기 LDD 영역(15)과 연결되는 제 1, 제 2, 제 3 고농도 n형 불순물 영역(17a,17b,17c)을 형성한다.
여기서 도면에는 도시하지 않았지만 도 2의 NOR 게이트의 논리회로에서 직렬로 연결된 두 개의 PMOS 트랜지스터도 도 3 및 도 4에 도시된 n형 불순물 대신에 p형 불순물을 주입하는 공정만 다르고 다른 공정이나 구조는 동일하다.
그러나 상기와 같은 종래의 반도체 소자 및 그 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 직렬로 연결된 두 개의 트랜지스터가 동일한 트랜지스터를 이용하여 구성되기 때문에 저전력으로 동작할 경우 오프(Off)상태의 누설전류가 증가하여 전력소모가 늘어난다.
둘째, 전력소모를 방지하기 위해서 문턱전압을 증가시킬 경우 오퍼레이팅(Operating) 상태에서 구동전류를 감소함으로써 트랜지스터의 동작속도를 감소시킨다.
셋째, 기판의 농도가 낮기 때문에 문턱전압을 낮춘상태에서 기판전압을 인가하여 오프상태의 누설전류를 감소시킬 수 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 직렬로 연결된 소자의 기판농도를 다르게 하고, 고농도 을 비대칭적으로 도핑하여 문턱전압은 같지만 기판전압의 변화에 따른 문턱전압의 변화정도를 다르게 하고, 전류 구동 특성을 개선하여 저전압 동작시 소자의 성능향상과 소비전력을 줄이도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 2-입력 낸드 게이트를 나타낸 논리회로도
도 2는 일반적인 2-입력 노어 게이트를 나타낸 논리회로도
도 3은 종래 기술에 의한 도 1의 NAND 게이트 논리회로에서 직렬로 연결된 두 개의 NMOS 트랜지스터를 나타낸 구조단면도
도 4a 내지 도 4e는 종래 기술에 의한 도 1의 NAND 게이트의 논리회로에서 직렬로 연결된 두 개의 NMOS 트랜지스터의 제조방법을 나타낸 공정단면도
도 5는 본 발명에 의한 도 1의 NAND 게이트의 논리회로에서 직렬로 연결된 두 개의 NMOS 트랜지스터를 나타낸 구조단면도
도 6a 내지 도 6i는 본 발명에 의한 도 1의 NAND 게이트의 논리회로에서 직렬로 연결된 두 개의 NMOS 트랜지스터의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 산화막
23 : 질화막 24 : 제 1 포토레지스트
25 : 펀치-쓰루 방지층 26 : 게이트 절연막
27 : 폴리 실리콘 27a,27b : 게이트 전극
28 : 제 2 포토레지스트 29a,29b,29c : LDD 영역
30 : 제 3 포토레지스트 31 : 할로영역
32 : 절연막 측벽 32a,32b,32c : 고농도 n형 불순물 영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 반도체 기판에 직렬로 연결되는 복수개의 트랜지스터로 구성되는 반도체 소자에 있어서, 반도체 기판상의 일정영역에 일정한 간격을 갖고 게이트 절연막을 개재하여 형성되는 제 1, 제 2 게이트 전극과, 상기 제 1 게이트 전극 하부의 반도체 기판내에 소정깊이로 형성되는 펀치-쓰루 방지층과, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 형성되는 제 1, 제 2, 제 3 고농도 불순물 영역과, 그리고 상기 반도체 기판의 표면내에 상기 제 1, 제 2 고농도 불순물영역 보다 깊게 형성되는 할로영역을 포함하여 구성됨을 특징으로 한다.
또한 상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판에 직렬로 연결되는 복수개의 트랜지스터를 형성하는 반도체 소자의 제조방법에 있어서, 상기 반도체 기판내에 소정의 폭을 갖는 펀치-쓰루 방지층을 형성하는 단계와, 상기 반도체 기판상에 게이트 절연막을 개재하여 하나의 게이트 전극이 펀치-쓰루 방지층상부에 위치하도록 일정한 간격을 갖는 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 제 1, 제 2, 제 3 LDD 영역을 형성하는 단계와, 상기 반도체 기판의 표면내에 상기 제 1, 제 2 LDD 영역 보다 깊게 할로영역을 형성하는 단계와, 그리고 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 제 1, 제 2, 제 3 고농도 불순물영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 5는 본 발명에 의한 도 1의 NAND 게이트의 논리회로에서 직렬로 연결된 두 개의 NMOS 트랜지스터를 나타낸 구조단면도이다.
도 5에 도시한 바와같이 활성영역과 필드영역으로 정의된 반도체 기판(21)의필드영역에 필드 산화막(도면에 도시되지 않음)이 형성된 반도체 기판(21)의 활성영역상에 일정한 간격을 갖고 게이트 절연막(26)을 개재하여 형성되는 제 1, 제 2 게이트 전극(27a,27b)과, 상기 제 1 게이트 전극(27a) 하부의 반도체 기판(21)내에 소정깊이로 형성되는 펀치-쓰루 방지층(25)과, 상기 제 1, 제 2 게이트 전극(27a,27b)의 양측면에 형성되는 절연막 측벽(32)과, 상기 제 1, 제 2 게이트 전극(27a,27b)의 양측의 반도체 기판(21) 표면내에 비대칭적으로 형성되는 제 1, 제 2, 제 3 고농도 n형 불순물영역(33a,33b,33c)과, 그리고 상기 제 1, 제 2 고농도 n형 불순물영역(33a,33b)의 하부에 형성되는 할로영역(32)을 포함하여 구성된다.
여기서 상기 펀치-쓰루 방지층(25)은 NAND 게이트의 논리회로에서 직렬로 연결되는 NMOS 트랜지스터의 Vss 전원이 인가되는 영역에 형성되고, NOR 게이트의 논리회로에서 직렬로 연결되는 PMOS 트랜지스터의 Vdd 전원이 인가되는 영역에 형성된다.
한편, 상기 할로영역(31)은 고농도 불순물 이온과 반대 도전형을 갖는 불순물 이온이 보다 높은 에너지로 주입되고, 상기 할로영역(31)에 의해 제 1, 제 2, 제 3 고농도 n형 불순물영역(33a,33b,33c)이 비대칭구조를 갖는다.
그리고 상기 제 1, 제 2, 제 3 고농도 n형 불순물영역(33a,33b,33c)은 소자에 따라 LDD 구조를 갖거나 싱글 소오스/드레인 구조를 갖는다.
여기서 상기 제 1 고농도 n형 불순물영역(33a)는 드레인 영역이고, 제 2 고농도 n형 불순물영역(33b)는 공통 소오스영역이며, 제 3 고농도 n형 불순물영역(33c)은 드레인영역이다.
도 6a 내지 도 6i는 본 발명에 의한 도 1의 NAND 게이트의 논리회로에서 직렬로 연결된 두 개의 NMOS 트랜지스터의 제조방법을 나타낸 공정단면도이다.
도 6a에 도시한 바와같이 활성영역과 필드영역으로 정의된 반도체 기판(21)의 필드영역에 필드 산화막(도면에는 도시하지 않음)을 형성하고, 상기 반도체 기판(21)의 활성영역 표면을 산화시키어 후속 공정에서 질화막의 형성시 반도체 기판(21)이 반응가스에 의해 부식되는 현상을 방지하기 위하여 반도체 기판(21)의 표면에 산화막(22)을 형성한다.
이어, 상기 산화막(22)상에 질화막(23)을 형성하고, 상기 질화막(23)상에 제 1 포토레지스트(24)를 도포한 후, 노광 및 현상공정으로 상기 질화막(23)의 표면이 소정부분 노출되도록 상기 제 1 포토레지스트(24)를 패터닝한다.
도 6b에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(24)를 마스크로 이용하여 상기 질화막(23) 및 산화막(22)을 선택적으로 제거하여 질화막 패턴(23a) 및 산화막 패턴(22a)을 형성한다.
도 6c에 도시한 바와 같이, 상기 제 1 포토레지스트(24)를 제거하고, 상기 질화막 패턴(23a)을 마스크로 이용하여 펀치-쓰루(Punch-Through)방지를 위한 불순물 이온을 도핑(Doping)하여 노출된 반도체 기판(21)내에 소정깊이로 펀치-쓰루 방지층(25)을 형성한다.
여기서 상기 펀치-쓰루 이온은 NMOS 트랜지스터일 경우 붕소(Boron)이온을 20~50keV의 에너지(Energy)와 1e12~5e13/cm3의 도즈(Dose)로 주입하고, PMOS 트랜지스터인 경우 인(Phosphorus) 이온을 60~100keV의 에너지와 1e12~5e13/cm3의 도즈로 주입한다.
그리고 펀치-쓰루 이온으로 비소(Arsentic)를 주입할 경우 140~200keV의 에너지와 1e12~5e13/cm2의 도즈로 주입한다.
또한, 펀치-쓰루 이온주입시 도펀트(Dopant)가 NMOS 트랜지스터일 경우 BF2나 In을 사용할 수 있고, PMOS 트랜지스터일 경우 Sb를 사용할 수 있다.
도 6d에 도시한 바와 같이, 상기 질화막 패턴(23a) 및 산화막 패턴(22a)을 제거하고, 상기 반도체 기판(21)의 전면에 게이트 절연막(26) 및 게이트 전극용 폴리 실리콘(27)을 형성한다.
이어, 상기 폴리 실리콘(27)상에 제 2 포토레지스트(28)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(28)를 패터닝하여 게이트 영역을 정의한다.
도 6e에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(28)를 마스크로 이용하여 상기 폴리 실리콘(27) 및 게이트 절연막(26)을 선택적으로 제거하여 제 1, 제 2 게이트 전극(27a,27b)을 형성한다.
여기서 상기 제 1 게이트 전극(27a)은 펀치-쓰루 방지층(25)의 상부에 형성되고 Vss 전원이 인가된다.
한편, 직렬로 연결되는 PMOS 트랜지스터일 경우에는 제 1 게이트 전극(27a)에 Vdd 전원이 인가된다.
도 6f에 도시한 바와 같이, 상기 제 2 포토레지스트(28)를 제거하고, 상기 제 1, 제 2 게이트 전극(27a,27b)을 마스크로 이용하여 반도체 기판(21)의 전면에 저농도 n형 불순물 이온을 주입하여 상기 제 1, 제 2 게이트 전극(27a,27b) 양측의 반도체 기판(21) 표면내에 제 1, 제 2, 제 3 LDD 영역(29a,29b,29c)을 형성한다.
여기서 PMOS 트랜지스터를 형성하는 경우 저농도 p형 불순물 이온을 주입하여 LDD 영역을 형성한다.
도 6g에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 제 3 포토레지스트(30)를 도포한 후, 노광 및 현상공정을 실시하여 제 3 포토레지스트(30)를 패터닝한다.
여기서 상기 제 3 포토레지스트(30)는 제 3 LDD 영역(29c)과 그에 인접한 제 2 게이트 전극(27b)상에만 남도록 패터닝한다.
도 6h에 도시한 바와 같이, 상기 패터닝된 제 3 포토레지스트(30)를 마스크로 이용하여 반도체 기판(21)의 전면에 할로(Halo)이온을 주입하여 상기 반도체 기판(21)의 표면내에 상기 제 1, 제 2 LDD 영역(29a,29b) 보다 깊게 할로영역(31)을 형성한다.
여기서 상기 할로이온 주입은 NMOS 트랜지스터일 경우 BF2이온을 100~160keV의 에너지와 1e13~1e14/cm3의 도즈와 0~30°의 틸티(Tilt) 조건으로 주입하고, PMOS 트랜지스터일 경우 인(Phosphorus)이온을 60~140keV의 에너지와 1e13~14/cm3의 도즈와 0~30°의 틸티 조건으로 주입한다.
또한, 할로 도펀트의 경우 NMOS는 B 또는 In을 사용할 수 있고, PMOS는 As 또는 Sb를 사용할 수 있다.
도 6i에 도시한 바와 같이, 상기 제 3 포토레지스트(30)를 제거하고, 상기 제 1, 제 2 게이트 전극(27a,27b)을 포함한 반도체 기판(21)의 전면에 절연막을 형성한 후, 전면에 에치백(Etch Back)공정을 실시하여 제 1, 제 2 게이트 전극(27a,27b)의 양측면에 절연막 측벽(32)을 형성한다.
이어, 상기 제 1, 제 2 게이트 전극(27a,27b) 및 절연막 측벽(32)을 마스크로 이용하여 상기 반도체 기판(21)의 전면에 소오스/드레인용 고농도 n형 불순물 이온을 주입하여 상기 제 1, 제 2 게이트 전극(27a,27b) 양측의 반도체 기판(21) 표면내에 제 1, 제 2, 제 3 LDD 영역(29a,29b,29c)과 연결되는 제 1, 제 2, 제 3 고농도 n형 불순물영역(33a,33b,33c)을 형성한다.
여기서 PMOS 트랜지스터일 경우 소오스/드레인용 불순물 이온으로 고농도 p형 불순물 이온을 주입하여 고농도 불순물 영역을 형성한다.
한편, 상기 제 1, 제 2, 제 3 고농도 불순물영역(33a,33b,33b)은 할로영역(31)에 의해 비대칭 소오스/드레인 구조를 갖는다.
그리고 상기 제 3 고농도 불순물영역(33c)에는 이후 출력단이 연결된다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자 및 그 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, 직렬로 연결된 복수개의 트랜지스터에서 하나의 트랜지스터의 게이트 전극 하부에만 펀치-쓰루 방지층을 형성함으로써 이웃하는 트랜지스터와 동일한 문턱전압을 갖는 동시에 서로 다른 감마(Gamma) 값을 갖는 소자를 형성할 수 있다.
둘째, 서로 다른 감마 값을 갖는 복수개의 트랜지스터를 직렬로 연결함으로써 낮은 문턱전압과 높은 전류 구동특성으로 인하여 고속으로 동작할 수 있다.
셋째, 오프(Off)상태에서는 기판전압을 인가하여 Vss 또는 Vdd 전원에 연결된 감마가 높은 소자의 문턱전압을 높임으로써 누설전류를 감소할 수 있으므로 전력소모를 줄일 수 있다.
넷째, 출력단에 연결되어 있는 드레인영역은 펀치-쓰루 도핑 농도를 낮게하여 소자구동시 전류 구동 능력을 향상시킬 수 있다.
Claims (5)
- 반도체 기판에 직렬로 연결되는 복수개의 트랜지스터로 구성되는 반도체 소자에 있어서,반도체 기판상의 일정영역에 일정한 간격을 갖고 게이트 절연막을 개재하여 형성되는 제 1, 제 2 게이트 전극;상기 제 1 게이트 전극 하부의 반도체 기판내에 소정깊이로 형성되는 펀치-쓰루 방지층;상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 형성되는 제 1, 제 2, 제 3 고농도 불순물 영역;상기 반도체 기판의 표면내에 상기 제 1, 제 2 고농도 불순물영역 보다 깊게 형성되는 할로영역을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 3 고농도 불순물영역에 출력단이 연결되고, 상기 출력단이 연결되는 제 3 고농도 불순물영역에는 할로영역이 형성되지 않게 구성하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1, 제 2, 제 3 고농도 불순물영역은 소자에 따라 LDD 구조이거나 싱글 소오스/드레인 구조로 형성되는 것을 특징으로 하는 반도체 소자.
- 반도체 기판에 직렬로 연결되는 복수개의 트랜지스터를 형성하는 반도체 소자의 제조방법에 있어서,상기 반도체 기판내에 소정의 폭을 갖는 펀치-쓰루 방지층을 형성하는 단계;상기 반도체 기판상에 게이트 절연막을 개재하여 하나의 게이트 전극이 펀치-쓰루 방지층상부에 위치하도록 일정한 간격을 갖는 제 1, 제 2 게이트 전극을 형성하는 단계;상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 제 1, 제 2, 제 3 LDD 영역을 형성하는 단계;상기 반도체 기판의 표면내에 상기 제 1, 제 2 LDD 영역 보다 깊게 할로영역을 형성하는 단계; 그리고상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 제 1, 제 2, 제 3 고농도 불순물영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 할로영역은 제 3 LDD 영역과 그에 인접한 제 2 게이트 전극상에만 선택적으로 마스크층을 형성하고, 상기 마스크층을 마스크로 이용하여 제 1, 제 2 LDD 영역보다 깊게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1019980045922A KR100304960B1 (ko) | 1998-10-29 | 1998-10-29 | 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
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Publications (2)
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| KR20000027878A KR20000027878A (ko) | 2000-05-15 |
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-
1998
- 1998-10-29 KR KR1019980045922A patent/KR100304960B1/ko not_active IP Right Cessation
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| KR20000027878A (ko) | 2000-05-15 |
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