JPS6246554A - 相補型ｍｏｓ半導体集積回路装置 - Google Patents
相補型ｍｏｓ半導体集積回路装置Info
- Publication number
- JPS6246554A JPS6246554A JP60186062A JP18606285A JPS6246554A JP S6246554 A JPS6246554 A JP S6246554A JP 60186062 A JP60186062 A JP 60186062A JP 18606285 A JP18606285 A JP 18606285A JP S6246554 A JPS6246554 A JP S6246554A
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- JP
- Japan
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- diffusion layer
- type
- impurity concentration
- concentration diffusion
- guard ring
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＯＳ （ＣＭＯＳ）半導体集積回路装
置に関し、特に寄生サイリスク効果（ラフチアツブ）の
防止を図ったＣＭＯＳ半導体集積回路装置に関する。
置に関し、特に寄生サイリスク効果（ラフチアツブ）の
防止を図ったＣＭＯＳ半導体集積回路装置に関する。
ＣＭＯＳ型半導体集積回路装置は、消費電力が極めて少
ないという利点を有するものの、同一半導体基板上にＰ
型ＭＯＳ）ランリスクとＮ型Ｍ○Ｓトランジスタとを形
成しているため、ラッチアップが生し易い。例えば、第
３図に示すＣＭＯＳ型半導体集積回路装置は、Ｎ型半導
体基板２１にゲート電極２２、Ｐ型ソース・ドレイン領
域２３゜及び給電用Ｎ型拡散層２４を形成してＰ型ＭＯ
ＳトランジスタＰＭＯＳを構成し、また半導体基板２１
に設けたＮ型島状領域（ウェル）２５内にゲート電極２
６、Ｎ型ソース・ドレイン領域２７及び給電用Ｐ型拡散
層２８を形成してＮ型ＭＯＳトランジスタＮＭＯＳを構
成している。
ないという利点を有するものの、同一半導体基板上にＰ
型ＭＯＳ）ランリスクとＮ型Ｍ○Ｓトランジスタとを形
成しているため、ラッチアップが生し易い。例えば、第
３図に示すＣＭＯＳ型半導体集積回路装置は、Ｎ型半導
体基板２１にゲート電極２２、Ｐ型ソース・ドレイン領
域２３゜及び給電用Ｎ型拡散層２４を形成してＰ型ＭＯ
ＳトランジスタＰＭＯＳを構成し、また半導体基板２１
に設けたＮ型島状領域（ウェル）２５内にゲート電極２
６、Ｎ型ソース・ドレイン領域２７及び給電用Ｐ型拡散
層２８を形成してＮ型ＭＯＳトランジスタＮＭＯＳを構
成している。
この構成では、寄生の縦型バイポーラトランジスタＱ１
と、横型バイ水−ラトランリスタＱ２とで寄生サイリス
クが構成され、この寄生サイリスクが外部雑音等によっ
てトリガされてオンすると、この外部雑音がなくなって
も■ｃｃとＧ Ｎ 、Ｄ間で電流が流れ続け、アルミニ
ウム等の金属配線が焼損する等半導体集積回路装置の破
損を招くことになる。
と、横型バイ水−ラトランリスタＱ２とで寄生サイリス
クが構成され、この寄生サイリスクが外部雑音等によっ
てトリガされてオンすると、この外部雑音がなくなって
も■ｃｃとＧ Ｎ 、Ｄ間で電流が流れ続け、アルミニ
ウム等の金属配線が焼損する等半導体集積回路装置の破
損を招くことになる。
このため、従来では第４図のように、外部雑音が入力さ
れるポンディングパ・ノド３１及びこれに連続された配
線部分３２を、ガードリングと称するＰ型拡散層３３及
びＰ型ウェル３４に設けたＮ型拡散層３５に接続し、こ
れら拡散層３３．３５のＰＮ接合においてトリガ電流と
しての外部雑音を吸収し、トリガ電流が内部回路に到達
してもラッチアップが発生されないように構成したもの
が提案されている。
れるポンディングパ・ノド３１及びこれに連続された配
線部分３２を、ガードリングと称するＰ型拡散層３３及
びＰ型ウェル３４に設けたＮ型拡散層３５に接続し、こ
れら拡散層３３．３５のＰＮ接合においてトリガ電流と
しての外部雑音を吸収し、トリガ電流が内部回路に到達
してもラッチアップが発生されないように構成したもの
が提案されている。
上述したガードリングを設けることによりラフチアツブ
は幾分改善されるものの、この構成では吸収できる電流
量に限りがあるため、所定以上のトリガ電流が流入され
た場合にはこれを完全に吸収することは困難である。し
たがって大きなトリガ電流が流れるとランチアンプに到
り、ガードリングを設けても防止できるラッチアップ強
度には限りが生じている。
は幾分改善されるものの、この構成では吸収できる電流
量に限りがあるため、所定以上のトリガ電流が流入され
た場合にはこれを完全に吸収することは困難である。し
たがって大きなトリガ電流が流れるとランチアンプに到
り、ガードリングを設けても防止できるラッチアップ強
度には限りが生じている。
トリガ電流の吸収量を増大するにはガードリングの領域
を大きくすればよいが、半導体基板に占めるガードリン
グ領域比が大となって集積度が低下され、或いはアップ
サイズが大きくなり、目的とする高集積度の半導体集積
回路を構成することは困難になる。
を大きくすればよいが、半導体基板に占めるガードリン
グ領域比が大となって集積度が低下され、或いはアップ
サイズが大きくなり、目的とする高集積度の半導体集積
回路を構成することは困難になる。
本発明の相補型ＭＯＳ半導体集積回路装置は、ガードリ
ングを大型化することなくトリガ電流の吸収を増大し、
ラッチアップを有効に防止するために、外部端子に接続
されるボンディングパッド及びこれに連続される配線部
分にガードリングを接続した構成において、前記ガード
リングはボンディングバンド及び連続される配線部分に
直接接続される高不純物濃度の拡散層と、この高不純物
濃度の拡散層を包囲するように形成した低不純物濃度の
拡散層とで構成している。
ングを大型化することなくトリガ電流の吸収を増大し、
ラッチアップを有効に防止するために、外部端子に接続
されるボンディングパッド及びこれに連続される配線部
分にガードリングを接続した構成において、前記ガード
リングはボンディングバンド及び連続される配線部分に
直接接続される高不純物濃度の拡散層と、この高不純物
濃度の拡散層を包囲するように形成した低不純物濃度の
拡散層とで構成している。
前記高不純物濃度の拡散層は夫々独立した第１導電型拡
散層及び第２導電型拡散層とからなり、各拡散層は夫々
同種の導電型の低不純物濃度拡散層で包囲され、かつ一
方の導電型ガードリングは半導体基板に設けた逆の導電
型ウェル内に形成している。
散層及び第２導電型拡散層とからなり、各拡散層は夫々
同種の導電型の低不純物濃度拡散層で包囲され、かつ一
方の導電型ガードリングは半導体基板に設けた逆の導電
型ウェル内に形成している。
次に、本発明を図面を参照して説明する。
第１図及び第２図は本発明の一実施例を示しており、第
１図は平面図、第２図はそのＡＡ線断面図である。
１図は平面図、第２図はそのＡＡ線断面図である。
Ｎ型シリコン基板ｌにはＰ型ウェル２を形成し、これら
Ｎ型シリコン基板ｌとＰ型ウェル２に夫々Ｐ型、Ｎ型の
ガードリング３．４を形成している。
Ｎ型シリコン基板ｌとＰ型ウェル２に夫々Ｐ型、Ｎ型の
ガードリング３．４を形成している。
Ｐ型ガードリング３は、前記Ｎ型シリコン基板１の主面
にＰ型の低不純物濃度の拡散層５を形成し、この低不純
物濃度の拡散層５内に同じＰ型の高不純物濃度の拡散層
６を形成している。また、前記Ｎ型ガードリング４はＰ
型ウェル２内にこれと逆のＮ型の低不純物濃度の拡散層
７を形成し、この低不純物濃度の拡・散層７内に同じＮ
型の高不純物濃度の拡散層８を形成している。なお、前
記高不純物濃度の拡散層６．８は、平面方向においても
前記低不純物濃度の拡散層５，７内に形成されるように
なっており、換言すればこれら高不純物濃度の拡散層６
．８は、低不純物濃度の拡散層５゜７によって夫々包囲
された構成となっている。
にＰ型の低不純物濃度の拡散層５を形成し、この低不純
物濃度の拡散層５内に同じＰ型の高不純物濃度の拡散層
６を形成している。また、前記Ｎ型ガードリング４はＰ
型ウェル２内にこれと逆のＮ型の低不純物濃度の拡散層
７を形成し、この低不純物濃度の拡・散層７内に同じＮ
型の高不純物濃度の拡散層８を形成している。なお、前
記高不純物濃度の拡散層６．８は、平面方向においても
前記低不純物濃度の拡散層５，７内に形成されるように
なっており、換言すればこれら高不純物濃度の拡散層６
．８は、低不純物濃度の拡散層５゜７によって夫々包囲
された構成となっている。
そして、前記高不純物濃度の拡散層６，８は、シリコン
基板１上に被着した絶縁膜９に開設したコンタクト孔ｌ
Ｏを通してボンディングパッド１１或いはこれに連続形
成した配線部分１１ａに電気的に接続させている。
基板１上に被着した絶縁膜９に開設したコンタクト孔ｌ
Ｏを通してボンディングパッド１１或いはこれに連続形
成した配線部分１１ａに電気的に接続させている。
この構成によれば、ボンディングパッド１１から入力さ
れた外部雑音、つまりトリガ電流は、Ｐ塑成いはＮ型の
ガードリング３，４におけるＰＮ接合によって吸収され
、下流側の内部回路へ通流される電流を低減し、ＣＭＯ
Ｓにおけるラフチアツブを防止する。これを、Ｎ型ガー
ドリング４を例にとって説明する。
れた外部雑音、つまりトリガ電流は、Ｐ塑成いはＮ型の
ガードリング３，４におけるＰＮ接合によって吸収され
、下流側の内部回路へ通流される電流を低減し、ＣＭＯ
Ｓにおけるラフチアツブを防止する。これを、Ｎ型ガー
ドリング４を例にとって説明する。
今、外部雑音等によってＮ型ガードリング４のＰＮ接合
に、順方向電流Ｊ、が流れたとする。一般に、この順方
向電流ＪＦは、Ｎ型拡散層７，８からＰ型ウェル２に注
入されるエレクトロン流Ｊ、。
に、順方向電流Ｊ、が流れたとする。一般に、この順方
向電流ＪＦは、Ｎ型拡散層７，８からＰ型ウェル２に注
入されるエレクトロン流Ｊ、。
と、逆方向に注入されるホール流Ｊｐとからなり、次式
で表現できる。
で表現できる。
ＪＦ ＝Ｊ、、＋、Ｌ・・・（１）
ここで、ランチアップ発生のトリガ電流となるのはエレ
クトロン流Ｊ、のみである。したがって、トリガ電流を
減少させるためには外部雑音によって流れた順方向電流
のうちのエレクトロン流の副台Ｊ、／ＪＦ（注入効率）
を小さくすればよいことになる。
クトロン流Ｊ、のみである。したがって、トリガ電流を
減少させるためには外部雑音によって流れた順方向電流
のうちのエレクトロン流の副台Ｊ、／ＪＦ（注入効率）
を小さくすればよいことになる。
さて、注入効率をαとすると、αは次式で与えられる。
α＝ １／（１＋ Ｄｒｌ／Ｄｐ％Ｗ／Ｌｆｉ〆Ｎｐ
／Ｎ１４ ） ・（２）但し、ＤｎＨエレクトロンの拡
散係数 Ｄｐ；ホールの拡散係数 Ｌｎ；エレクトロンの拡散長 Ｗ ：Ｐ型ウェルの幅寸法 ＮｐＨＰ型ウェルウエル物濃度 ＮＮ ｉＮ型拡散層の不純物濃度 ここで、Ｄ、、Ｄ、、Ｌ、、Ｗは何桁も変化しないと考
えられる。したがって、αに最も影響を与えるのはＰＮ
接合における不純物濃度比である。
／Ｎ１４ ） ・（２）但し、ＤｎＨエレクトロンの拡
散係数 Ｄｐ；ホールの拡散係数 Ｌｎ；エレクトロンの拡散長 Ｗ ：Ｐ型ウェルの幅寸法 ＮｐＨＰ型ウェルウエル物濃度 ＮＮ ｉＮ型拡散層の不純物濃度 ここで、Ｄ、、Ｄ、、Ｌ、、Ｗは何桁も変化しないと考
えられる。したがって、αに最も影響を与えるのはＰＮ
接合における不純物濃度比である。
通常、ガードリングのＮ型不純物拡散層の濃度は１０”
ｃｍ−’程度であり、Ｐ型ウェルの濃度はＩＱ”ｃｒｒ
Ｍ’程度である。このため、第４図に示した従来構成で
は、９９％以上がエレクトロン流となり、これでは順方
向電流が流れると殆ど全てがラフチアツブ発生のトリガ
電流となってしまう。
ｃｍ−’程度であり、Ｐ型ウェルの濃度はＩＱ”ｃｒｒ
Ｍ’程度である。このため、第４図に示した従来構成で
は、９９％以上がエレクトロン流となり、これでは順方
向電流が流れると殆ど全てがラフチアツブ発生のトリガ
電流となってしまう。
これに対し、本実施例ではＮ型高不純物濃度拡散層８と
Ｐ型ウェル２との間に低不純物濃度拡散層７を介装して
いるので、この拡散層７の不純物濃度を適宜調整するこ
とにより、併せて前記り、、。
Ｐ型ウェル２との間に低不純物濃度拡散層７を介装して
いるので、この拡散層７の不純物濃度を適宜調整するこ
とにより、併せて前記り、、。
Ｄ、、Ｌ、、Ｗ等を最適化することにより、αを０．５
付近まで、即ちエレクトロン流を順方向電流の５０％近
くまで減少させることが可能となる。
付近まで、即ちエレクトロン流を順方向電流の５０％近
くまで減少させることが可能となる。
これにより、従来に比較して２倍以上の外部雑音が入力
されてもラフチアツブが生じることはなく、ランチアン
プ強度を高めることができる。
されてもラフチアツブが生じることはなく、ランチアン
プ強度を高めることができる。
なお、前記実施例ではＮ型シリコン基板上にＰウェルを
形成した構成について説明したが、Ｐ型シリコン基板に
Ｎ型ウェルを構成した場合にも同様に適用できることは
言うまでもない。
形成した構成について説明したが、Ｐ型シリコン基板に
Ｎ型ウェルを構成した場合にも同様に適用できることは
言うまでもない。
〔発明の効果〕
以上説明したように本発明は、外部端子に接続されるボ
ンディングバンド及びこれに連続される配線部分にガー
ドリングを接続した構成において、前記ガードリングを
ボンディングパッド及び連続される配線部分に直接接続
される高不純物濃度の拡散層と、この高不純物濃度の拡
散層を包囲するように形成した低不純物濃度の拡散層と
で構成しているので、低不純物濃度拡散層の濃度を適宜
調整することにより、拡散層とその下側のＰＮ接合にお
ける不純物濃度比を低減でき、ラッチアップ発生のトリ
ガ電流の低減効果を大きくでき、ガードリングを太き（
することなくラフチアツブ強度を向上し、かつ半導体集
積回路装置の高集積化を達成できる。
ンディングバンド及びこれに連続される配線部分にガー
ドリングを接続した構成において、前記ガードリングを
ボンディングパッド及び連続される配線部分に直接接続
される高不純物濃度の拡散層と、この高不純物濃度の拡
散層を包囲するように形成した低不純物濃度の拡散層と
で構成しているので、低不純物濃度拡散層の濃度を適宜
調整することにより、拡散層とその下側のＰＮ接合にお
ける不純物濃度比を低減でき、ラッチアップ発生のトリ
ガ電流の低減効果を大きくでき、ガードリングを太き（
することなくラフチアツブ強度を向上し、かつ半導体集
積回路装置の高集積化を達成できる。
第１図は本発明の一実施例の要部平面図、第２図は第１
図のＡＡ線断面図、第３図はラッチアンプを説明するた
めのＣＭＯＳの模式的断面図、第４図は従来のガードリ
ングの平面図である。 ｌ・・・Ｎ型シリコン基板、２・・・Ｐ型ウェル、３・
・・Ｐ型ガードリング、４・・・Ｎ型ガードリング、５
・・・Ｐ型低不純物濃度拡散層、６・・・Ｐ型窩不純物
濃度拡散層、７・・・Ｎ型低不純物濃度拡散層、８・・
・Ｎ型高不純物濃度拡散層、９・・・絶縁膜、１０・・
・コンタクト孔、１１・・・ボンディングパッド、ｌｌ
ａ・・・連続配線部、２１・・・Ｎ型シリコン基板、２
２・・・ゲート電極、２３・・・Ｐ型ソース・ドレイン
領域、２４・・・Ｎ型拡散層、２５・・・Ｐ型ウェル、
２６・・・ゲート電極、２７・・・Ｎ型ソース・ドレイ
ン領域、２８・・・Ｐ型拡散層、３１・・・ボンディン
グパッド、３２・・・連続配線部、３３・・・Ｐ型不純
物拡散層、３４・・・Ｐ型ウェル、３５・・・Ｎ型不純
物拡散層。 代理人 弁理士 内 原 晋 ′４・１１、
ｊ 第１図 第３図
図のＡＡ線断面図、第３図はラッチアンプを説明するた
めのＣＭＯＳの模式的断面図、第４図は従来のガードリ
ングの平面図である。 ｌ・・・Ｎ型シリコン基板、２・・・Ｐ型ウェル、３・
・・Ｐ型ガードリング、４・・・Ｎ型ガードリング、５
・・・Ｐ型低不純物濃度拡散層、６・・・Ｐ型窩不純物
濃度拡散層、７・・・Ｎ型低不純物濃度拡散層、８・・
・Ｎ型高不純物濃度拡散層、９・・・絶縁膜、１０・・
・コンタクト孔、１１・・・ボンディングパッド、ｌｌ
ａ・・・連続配線部、２１・・・Ｎ型シリコン基板、２
２・・・ゲート電極、２３・・・Ｐ型ソース・ドレイン
領域、２４・・・Ｎ型拡散層、２５・・・Ｐ型ウェル、
２６・・・ゲート電極、２７・・・Ｎ型ソース・ドレイ
ン領域、２８・・・Ｐ型拡散層、３１・・・ボンディン
グパッド、３２・・・連続配線部、３３・・・Ｐ型不純
物拡散層、３４・・・Ｐ型ウェル、３５・・・Ｎ型不純
物拡散層。 代理人 弁理士 内 原 晋 ′４・１１、
ｊ 第１図 第３図
Claims (1)
- 【特許請求の範囲】 １、相補型ＭＯＳ素子を有する半導体集積回路装置であ
って、その外部端子に接続されるボンディングパッド及
びこれに連続される配線部分にガードリングを接続した
構成において、前記ガードリングは、ボンディングパッ
ド及び連続される配線部分に直接接続される高不純物濃
度の拡散層と、この高不純物濃度の拡散層を包囲するよ
うに形成した低不純物濃度の拡散層とで構成したことを
特徴とする相補型ＭＯＳ半導体集積回路装置。 ２、前記高不純物濃度の拡散層は夫々独立した第１導電
型拡散層及び第２導電型拡散層とからなり、各拡散層は
夫々同種の導電型の低不純物濃度拡散層で包囲され、か
つ一方の導電型ガードリングは半導体基板に設けた基板
と逆の導電型ウエル内に形成してなる特許請求の範囲第
１項記載の相補型ＭＯＳ半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186062A JPS6246554A (ja) | 1985-08-23 | 1985-08-23 | 相補型ｍｏｓ半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60186062A JPS6246554A (ja) | 1985-08-23 | 1985-08-23 | 相補型ｍｏｓ半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6246554A true JPS6246554A (ja) | 1987-02-28 |
Family
ID=16181721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60186062A Pending JPS6246554A (ja) | 1985-08-23 | 1985-08-23 | 相補型ｍｏｓ半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246554A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223928B1 (ko) * | 1996-09-25 | 1999-10-15 | 구본준 | 씨모스 소자의 구조 및 제조방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5526683A (en) * | 1978-08-16 | 1980-02-26 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS5529139A (en) * | 1978-08-22 | 1980-03-01 | Seiko Epson Corp | Semiconductor integrated device |
| JPS5848960A (ja) * | 1982-09-03 | 1983-03-23 | Hitachi Ltd | 半導体装置 |
| JPS5956757A (ja) * | 1982-09-25 | 1984-04-02 | Toshiba Corp | 半導体装置 |
| JPS6059769A (ja) * | 1983-09-13 | 1985-04-06 | Nec Corp | 半導体装置 |
-
1985
- 1985-08-23 JP JP60186062A patent/JPS6246554A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5526683A (en) * | 1978-08-16 | 1980-02-26 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS5529139A (en) * | 1978-08-22 | 1980-03-01 | Seiko Epson Corp | Semiconductor integrated device |
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Cited By (1)
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|---|---|---|---|---|
| KR100223928B1 (ko) * | 1996-09-25 | 1999-10-15 | 구본준 | 씨모스 소자의 구조 및 제조방법 |
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