JPS5848960A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5848960A JPS5848960A JP57152729A JP15272982A JPS5848960A JP S5848960 A JPS5848960 A JP S5848960A JP 57152729 A JP57152729 A JP 57152729A JP 15272982 A JP15272982 A JP 15272982A JP S5848960 A JPS5848960 A JP S5848960A
- Authority
- JP
- Japan
- Prior art keywords
- type
- well
- substrate
- circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 230000003071 parasitic effect Effects 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来、第１図に示したＣＭＯ８構造において、Ｎ型Ｓｉ
基板２３５に設けられｐ型ウェル２２１を用いたｎＭＯ
８）ランリスタ（ドイレン２１５、ゲート２１６、ソー
ス２１７、ウェルバイアス用ｐ＋層２１８）に寄生する
ｎｐｎバイポーラトランジスタ２２８と、ウェル外に設
けられた９ＭＯｓトランジスタ（ドレイン２１４、ゲー
ト２１３、ソース２１２）に寄生するｐｎｐ）ランリス
タ２０１とは、Ｐｎｌ）ｎ型のサイリスタを構成する。
基板２３５に設けられｐ型ウェル２２１を用いたｎＭＯ
８）ランリスタ（ドイレン２１５、ゲート２１６、ソー
ス２１７、ウェルバイアス用ｐ＋層２１８）に寄生する
ｎｐｎバイポーラトランジスタ２２８と、ウェル外に設
けられた９ＭＯｓトランジスタ（ドレイン２１４、ゲー
ト２１３、ソース２１２）に寄生するｐｎｐ）ランリス
タ２０１とは、Ｐｎｌ）ｎ型のサイリスタを構成する。
このとき、出力段を形成するｎＭＯ８）ランリスタ（ド
レイン２０４、ボー’） ２３４、ソース２０５からな
り、ｐ型ウェル２１９に形成される、２０３．２０６は
ウェルバイアス用ｐ＋層）およびバイボー５トランジス
タ（ペース２２０１ベースコンタクト用ｐ型高濃度領域
２０７，２０９．エミッタ２０８）の出力端子２３６■
サージが加えられたとき、寄生ダイオード２３７．）ラ
ンリスタ２３８を通してｎｐｎ ）ランリスタ２２８の
ペースが十にバイアスされ、ｐｎｐ’ｎサイリスタがオ
ン状態となる。このオン状態はラッチアップ状態と云わ
れ、大きな電流が素子に流れるため避けねばならない。
レイン２０４、ボー’） ２３４、ソース２０５からな
り、ｐ型ウェル２１９に形成される、２０３．２０６は
ウェルバイアス用ｐ＋層）およびバイボー５トランジス
タ（ペース２２０１ベースコンタクト用ｐ型高濃度領域
２０７，２０９．エミッタ２０８）の出力端子２３６■
サージが加えられたとき、寄生ダイオード２３７．）ラ
ンリスタ２３８を通してｎｐｎ ）ランリスタ２２８の
ペースが十にバイアスされ、ｐｎｐ’ｎサイリスタがオ
ン状態となる。このオン状態はラッチアップ状態と云わ
れ、大きな電流が素子に流れるため避けねばならない。
また、ｅサージを２３６に加えたとき、トランジスタ２
０２を通じてトランジスタ２０１のベースが負電圧にバ
イアスされ、同様ラッチアップ状態となる。
０２を通じてトランジスタ２０１のベースが負電圧にバ
イアスされ、同様ラッチアップ状態となる。
なお、図において、２１０，２１１は基板バイアス用ｎ
＋型層である。
＋型層である。
そこで、本発明の目的は、ラッチアップを防止できる半
導体装置を提供するにある。とりわけ、入出力端子にサ
ージ電圧を印加した場合に生じるラッチアップを効果的
に防止できる半導体装置を提供するにある。
導体装置を提供するにある。とりわけ、入出力端子にサ
ージ電圧を印加した場合に生じるラッチアップを効果的
に防止できる半導体装置を提供するにある。
以下、本発明の骨子を、具体的実施例のひとつである第
２図により説明する。
２図により説明する。
第２図において、（Ａ）は本発明を適用した実施例の断
面図、（均はその平面図であるが、便宜的にその対応す
る断面部と平面部は同じ斜線を施しである。第２図にお
いて、ｎ型Ｓｉ基板５に形成された多結晶シリコ／層１
７をゲート、ｐ＋型層１６．１５をドレインソースとす
るｐＭＯ８）ランリスタと、ｐ型拡散層ウェル６内に形
成された多結晶シリコン層１９をゲート、ｎ＋型層１８
．２０をドレイン、ソースとするｎＭＯ８）ランリスタ
（２１；ウェルバイアス用ｐ＋層）によるＣＭＯＳイン
バータ回路が示されているが、これは集積回路の内部回
路の代表例である。
面図、（均はその平面図であるが、便宜的にその対応す
る断面部と平面部は同じ斜線を施しである。第２図にお
いて、ｎ型Ｓｉ基板５に形成された多結晶シリコ／層１
７をゲート、ｐ＋型層１６．１５をドレインソースとす
るｐＭＯ８）ランリスタと、ｐ型拡散層ウェル６内に形
成された多結晶シリコン層１９をゲート、ｎ＋型層１８
．２０をドレイン、ソースとするｎＭＯ８）ランリスタ
（２１；ウェルバイアス用ｐ＋層）によるＣＭＯＳイン
バータ回路が示されているが、これは集積回路の内部回
路の代表例である。
いっぽう、同様ｐ型つェル７内に形成された多結晶シリ
コン層１１をゲート、ｎ＋型層１０．１２をドレイン、
ソースとするｎＭＯ８）ランリスタと、ｐ型ウェル８内
に形成されたｐ＋層１３をベース引出層、ｎ＋層１４を
エミッタとするバイポーラトランジスタによる回路は出
力回路を構成している。
コン層１１をゲート、ｎ＋型層１０．１２をドレイン、
ソースとするｎＭＯ８）ランリスタと、ｐ型ウェル８内
に形成されたｐ＋層１３をベース引出層、ｎ＋層１４を
エミッタとするバイポーラトランジスタによる回路は出
力回路を構成している。
なお、第２図（Ｂ）の平面図において１ ｐ型ウェル部
７．８は他の層と重なるため示されていない。
７．８は他の層と重なるため示されていない。
ｐ型りエル７に設けられたｐ＋型層９ｓ Ｉ）型ウェ
ル、６に設けられたｐ＋型層２１はｐ型ウェル電位を零
にバイアスするためのものである。またｎ中型層３，１
は基板をｖｃｃ電位にバイアスするためのものである。
ル、６に設けられたｐ＋型層２１はｐ型ウェル電位を零
にバイアスするためのものである。またｎ中型層３，１
は基板をｖｃｃ電位にバイアスするためのものである。
本実施例においては、さらに、ｐ型ウェル２と、これを
接地電位とする丸めのｐ＋型層４を設け、この効果によ
り外部のサージ電圧が内部に伝わるのを防止している。
接地電位とする丸めのｐ＋型層４を設け、この効果によ
り外部のサージ電圧が内部に伝わるのを防止している。
例えば、出力端子２４に負のパルスが加わったとき、も
し、寄生ｐｎｐ）ランリスタ２３を通して、ｐ”型層１
５の直下のｐｎ接合が順方向にバイアスされると、ラッ
チアップの生じ易い危険な状態となる。
し、寄生ｐｎｐ）ランリスタ２３を通して、ｐ”型層１
５の直下のｐｎ接合が順方向にバイアスされると、ラッ
チアップの生じ易い危険な状態となる。
そこで、本実施例の如く、寄生ｐｎｐ）ランリスタ２２
を故意につくり出して、そのホール電流をエミッタ２に
吸収せしめることによシ、等測的ニ、トランジスタ２３
の電流増巾率を数分の１にすることができる。しかも、
エミジタ１５に比較して、エミッタ２は接合深さが深い
ので、上記のシールド効果はよい。また、このｐ型層は
接地電位となっているから、このｐ型層がホールの注入
源となりて素子がラッチアップすることはない。
を故意につくり出して、そのホール電流をエミッタ２に
吸収せしめることによシ、等測的ニ、トランジスタ２３
の電流増巾率を数分の１にすることができる。しかも、
エミジタ１５に比較して、エミッタ２は接合深さが深い
ので、上記のシールド効果はよい。また、このｐ型層は
接地電位となっているから、このｐ型層がホールの注入
源となりて素子がラッチアップすることはない。
上記の動作は負のパルスについて説明したが１正のパル
スについても、同様のシールド°効果により、ｐ型ウェ
ル６に■のサージが到達するのを防止する効果がある。
スについても、同様のシールド°効果により、ｐ型ウェ
ル６に■のサージが到達するのを防止する効果がある。
以上、本発明を、ノ（イボーラトランジスタをもつ出力
回路に適用した例を示した２＞”％上記）（イボーラト
ランジスタをもつ出力回路の代わりに、二つ（７）ｎＭ
Ｏ８）ランリスタより成る出力回路、ｐＭＯ８）ランリ
スタとｎＭＯ８）ランリスタよシ成る出力回路を使用し
た場合においても、全く同様の効果が得られることは云
うまでもない。
回路に適用した例を示した２＞”％上記）（イボーラト
ランジスタをもつ出力回路の代わりに、二つ（７）ｎＭ
Ｏ８）ランリスタより成る出力回路、ｐＭＯ８）ランリ
スタとｎＭＯ８）ランリスタよシ成る出力回路を使用し
た場合においても、全く同様の効果が得られることは云
うまでもない。
第３図は、本発明を、入力保護デバイスに適用した例で
ある。
ある。
第３図において（Ａ）が断面図、（均が平面図で、この
右側の部分は第２図と同じであるので説明を省略する。
右側の部分は第２図と同じであるので説明を省略する。
入力保護デバイスは、多結晶シリコンより成る抵抗層２
６を入力端子２５とｎ中型層３０の間にもっている。ク
ランプダイオードとしては１ここに示したものはその一
例であるが、ｐ＋型層２９を介して接地電位にバイアス
されたｐ型ウェル２８内に形成したｎ＋型層３０の接合
表面部分の耐圧を下げて、保護効果を向上せしめるため
に接地電位の多結晶シリコンよシ成るゲート電極２７を
有する構造となりている。
６を入力端子２５とｎ中型層３０の間にもっている。ク
ランプダイオードとしては１ここに示したものはその一
例であるが、ｐ＋型層２９を介して接地電位にバイアス
されたｐ型ウェル２８内に形成したｎ＋型層３０の接合
表面部分の耐圧を下げて、保護効果を向上せしめるため
に接地電位の多結晶シリコンよシ成るゲート電極２７を
有する構造となりている。
本発明の構造は２，４よシ成る部分である６以上の実施
例において、本発明の適用により、入出力端子にサージ
電圧を加えたときいずれの端子も３００Ｖのサージに対
して何らラッチアップ現象は生じなかった。また、出力
ビンを短絡状態としでもラッチアップ現象は生じなかっ
たので、本発明の実施はきわめて有効なことが実験によ
り確認された。
例において、本発明の適用により、入出力端子にサージ
電圧を加えたときいずれの端子も３００Ｖのサージに対
して何らラッチアップ現象は生じなかった。また、出力
ビンを短絡状態としでもラッチアップ現象は生じなかっ
たので、本発明の実施はきわめて有効なことが実験によ
り確認された。
第１図は従来のＣＭＯ８集積回路の内部回路部分および
入出力回路部分の構造を示す断面図、第２図、第３図は
本発明の一実施例のＣＭＯ８集積回路の内部回路部およ
び入出力回路部分の構造を示す断面図である。 ５・・・ｎ型Ｓｉ基板、６，７・・・ｐ型拡散層ウェル
、１０．１２．．１８．２０・ ｎ＋型層、１５．１６
・・・ｐ＋型層、１１，１７．１９・・・多結晶Ｓｉゲ
ート、８・・・ｐ型層、１４・・・ｎ＋型層、２・・・
ｐ型層、＝２９７− ５ ■−−−−− −−”’ −−−−−−−ｊ第１頁
の続き ０発 明 者 内堀情交 ０発 明 者 安井徳政 小平市上水本町１４５０番地株式会 社日立製作所武蔵工場内
入出力回路部分の構造を示す断面図、第２図、第３図は
本発明の一実施例のＣＭＯ８集積回路の内部回路部およ
び入出力回路部分の構造を示す断面図である。 ５・・・ｎ型Ｓｉ基板、６，７・・・ｐ型拡散層ウェル
、１０．１２．．１８．２０・ ｎ＋型層、１５．１６
・・・ｐ＋型層、１１，１７．１９・・・多結晶Ｓｉゲ
ート、８・・・ｐ型層、１４・・・ｎ＋型層、２・・・
ｐ型層、＝２９７− ５ ■−−−−− −−”’ −−−−−−−ｊ第１頁
の続き ０発 明 者 内堀情交 ０発 明 者 安井徳政 小平市上水本町１４５０番地株式会 社日立製作所武蔵工場内
Claims (1)
- １− ｎ（ｐ）形見板にｐＭＯ８（ｎＭＯ８）トラン
ジスタを形成し、ｎ（ｐｉ形基板内に形成したｐ （ｎ
）ウェル内にｎＭＯ８（ｐＭＯ８−））ランリスタを形
成してなる相補型ＭＯ８回路を含む半導体装置において
、入力、または出力端子に連なる回路と内部回路間の半
導体表面に、接地電位にバイアスしたｐ型ウェル層を設
け、内部回路と入出力回路間に形成されるｐｎｐ’寄生
トランジスタの電流通路を遮断せしめるように構成した
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152729A JPS5848960A (ja) | 1982-09-03 | 1982-09-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152729A JPS5848960A (ja) | 1982-09-03 | 1982-09-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848960A true JPS5848960A (ja) | 1983-03-23 |
Family
ID=15546875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57152729A Pending JPS5848960A (ja) | 1982-09-03 | 1982-09-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848960A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225459A (ja) * | 1984-04-23 | 1985-11-09 | Nec Corp | 半導体集積回路 |
| JPS60246667A (ja) * | 1984-05-22 | 1985-12-06 | Nec Corp | 相補型ｍｏｓ半導体装置 |
| JPS61116866A (ja) * | 1984-11-13 | 1986-06-04 | Nec Corp | 半導体集積回路装置 |
| JPS61154158A (ja) * | 1984-12-27 | 1986-07-12 | Nec Corp | 半導体集積回路装置 |
| JPS61263262A (ja) * | 1985-05-17 | 1986-11-21 | Nec Corp | 半導体集積回路装置 |
| JPS61280648A (ja) * | 1985-06-05 | 1986-12-11 | Nec Corp | 相補型半導体集積回路装置 |
| JPS61283158A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 相補型ｍｏｓトランジスタ回路 |
| JPS627148A (ja) * | 1985-07-03 | 1987-01-14 | Agency Of Ind Science & Technol | 相補型半導体装置及びその製造方法 |
| JPS6246554A (ja) * | 1985-08-23 | 1987-02-28 | Nec Corp | 相補型ｍｏｓ半導体集積回路装置 |
| JPS6266660A (ja) * | 1986-05-16 | 1987-03-26 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPS6271258A (ja) * | 1985-09-18 | 1987-04-01 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| US4980746A (en) * | 1988-04-29 | 1990-12-25 | Dallas Semiconductor Corporation | Integrated circuit with improved battery protection |
| JP2016225541A (ja) * | 2015-06-02 | 2016-12-28 | 株式会社東海理化電機製作所 | 半導体集積回路 |
-
1982
- 1982-09-03 JP JP57152729A patent/JPS5848960A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60225459A (ja) * | 1984-04-23 | 1985-11-09 | Nec Corp | 半導体集積回路 |
| JPS60246667A (ja) * | 1984-05-22 | 1985-12-06 | Nec Corp | 相補型ｍｏｓ半導体装置 |
| JPH0410747B2 (ja) * | 1984-05-22 | 1992-02-26 | ||
| JPH0374036B2 (ja) * | 1984-11-13 | 1991-11-25 | ||
| JPS61116866A (ja) * | 1984-11-13 | 1986-06-04 | Nec Corp | 半導体集積回路装置 |
| JPS61154158A (ja) * | 1984-12-27 | 1986-07-12 | Nec Corp | 半導体集積回路装置 |
| JPS61263262A (ja) * | 1985-05-17 | 1986-11-21 | Nec Corp | 半導体集積回路装置 |
| JPH0374509B2 (ja) * | 1985-05-17 | 1991-11-27 | ||
| JPS61280648A (ja) * | 1985-06-05 | 1986-12-11 | Nec Corp | 相補型半導体集積回路装置 |
| JPS61283158A (ja) * | 1985-06-10 | 1986-12-13 | Nec Corp | 相補型ｍｏｓトランジスタ回路 |
| JPS627148A (ja) * | 1985-07-03 | 1987-01-14 | Agency Of Ind Science & Technol | 相補型半導体装置及びその製造方法 |
| JPS6246554A (ja) * | 1985-08-23 | 1987-02-28 | Nec Corp | 相補型ｍｏｓ半導体集積回路装置 |
| JPS6271258A (ja) * | 1985-09-18 | 1987-04-01 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JPS6266660A (ja) * | 1986-05-16 | 1987-03-26 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| US4980746A (en) * | 1988-04-29 | 1990-12-25 | Dallas Semiconductor Corporation | Integrated circuit with improved battery protection |
| JP2016225541A (ja) * | 2015-06-02 | 2016-12-28 | 株式会社東海理化電機製作所 | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5848960A (ja) | 半導体装置 | |
| US4543593A (en) | Semiconductor protective device | |
| US6215135B1 (en) | Integrated circuit provided with ESD protection means | |
| JPH0654797B2 (ja) | Ｃｍｏｓ半導体装置 | |
| JPH03501669A (ja) | ラツチアツプ保護回路を有する集積回路 | |
| KR100435807B1 (ko) | 정전방전 보호 회로용 반도체 제어 정류기 | |
| US6084272A (en) | Electrostatic discharge protective circuit for semiconductor device | |
| JPS58197870A (ja) | 半導体装置 | |
| JPH044755B2 (ja) | ||
| JP3425574B2 (ja) | 半導体集積回路の入出力保護装置 | |
| JPH04139758A (ja) | 半導体装置およびその製造方法 | |
| JPH05315552A (ja) | 半導体保護装置 | |
| JPH0334454A (ja) | 相補性ｍｏｓ技術でのラツチアツプ感度減少のための回路 | |
| JPH0444262A (ja) | Ｍｏｓ型集積回路の入力回路 | |
| JPS6050062B2 (ja) | 半導体集積回路装置 | |
| JPS6088457A (ja) | 集積回路 | |
| JPS5950557A (ja) | 半導体装置 | |
| JPH0572110B2 (ja) | ||
| JPS5848957A (ja) | 半導体出力回路 | |
| JP3036905B2 (ja) | 相補型ｍｉｓ半導体装置 | |
| JPH0518260B2 (ja) | ||
| JPH0471274A (ja) | 半導体集積回路 | |
| JPH01273346A (ja) | 半導体装置 | |
| TW201947729A (zh) | 半導體結構 | |
| JPS5843560A (ja) | バイポ−ラ集積回路装置 |