JPH04139758A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04139758A JPH04139758A JP2260551A JP26055190A JPH04139758A JP H04139758 A JPH04139758 A JP H04139758A JP 2260551 A JP2260551 A JP 2260551A JP 26055190 A JP26055190 A JP 26055190A JP H04139758 A JPH04139758 A JP H04139758A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000009792 diffusion process Methods 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 9
- 230000003071 parasitic effect Effects 0.000 abstract description 20
- 230000000873 masking effect Effects 0.000 abstract 1
- 230000006641 stabilisation Effects 0.000 description 3
- 238000011105 stabilization Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、高速で高周波動作する半導体装置およびそ
の製造方法に関し、特に、静電耐量及びラッチアップ強
度を向上させることができるＣＭＯＳ集積回路およびそ
の製造方法に関する。
の製造方法に関し、特に、静電耐量及びラッチアップ強
度を向上させることができるＣＭＯＳ集積回路およびそ
の製造方法に関する。
（従来の技術）
一般に、従来のＣＭＯＳ集積回路等の半導体装置におい
ては、ラッチアップ現象として知られている特有の現象
がある。すなわちラッチアップ現象というのは、集積回
路中において、寄生ＮＰＮ領域と寄生ＰＮＰ領域で形成
された寄生トランジスタかトリガーなどによりサイリス
タとして動作し、電源端子Ｖ。Ｄからアース端子■ｓ５
に向けて制御不能の過大電流が流れ続けてトランジスタ
素子を破壊してしまう現象をいう。
ては、ラッチアップ現象として知られている特有の現象
がある。すなわちラッチアップ現象というのは、集積回
路中において、寄生ＮＰＮ領域と寄生ＰＮＰ領域で形成
された寄生トランジスタかトリガーなどによりサイリス
タとして動作し、電源端子Ｖ。Ｄからアース端子■ｓ５
に向けて制御不能の過大電流が流れ続けてトランジスタ
素子を破壊してしまう現象をいう。
ラッチアップ現象を誘発する要因としてのトリガーとは
、寄生トランジスタで形成されたサイリスタ構造におい
て、隣接したＭＯＳ）ランジスタがＯＦＦ状態からＯＮ
状態に変化する時点て、該トランジスタのドレイン近く
に発生したホットキャリアが基板に流れて（オーバーシ
ュート）正常な基板電圧を狂わす現象である。
、寄生トランジスタで形成されたサイリスタ構造におい
て、隣接したＭＯＳ）ランジスタがＯＦＦ状態からＯＮ
状態に変化する時点て、該トランジスタのドレイン近く
に発生したホットキャリアが基板に流れて（オーバーシ
ュート）正常な基板電圧を狂わす現象である。
ここで、第４図を参照して上記ラッチアップ現象につい
て具体的に説明する。
て具体的に説明する。
第４図は、ラッチアップ現象を説明するための従来のＣ
ＭＯＳ集積回路の断面図である。
ＭＯＳ集積回路の断面図である。
第４図に示す如くに、この従来のＣＭＯＳ集積回路は、
Ｐ型基板１０１上にコンプリメンタリ−を接続されたＰ
型ＭＯ５１０３およびＮ型ＭＯＳ１０５とが配設されて
いる。上記Ｐ型ＭＯ３ＩＯ３は、ゲートとなるゲート電
極１１１と、Ｎウェル１１２においてトレインとなるＰ
＋領域１１３と、ソースとなるＰ１領域１１５と、チャ
ンネルストッパー及びバックゲートバイアスとしてのＮ
゛領域１１７とを有しており、上記Ｎ型ＭＯ５１０５は
、ゲートとなるゲート電極１１９と、ソースとなるＮ′
領域１２１と、ドレインとなるＮ４領域１２３と、チャ
ンネルストッパー及ヒバツクゲートバイアスとしてのＰ
′″領域１２５とを有している。
Ｐ型基板１０１上にコンプリメンタリ−を接続されたＰ
型ＭＯ５１０３およびＮ型ＭＯＳ１０５とが配設されて
いる。上記Ｐ型ＭＯ３ＩＯ３は、ゲートとなるゲート電
極１１１と、Ｎウェル１１２においてトレインとなるＰ
＋領域１１３と、ソースとなるＰ１領域１１５と、チャ
ンネルストッパー及びバックゲートバイアスとしてのＮ
゛領域１１７とを有しており、上記Ｎ型ＭＯ５１０５は
、ゲートとなるゲート電極１１９と、ソースとなるＮ′
領域１２１と、ドレインとなるＮ４領域１２３と、チャ
ンネルストッパー及ヒバツクゲートバイアスとしてのＰ
′″領域１２５とを有している。
そして、上記の如きＣＭＯＳ集積回路において、寄生Ｐ
ＮＰ領域および寄生ＮＰＮ領域には、寄生ＰＮＰトラン
ジスタＴＲ，、ＴＲ３と寄生ＮＰＮトランジスタＴＲ２
が形成され、トリガーとしてＣＭＯＳ出力のオーバーシ
ュート等のノイズが発生すると、寄生ＰＮＰ トランジ
スタＴＲ，がＯＮ状態となり、Ｐ基板１０１へ電流が流
れ、Ｐ基板１０１の抵抗成分１３１，１３３によってＰ
基板１０１の電位が上昇し、寄生ＮＰＮ トランジスタ
ＴＲ２もＯＮ状態となる。
ＮＰ領域および寄生ＮＰＮ領域には、寄生ＰＮＰトラン
ジスタＴＲ，、ＴＲ３と寄生ＮＰＮトランジスタＴＲ２
が形成され、トリガーとしてＣＭＯＳ出力のオーバーシ
ュート等のノイズが発生すると、寄生ＰＮＰ トランジ
スタＴＲ，がＯＮ状態となり、Ｐ基板１０１へ電流が流
れ、Ｐ基板１０１の抵抗成分１３１，１３３によってＰ
基板１０１の電位が上昇し、寄生ＮＰＮ トランジスタ
ＴＲ２もＯＮ状態となる。
さらに、上記寄生ＮＰＮ トランジスタＴＲ２のＯＮ状
態において、Ｎウェル１１２内の内部抵抗成分１３５に
流れる電流により電圧降下が生じ、寄生ＰＮＰ ）ラン
ジスタＴＲ３がＯＮ状態となり、等価的にＰＮＰＮ構造
のサイリスタ動作をして、電源端子ＶＤＤからアース端
子ＶＳＳへ制御不能の過大電流が流れ続けるラッチアッ
プ現象が起こる。
態において、Ｎウェル１１２内の内部抵抗成分１３５に
流れる電流により電圧降下が生じ、寄生ＰＮＰ ）ラン
ジスタＴＲ３がＯＮ状態となり、等価的にＰＮＰＮ構造
のサイリスタ動作をして、電源端子ＶＤＤからアース端
子ＶＳＳへ制御不能の過大電流が流れ続けるラッチアッ
プ現象が起こる。
さらに、従来のＣＭＯＳ集積回路においては、基板イン
ピーダンスが高いという基本的な問題を有しており、そ
れにより、静電耐量が低下したり、ノイズ発生の元とな
るものであった。そして、上記ノイズの発生は、トリガ
ーとなり、上記ラッチアップ現象を誘発する要因ともな
るものであった。
ピーダンスが高いという基本的な問題を有しており、そ
れにより、静電耐量が低下したり、ノイズ発生の元とな
るものであった。そして、上記ノイズの発生は、トリガ
ーとなり、上記ラッチアップ現象を誘発する要因ともな
るものであった。
（発明が解決しようとする課題）
上述した如くに、従来のＣＭＯＳ集積回路においては、
寄生バイポーラトランジスタが発生してラッチアップ現
象が生じる、基板インピーダンスが高いため静電耐量が
低下する、ノイズが発生する等の問題点があった。
寄生バイポーラトランジスタが発生してラッチアップ現
象が生じる、基板インピーダンスが高いため静電耐量が
低下する、ノイズが発生する等の問題点があった。
この発明は、上述した問題点に鑑みてなされたものであ
り、その目的は、静電耐量及びう、ッチアップ強度を向
上させることができるＣＭＯＳ集積回路およびその製造
方法を提供することである。
り、その目的は、静電耐量及びう、ッチアップ強度を向
上させることができるＣＭＯＳ集積回路およびその製造
方法を提供することである。
［発明の構成コ
（課題を解決するための手段）
上記目的を達成するために、この発明の特徴は、ＣＭＯ
Ｓ集積回路にして、第１の導電型の基板き、前記第１の
導電型の基板上の全面において拡散により形成された第
１の導電型の不純物拡散層と、前記基板の拡散層上の全
面にエピタキシャル成長によって形成された第１の導電
型のエピタキシャル層と、前記エピタキシャル層に形成
されたコンプリメンタリ接続のＭＯＳトランジスタとを
具備したことである。
Ｓ集積回路にして、第１の導電型の基板き、前記第１の
導電型の基板上の全面において拡散により形成された第
１の導電型の不純物拡散層と、前記基板の拡散層上の全
面にエピタキシャル成長によって形成された第１の導電
型のエピタキシャル層と、前記エピタキシャル層に形成
されたコンプリメンタリ接続のＭＯＳトランジスタとを
具備したことである。
この発明の他の特徴は、ＣＭＯＳ集積回路の製造方法に
して、第１の導電型の基板を準備する工程と、上記第１
の導電型の基板上の全面に拡散により第１の導電型の不
純物拡散層を形成する工程と、上記基板の拡散層上の全
面にエピタキシャル成長によって第１の導電型のエピタ
キシャル装置を形成する工程と、上記エピタキシャル層
にコンプリメンタリ接続のＭＯＳ）ランジスタを形成す
る工程とを具備したことである。
して、第１の導電型の基板を準備する工程と、上記第１
の導電型の基板上の全面に拡散により第１の導電型の不
純物拡散層を形成する工程と、上記基板の拡散層上の全
面にエピタキシャル成長によって第１の導電型のエピタ
キシャル装置を形成する工程と、上記エピタキシャル層
にコンプリメンタリ接続のＭＯＳ）ランジスタを形成す
る工程とを具備したことである。
（作用）
上記構成によれば、全面埋め込み拡散層が形成されるた
め、基板におけるインピーダンスが低減される。それに
より、ＣＭＯ３回路における寄生トランジスタのターン
ＯＮが抑制され、ラッチアップ現象が防止される。
め、基板におけるインピーダンスが低減される。それに
より、ＣＭＯ３回路における寄生トランジスタのターン
ＯＮが抑制され、ラッチアップ現象が防止される。
さらに、この基板インピーダンスの低減は、基板電位の
安定化につながり、基板ノイズ発生を抑制し、今後の微
細化の促進による高速／高周波動作において非常に有効
となる。
安定化につながり、基板ノイズ発生を抑制し、今後の微
細化の促進による高速／高周波動作において非常に有効
となる。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図は、この発明を実施したＣＭＯＳ集積回路の断面
図である。同図に示す実施例は、Ｐ型基板１と、このＰ
型基板１上の全面においてＰ型不純物の埋め込み熱拡散
により形成されたＰ１不純物拡散層３と、上記基板１の
Ｐ＋不純物拡散層３上の全面にエピタキシャル成長によ
って厚さ４〜５ミクロンに形成されたＰ型のエピタキシ
ャル層５と、上記エピタキシャル層５に形成されたＣＭ
ＯＳ回路７とを具備している。ここで、上記エピタキシ
ャル層５に形成されたＣＭＯＳ回路７は、Ｐ型ＭＯＳ９
とＮ型ＭＯ５ＩＩとから成り、上記Ｐ型ＭＯＳ９は、ゲ
ートとなるゲート電極１３と、Ｎウェル１５においてド
レインとなるＰ＋領域１７と、ソースとなるＰ＋領域１
９と、チャンネルストッパー及びバックゲートバイアス
としてのＮ＋領域２１とを有しており、上記Ｎ型ＭＯ３
１１は、ゲートとなるゲート電極２３と、ソースとなる
Ｎ＋領域２５と、ドレインとなるＮ十領域２７と、チャ
ンネルストッパー及びバックゲートバイアスとしてのＰ
＋領域２９とを有している。
図である。同図に示す実施例は、Ｐ型基板１と、このＰ
型基板１上の全面においてＰ型不純物の埋め込み熱拡散
により形成されたＰ１不純物拡散層３と、上記基板１の
Ｐ＋不純物拡散層３上の全面にエピタキシャル成長によ
って厚さ４〜５ミクロンに形成されたＰ型のエピタキシ
ャル層５と、上記エピタキシャル層５に形成されたＣＭ
ＯＳ回路７とを具備している。ここで、上記エピタキシ
ャル層５に形成されたＣＭＯＳ回路７は、Ｐ型ＭＯＳ９
とＮ型ＭＯ５ＩＩとから成り、上記Ｐ型ＭＯＳ９は、ゲ
ートとなるゲート電極１３と、Ｎウェル１５においてド
レインとなるＰ＋領域１７と、ソースとなるＰ＋領域１
９と、チャンネルストッパー及びバックゲートバイアス
としてのＮ＋領域２１とを有しており、上記Ｎ型ＭＯ３
１１は、ゲートとなるゲート電極２３と、ソースとなる
Ｎ＋領域２５と、ドレインとなるＮ十領域２７と、チャ
ンネルストッパー及びバックゲートバイアスとしてのＰ
＋領域２９とを有している。
そして、このＣＭＯＳ集積回路においては、ＣＭＯＳ回
路７の下方の基板中に全面埋め込みＰ＋不純物拡散層３
が形成されているため、基板におけるインピーダンスが
低減される。従って、このＣＭＯＳ回路７においても、
第４図に示した従来のＣＭＯＳ集積回路と同様に寄生Ｐ
ＮＰ トランジスタＴＲ，、ＴＲ３および寄生ＮＰＮ
）ランジスタＴＲ２が形成されるが、寄生トランジスタ
ＴＲがトリガーによりＯＮ状態となり、Ｐ型基板１に電
流が流れても、Ｐ型基板１の電位の上昇が抑制されるた
め、上記寄生トランジスタＴＲ２のターンオンが抑制さ
れ、ラフチアツブ現象が防止される。
路７の下方の基板中に全面埋め込みＰ＋不純物拡散層３
が形成されているため、基板におけるインピーダンスが
低減される。従って、このＣＭＯＳ回路７においても、
第４図に示した従来のＣＭＯＳ集積回路と同様に寄生Ｐ
ＮＰ トランジスタＴＲ，、ＴＲ３および寄生ＮＰＮ
）ランジスタＴＲ２が形成されるが、寄生トランジスタ
ＴＲがトリガーによりＯＮ状態となり、Ｐ型基板１に電
流が流れても、Ｐ型基板１の電位の上昇が抑制されるた
め、上記寄生トランジスタＴＲ２のターンオンが抑制さ
れ、ラフチアツブ現象が防止される。
さらに、この基板インピーダンスの低減は、基板電位の
安定化につながり、基板ノイズ発生を抑制し、今後の微
細化の促進による高速／高周波動作において非常に有効
となる。
安定化につながり、基板ノイズ発生を抑制し、今後の微
細化の促進による高速／高周波動作において非常に有効
となる。
また、上記ＣＭＯＳ回路７と共に、サージ電流等を防止
するための保護ダイオードが形成される場合も、基板イ
ンピーダンスの低減によりその静電耐量が向上する。
するための保護ダイオードが形成される場合も、基板イ
ンピーダンスの低減によりその静電耐量が向上する。
次に、第２図を参照して、この発明を実施したＣＭＯＳ
集積回路の製造方法について説明する。
集積回路の製造方法について説明する。
まず、第２図（ａ）に示す如くに、Ｐ型基板１を用意し
、第２図（ｂ）に示す如くに、このＰ型基板１上の全面
においてＰ型不純物の埋め込み熱拡散を行い、Ｐ４不純
物層３を形成する。
、第２図（ｂ）に示す如くに、このＰ型基板１上の全面
においてＰ型不純物の埋め込み熱拡散を行い、Ｐ４不純
物層３を形成する。
次に、第２図（Ｃ）に示す如くに、上記基板１のＰ３不
純物拡散層３上の全面にエピタキシャル成長によって厚
さ４〜５ミクロンのＰ型エピタキシャル層５を形成する
。そして、最後に、第２図（ｄ）に示す如くに、上記Ｐ
型エピタキシャル層５に従来と同様の方法でＣＭＯＳ回
路７を形成する。
純物拡散層３上の全面にエピタキシャル成長によって厚
さ４〜５ミクロンのＰ型エピタキシャル層５を形成する
。そして、最後に、第２図（ｄ）に示す如くに、上記Ｐ
型エピタキシャル層５に従来と同様の方法でＣＭＯＳ回
路７を形成する。
上記製造方法においてこの実施例装置は、Ｐ◆不純物層
３が全面埋め込み拡散によって形成されるため、マスク
処理等は不用であり、比較的簡単に製造でき、コストア
ップも少しとなる。
３が全面埋め込み拡散によって形成されるため、マスク
処理等は不用であり、比較的簡単に製造でき、コストア
ップも少しとなる。
なお、第１図においては、Ｐ型基板のＣＭＯＳ集積回路
について説明したが、第３図に示す如くに、Ｎ型基板の
ＣＭＯＳ集積回路も同様に形成できることは言うまでも
ない。
について説明したが、第３図に示す如くに、Ｎ型基板の
ＣＭＯＳ集積回路も同様に形成できることは言うまでも
ない。
［発明の効果］
以上説明したように、この発明によれば、全面埋め込み
拡散層が形成されるため、基板におけるインピーダンス
が低減される。それにより、ＣＭＯＳ回路における寄生
トランジスタのターンＯＮが抑制され、ラッチアップ現
象が防止される。
拡散層が形成されるため、基板におけるインピーダンス
が低減される。それにより、ＣＭＯＳ回路における寄生
トランジスタのターンＯＮが抑制され、ラッチアップ現
象が防止される。
さらに、この基板インピーダンスの低減は、基板電位の
安定化につながり、基板ノイズ発生を抑制し、今後の微
細化の促進による高速／高周波動作において非常に有効
となる。
安定化につながり、基板ノイズ発生を抑制し、今後の微
細化の促進による高速／高周波動作において非常に有効
となる。
第１図は、この発明を実施したＣＭＯＳ集積回路の断面
図である。 第２図（ａ）〜第２図（ｄ）は、第１図に示すＣＭＯＳ
集積回路の製造工程図である。 第３図は、この発明に従うＣＭＯ３集積回路の変形例の
断面図である。 第４図は、従来のＣＭＯＳ集積回路におけるラッチアッ
プ現象を説明するための断面図である。 １・・・Ｐ型基板 ３・・・Ｐ＋不純物層 ５・・・エピタキシャル層 ７・・・ＣＭＯＳ回路
図である。 第２図（ａ）〜第２図（ｄ）は、第１図に示すＣＭＯＳ
集積回路の製造工程図である。 第３図は、この発明に従うＣＭＯ３集積回路の変形例の
断面図である。 第４図は、従来のＣＭＯＳ集積回路におけるラッチアッ
プ現象を説明するための断面図である。 １・・・Ｐ型基板 ３・・・Ｐ＋不純物層 ５・・・エピタキシャル層 ７・・・ＣＭＯＳ回路
Claims (4)
- （１）半導体装置にして、 第１の導電型の基板と、 前記第１の導電型の基板上の全面において拡散により形
成された第１の導電型の不純物拡散層と、前記基板の拡
散層上の全面にエピタキシャル成長によって形成された
第１の導電型のエピタキシャル層と、 前記エピタキシャル層に形成された素子群と、を具備す
ることを特徴とする半導体装置。 - （２）上記素子群が、ＣＭＯＳ回路を構成していること
を特徴とする請求項（１）に記載の半導体装置。 - （３）半導体装置の製造方法にして、 第１の導電型の基板を準備する工程と、 上記第１の導電型の基板上の全面に拡散により第１の導
電型の不純物拡散層を形成する工程と、上記基板の拡散
層上の全面にエピタキシャル成長によって第１の導電型
のエピタキシャル層を形成する工程と、 上記エピタキシャル層に素子群を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - （４）上記素子群が、ＣＭＯＳ回路を構成していること
を特徴とする請求項（３）に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2260551A JPH04139758A (ja) | 1990-10-01 | 1990-10-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2260551A JPH04139758A (ja) | 1990-10-01 | 1990-10-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04139758A true JPH04139758A (ja) | 1992-05-13 |
Family
ID=17349531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2260551A Pending JPH04139758A (ja) | 1990-10-01 | 1990-10-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04139758A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994025988A1 (en) * | 1993-04-28 | 1994-11-10 | Seh America, Inc. | Epitaxial semiconductor wafer for cmos integrated circuits |
| US5702973A (en) * | 1990-04-05 | 1997-12-30 | Seh America, Inc. | Method for forming epitaxial semiconductor wafer for CMOS integrated circuits |
| JP2007523481A (ja) * | 2004-02-17 | 2007-08-16 | シリコン・スペース・テクノロジー・コーポレイション | 埋め込みガードリング及び耐放射線性分離構造並びにその製造方法 |
| US8252642B2 (en) | 2005-10-14 | 2012-08-28 | Silicon Space Technology Corp. | Fabrication methods for radiation hardened isolation structures |
| US10038058B2 (en) | 2016-05-07 | 2018-07-31 | Silicon Space Technology Corporation | FinFET device structure and method for forming same |
-
1990
- 1990-10-01 JP JP2260551A patent/JPH04139758A/ja active Pending
Cited By (10)
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| US10615260B1 (en) | 2016-05-07 | 2020-04-07 | Silicon Space Technology Corporation | Method for forming FinFET device structure |
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