JP2007523481A - 埋め込みガードリング及び耐放射線性分離構造並びにその製造方法 - Google Patents

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Abstract

【課題】大量の商業マイクロエレクトロニクスメーカーがアクセスし易い最先端の基礎設備を使用して、高性能且つ費用対効果に優れた耐放射線性集積回路（ＲＨＩＣｓ）を提供する。
【解決手段】様々な形式の放射線エネルギーによって引き起こされる有害な影響を減少し、又は排除するために、従来の設計及びプロセスを使用する一方で特殊構造を含んで半導体デバイスを作成する。このような半導体デバイスは本願で開示された１台以上の寄生的な分離デバイス、及び／又は、埋め込みガードリング構造を含む。これら新規な構造に対応する設計、及び／又は、工程ステップの導入には、従来のＣＭＯＳ製作工程との互換性がある。したがって、比較的低い費用で比較的簡単に実施することができる。
【選択図】図３

Description

本発明は集積回路に関し、特に、放射線暴露に関連する故障モードに対し、部分的及び／又は完全な免疫を備えた集積回路に関する。
大気圏上層部、地球近傍軌道、アウタースペース、及び陸環境を含む高い放射線環境（例えば、大量の放射線を発生する装置の近隣）は、マイクロエレクトロニクス半導体素子にとって信頼性あるオペレーションをするのに最も厳しい環境となる。放射線への暴露はトランジスタ及び回路切断素子の双方に電気的劣化を引き起こし、これによって集積回路（ＩＣ）はデバイスの散発的作動及び／又は完全な破壊的故障につながる。放射線環境に耐性がある集積回路を設計・製作することの複雑性のために、１９８０年代には多くの大手半導体企業が、主として軍事及び航空宇宙システム用に、耐放射線性ＩＣ（radiation-hardened ICs）の生産を専門的に扱い始めた。
同時に、非耐放射線性商業用ＩＣの高い製造コストは、一般に大量生産の進歩によって相殺され、２００４年には＄４０Ｂ以下から＄２００Ｂ以上に成長した。競争力を保つために、商業用ＩＣメーカーは３年から５年毎に最先端のシリコンＩＣ製造設備を配備してきた。
軍事及び航空宇宙エレクトロニクス市場における非常に魅力的なマージンにもかかわらず、耐放射線性ＩＣに対する需要が更に限定的な少量であるために、専用の最先端製造設備の費用を正当化することができない。これらの経済的な規制は、耐放射線性ＩＣメーカーが最先端ＩＣ製造技術を利用する能力を厳しく制限してきた。その結果、耐放射線性ＩＣ部品を生産する企業の数は劇的に減少し、それらの能力は商業部門の能力に大きな遅れを見せている。
１９９０年代には、新ＩＣ製造設備のコストの上昇、軍事予算の減少、及びメーカー数の減少などのために、商業用電子工学と耐放射線性電子工学との間の技術的な不一致が広がった。商業用及び軍事用衛星メーカーによるこのギャップに橋を架ける試みは、電子工学の土台を構築するのに必要な高性能ＩＣを入手するために、ＣＯＴＳ（commercial off-the- shelf）と呼ばれる新しい概念を採用せざるを得なかった。
ＣＯＴＳのアプローチは、実験室において（非耐性の）商業用ＩＣをスクリーンする大規模な試験を用い、ダメージの大きな放射線に暴露されそうなアプリケーションにそれらを「適合させる」。ＣＯＴＳは、宇宙で適切な高性能ＩＣを入手するための唯一の現実的な解決策であると考えられた。非常に希薄な放射線規格にもかかわらず、ＣＯＴＳを使用するのに信頼性のある適格な製品を見出すことはできなかった。したがって、名目上許容できるこれらわずかなＩＣは、一般的に多大なコスト削減につながらなかった。ＣＯＴＳ ＩＣを使用して製造された衛星は、破壊的な放射線暴露のために、能力及び製品寿命に著しい減少を受けた。ＣＭＯＳ技術の進化する小型化は、ある種類の放射線エネルギーに対する感度を増大させ、さらにＣＯＴＳ能力とスペースエレクトロニクス市場の要求とのギャップを広げた。システムの失敗の後１０年以上、ＣＯＴＳアプローチは耐放射線性ＩＣの供給に実施可能な解決策を提供していない。
従って、大量の商業マイクロエレクトロニクスメーカーがアクセスし易い最先端の基礎設備を使用して、高性能且つ費用対効果に優れた耐放射線性集積回路（ＲＨＩＣｓ）を、軍事、航空宇宙、及び所定の陸上エレクトロニクス市場にもたらすことが望まれる。より明確には、放射線により引き起こされたそれぞれの劣化メカニズムをシリコン工程レベルでシステマティックに解明することにより、商業的ベースラインの電気的スパイスパラメータに大きな影響を与えないで商業的マイクロエレクトロニクス製造工程に組み込める新しい耐放射線解決策を構築することがさらに望ましい。この方法論は、高価な回路再設計を回避しつつ、新しく且つ既存の商業的回路設計と異なる耐放射線性回路製品を創作する回路知的財産（ＩＰ）の再使用の保証を提供する。
従来の設計と工程を使用する一方で、様々な種類の放射線エネルギーによって引き起こされる悪影響を縮減し又は排斥するために、特殊構造を含んだ半導体デバイスを製造可能であることが見出された。このような半導体デバイスは、本願で開示する、１又は２以上の寄生分離デバイス（parasitic isolation devices）、及び／又は、埋め込みガードリング構造を含む。これらの新規な構造に適合する設計、及び／又は、工程ステップの導入は、従来のＣＭＯＳ製造工程と互換性があるため、比較的低コストで、また比較的簡単に実行することができる。
従って、本発明の１態様は、基板と、第１ウェルと、埋め込み層と、垂直導体とを含む半導体デバイスを提供する。前記基板は第１導電型を有する。前記第１ウェルは前記第１導電型を有し、第１ウェル接触領域を含んでいる。前記埋め込み層は前記第１導電型を有し、前記第１ウェルの下に配置される。前記埋め込み層はさらに、第１基板不純物濃度より高い埋め込み層不純物濃度を含む。前記垂直導体は、前記埋め込み層と、前記第１ウェル接触領域及び基板表面端子のいずれかとの間に延びている。
本発明の他の側面は方法を提供する。第１導電型を有する基板が提供される。前記基板は上面を含んでいる。層は、前記第１導電型を有し、前記基板の前記上面の下に配置されるように形成される。前記層はさらに、第１基板不純物濃度より高い層不純物濃度を含む。第１ウェル領域は前記層と前記基板の前記上面との間に形成される。前記第１ウェル領域は、前記第１導電型を有し、第１ウェル接触領域を含んでいる。垂直導体は、前記層から前記基板の前記上面に向かって延びるように形成される。
上記は概要を述べたものであり、必要であれば詳細の簡略化、一般化、及び省略を含み、その結果、前記概要は具体例であるのみで、如何なる限定を意図するものではないことは当業者に理解されよう。同様に、ここに開示された操作は多くの方法によって実施可能であり、そのような変更及び修正は本発明及びそのより広い態様から逸脱することなくなされうることは当業者に明らかである。もっぱら特許請求の範囲によって定義される他の態様、発明の特徴、及び本発明の利点は、以下に説明する非限定的な詳細な説明において明らかであろう。
以下の記載と図面を参照することによって、本発明及びその利点をより完全に理解されよう。なお、同様の符号番号は同様の特性のものを示す。ここに説明された１又は２以上のデバイス、及び／又は、工程を実施するための少なくとも最良の形態の詳細について説明する。なお、この説明は例示を意図するものであって、限定的に解釈するものではない。
本願で説明されるデバイス及び技術は、主なＩＣの放射線による影響、すなわち、トータルドーズ効果（ＴＩＤ：Total Ionizing Dose）、シングルイベントラッチアップ（ＳＥＬ：Single Event Latch-up）、及びシングルイベントアップセット（ＳＥＵ：Single-Event Upset）の１又は２以上の低減に直接取り組むことによって、完全な放射線対策、又はある場合には特定の放射線対策を提供することを可能とする。そのうえ、これら劣化メカニズム対策は、既存のＩＣ製造会社のベースライン工程に変更を加えることによってシリコン工程レベルで行うことができる。これら独特なアプローチは、基礎となるベースライン技術の性能に影響することなく、如何なるＣＭＯＳの工程フローにも統合することができる。これらアプローチはさらに、シリコンオンインシュレータ（ＳＯＩ）などのような様々なＩＣ製造技術を利用することができる。さらに、本願の実施例は、ＭＯＳ（特にＣＭＯＳ）の実施に焦点を合わせているが、ここに開示されたデバイス及び技術をＢｉＣＭＯＳなどの他の半導体構造に広げることも可能であることは、当該分野における通常の知識を有する者に理解されよう。
この開示では、放射線、特に電離放射線に関連する１又は２以上の劣化効果から保護する何らかの方法を、それぞれ一般に提供する様々な構造及び技術について説明する。組み合わせれば、これら構造及び技術は新規なＲＨＰＩ（radiation hardened process isolation）スキームを提供する。ＣＭＯＳ工程シリコン構造と統合させれば、ＲＨＰＩ構造は、シリコン電気デバイスの電離放射線、シングルイベントラッチアップ、及びシングルイベントソフトエラーに対する感度を著しく減少させることができる。ＲＨＰＩ構造は一般に、如何なるＭＯＳ又はＢｉＣＭＯＳシリコン工程にも適用することができ、放射線環境への暴露の間及び暴露の後ともに、集積回路の耐放射線性特性を直接的に改善する。そのうえＲＨＰＩ構造は、回路サイズ、及び／又は、電気性能にほとんど不利益を与えることなく、或いは全く不利益を与えることなく実施することができる。このように、ＲＨＩＰスキームは「追加的な」特徴として用いることができ、つまり既存のＭＯＳ又はＢｉＣＭＯＳ製造技術に適用可能であり、工程の拡張、或いは回路の変更をする必要なく放射線分離特性（radiation isolation properties）を改善することができる。ＲＨＰＩ構造は既存のソリッドステートの加工技術に利用し、耐放射線性の回路製品を創造するための最先端回路ＩＰの再使用することによって、商業デジタルプロセスの耐放射線性を可能にする。
電離放射線は、高エネルギー光子、又は原子結合を破壊して吸収物質中に電子と正孔の対を生み出すのに十分なエネルギーを有する荷電粒子の形で自然に現れる。これら粒子は陽子、電子、原子イオン、及び吸収物質のバンドギャップより大きなエネルギーを持つ光子を含む。ＣＭＯＳ集積回路のような典型的な集積回路が数カ月又は数年もの期間にわたって荷電粒子にさらされると、電離放射線はトータルドーズ効果（ＴＩＤ）に寄与しうる。例えば、電離粒子がＭＯＳデバイスを通り抜けるのに従って、電離粒子はゲート酸化膜及びフィールド酸化膜中で捕らえることができる１対又は２対以上の電子正孔対を生み出す。半導体の価電子帯中の電子は導体バンドになる。電子正孔対のいくらかは初期の再結合を行って全く損傷を与えないが、電場が増加するのに従ってこのような再結合は減少し、再結合を切り抜けた電子と正孔は、それらが絶縁体から追われる酸化膜内で自由に拡散して漂い、再結合し、又は捕らえられる。
可動電子は通常、ゲート酸化膜とフィールド酸化膜の双方を通って素早く移動するが、正孔は比較的低い実効移動度を持ち、ゲート酸化膜及びフィールド酸化膜で容易に捕らえられる。捕らえられた正孔は正酸化物電荷を生成し、その結果生じる空間電場は対応するトランジスタのしきい値電圧にネガティブシフトを引き起こす。しきい値電圧がマイナスに移行するにつれて、オフ状態でバイアスが与えられたトランジスタはますます多くの電流を流す。十分な正孔が捕らえられると、ｎ型トランジスタは電圧ゼロのゲートバイアスの完全な導体のままとなり、空乏型デバイスになるために例えばエンハンスメント型デバイスとなる。多くの場合、デバイスのエッジ領域又はフィールド領域が空乏型になる。そうなると、デバイスの回り（又はデバイスからデバイスまで）を流れる漏れ電流はパラメータ劣化を引き起こし、その結果、装置故障及び回路故障を引き起こす。
電離放射線はまた、ＭＯＳ構造における界面捕獲度を高める。界面捕獲はシリコンとシリコン酸化膜との間の界面近くの局在電子状態であり、シリコン伝導帯と価電子帯とで帯電を変更することができる。これらはしきい値電圧を移動させ、散乱中心として機能することによって移動性を低下させることもできる。より明確には、界面状態の増加はｐ型デバイスではしきい値電圧をマイナス方向（より多くの空乏Ｖｔ）に、ｎ型デバイスではプラス方向（より多くのエンハンスメントＶｔ）に移動させる。酸化膜によるプラスへの移動及び、ｎ型デバイス及びｐ型デバイスに関して上述した界面状態による移動に加えて、電離放射線によって起こされるしきい値電圧の移動は寄生的なＭＯＳ素子にさらに影響を与え、例えばパラメータ故障、及び／又は、機能的故障を引き起こす漏れ電流を増大させる。
さらに特殊なデバイスはＴＩＤに影響されやすい場合がある。例えば、ＳＯＩトランジスタも、埋め込み酸化膜などの絶縁体における電荷集積を通じてＴＩＤによって影響を受ける。部分的に劣化したトランジスタでは、電荷集積はソースからドレインへの（バックチャネル）の漏れ電流を引き起こすバックサーフェス（back surface）を反対にする。そのうえ、この漏れ電流はゲートバイアスによる影響を比較的受けない。完全に劣化したトランジスタでは、放射線に誘発された酸化膜と界面捕獲による電荷集積に対してかなりの感度となる。正酸化物電荷の集積はバックチャネルの界面を劣化させて、フロントチャネルのゲート酸化膜のしきい値電圧を減少させ、バックチャネルの漏れ電流を増大させる傾向がある。このように、しきい値電圧に様々な不安定性が生じる。
したがって、電離放射線の影響はＣＭＯＳデバイスの性能の低下及び究極的失敗につながる。追加的な放射線に誘発された界面状態は、チャネルの移動性を低下させることによって回路性能を低下させ、その結果、チャネルコンダクタンス及びトランジスタの利得を低下させる。時間が経つにつれて、ｎ型デバイス及びｐ型デバイスのしきい値電圧は移行し、ｎ型トランジスタをオフにすることができず、回路がシステムクロックレートで作動し続けるのに十分なｐ型トランジスタのドライブ性能を発揮できないようになる。ｎ型又はｐ型トランジスタにおけるしきい値電圧のこのような移行は、回路に故障を発生させる。
図１Ａ−１Ｈは従来のＭＯＳデバイスにおけるＴＩＤに関連する寄生効果に取り組む１つのアプローチを示す。トランジスタ１００（図１Ｂ及び図１Ｄ−図１Ｈに示す）は、トランジスタ１００のチャネル領域１３０が２つのチャネル領域拡大部１３５を含むという点において、従来のＭＯＳデバイス（図１Ａ及び図１Ｃに示す）と異なっている。トランジスタ５０のような従来のＭＯＳデバイスでは、ソース領域（６０）、ドレイン領域（７０）、及びチャネル領域（８０）は、図示するように一般的にほとんど同じ幅となるように作られる。しかしながら、図１Ｂ及び図１Ｄ−図１Ｈに示すように、ソース領域１１０及びドレイン領域１２０がほとんど同じ幅である一方、チャネル領域１３０はソース領域及びドレイン領域のエッジを超えて伸びており、すなわち、ソース領域及びドレイン領域それぞれに対するチャネル領域の一般的な界面を超えて伸びるチャネル領域拡大部１３５を備えたより広い幅を持っている。チャネル領域拡大部１３５は通常、ソース領域、ドレイン領域、及びチャネル領域が形成されるシリコンの活性領域の拡大によって、又はチャネル領域にすぐに隣接するメサ領域の形成によって形成される。ＴＩＤと関連する寄生効果の縮減におけるこれら役割のために、これら拡張した活性領域の構造は寄生分離デバイス（ＰＩＤｓ：parasitic isolation devices）と呼ぶことができる。
各チャネル領域拡大部１３５は、幅ｘ及び長さｙを有する（図１Ｅ）。図１Ｂ及び図１Ｄ−図１Ｈは、互いにほとんど同じ寸法を有するチャネル領域拡大部１３５を示しているが、そうなければならない訳ではない。所望のデバイス特性を提供するためにチャネル領域の拡大幅ｘを選択することができるが、チャネル領域の拡大長さｙは通常ポリシリコンゲート１５０の長さより短い。拡大によって増大したチャネルエッジの長さ、すなわち、ｙから２ｘ＋ｙに増大した長さは、チャネル領域１３０の有効チャネル長さを、チャネル領域がソース領域及びドレイン領域１１０，１２０と「平らに」終わる場合より大きな値に増大させる。正味のチャネルエッジ長さを増大させることによって、チャネル領域拡大部１３５は、トランジスタの短いチャネルによる寄生効果の減衰によって、結果としてオフ状態の漏れを著しく減少させる。
典型実施形態では、事実上、ＰＩＤ構造は２つの要素以上に局部的チャネルの長さを増大させる。ＰＩＤの形状は図１F−図１Ｈに示すように特定領域１４０内の選択的ドーピングを提供する。図１F及び図１Ｇは、一般的にチャネル領域拡大部１３５の長さに沿って形成されるチャネル拡大不純物領域１４０を含むデバイス１００の上面図を示している。チャネル拡大不純物領域１４０は、通常比較的高い不純物濃度を持つように形成され、チャネル領域拡大部の端部に重なるように導入されるので、これら端部の不純物濃度はソース領域１１０とドレイン領域１２０との間に配置されるチャネル領域１３０の不純物濃度と比較して相対的に高くなる。例えば、チャネル領域がｐ−不純物濃度を有するところでは、チャネル拡大不純物領域１４０は一対のｐ＋チャネルストップを形成する。このチャネルストップの相対的に高い不純物濃度は、寄生サイドウオールしきい値を、電離放射線によって引き起こされる如何なるネガティブしきい値変動よりも確実に高くする。これらのよりヘビードープされた拡大不純物領域は、チャネル領域１３０自体と同じドーピング濃度の拡大領域それぞれの部分によって、通常ソース領域及びドレイン領域１１０，１２０のエンドウォールエッジから離され、その結果、よりヘビードープされたチャネル拡大不純物領域は、ソース領域、ドレイン領域１１０，１２０とのｐ＋／ｎ＋接合点を形成しない。このような接合点は非常に低い降伏電圧を有することにより、反対にデバイス性能に影響を与える。拡大幅ｘは一般に、イオンドーピングと製造プロセスの熱拡散暴露の選択で決定される。例えば、ホウ素をドープしたＰＩＤ構造は、通常インジウムをドープしたＰＩＤ構造と比べてより広い拡大幅ｘを有する。したがって、拡大幅は、通常過度の逆拡散及びトランジスタ活性領域のドーピングの増強に関する懸念によって移動する。一般に、チャネル拡大不純物領域１４０を形成するのにアクセプタ不純物かドナー不純物のどちらかが使用される。不純物の種類、注入エネルギー、及び注入量を変化することにより、一般的に異なる種類、及び／又は、レベルの放射線分離が改良される。
図１Ｇに示すように、チャネル領域拡大部１３５はゲート電極１５０の下に配置され（そして、隠れ）、ＰＩＤ形成に続いて、自己整合の従来の方法の使用が可能となる。ｎ型デバイスの場合には、不純物ドープを組み合わせると、チャネル領域拡大部は、ｎ型トランジスタのシリコンチャネル領域のエッジ（又は、側部）の望まれない電気的反転（しきい値電圧の減少）を防ぐのに使用される。デバイスの側面図を示す図１Ｈに示すように、この敏感な領域は一般に、ソース領域１１０とドレイン領域１２０との間のゲート電極の下に延びている。したがって、ある実施形態では、チャネル拡大不純物領域１４０は、ソース領域及びドレイン領域の深さより深くに達するように形成される。ＰＩＤをｐ型トランジスタにおいて同様に使用して、ＰＭＯＳトランジスタ活性領域の活性領域エッジに沿った正帯電型集積によって引き起こされるしきい値電圧の増大（ｎ−チャネルの反対）を防ぐことができる。また、ＰＩＤ構造はトランジスタ活性領域のサイズを大きくすることができるので、ゲート容量も増大することに注意されたい。これによりトランジスタの動作に速度の低下をもたらす。この効果を補うために、異なる態様のデバイス形状として様々な実施形態へと変更してもよい。例えば、１実施形態では、ゲート容量を減少させるために、ＰＭＯＳの幅を広くしてもよい。
したがって、ＰＩＤ構造は、ＳｉＯ２（１６０）境界に蓄積された電荷によって引き起こされるＩｏｆｆ漏れの主な原因を縮減又は排除する寄生フィールドトランジスタの反転を縮減又は排斥する。そのうえ、ＰＩＤ構造のドープされた領域は、局所的な少数キャリアの寿命を短縮させ、基板雑音及び本体電圧の影響に対する感度を低減させ、そしてトランジスタのスナップバック電圧を高める。ここに説明したＰＩＤ構造は、シリコンオンインシュレータ（ＳＯＩ）のようなバルクのシリコン及びシリコンフィルムの双方において製造することができる。
ラッチアップは一般に、そして放射線環境ＳＥＬにおける回路の場合に、ＣＭＯＳ回路の重大な故障モードである。最も良い場合には、ラッチアップはデータ又は論理状態の損失を伴うソフトエラーを起こす。最悪の場合には、ラッチアップは回路の永久的損傷を伴う破壊的ハードエラーを起こす。したがって回路信頼性の見地から、ラッチアップは如何なることをしても避けるべきである。分離幅が縮まるのに従って、デバイス構造は両ラッチアップ故障モードに陥り易くなる。ほとんどの従来型ＣＭＯＳ技術はｐ−バルク基板を使用しているので、一時的故障及び破壊的故障の両方を防止することが高度なＣＭＯＳ ＩＣにとって非常に重要である。上述したように、高エネルギー粒子はかなりの電荷をバルク基板に貯めるので、放射線環境はＣＭＯＳ回路に特別な問題を提起する。ＩＣを通過する高いエネルギー粒子によって貯められた静電荷の瞬間的な現れは、初期の論理状態から離れた急速な潜在的シフトを伴うピコセカンドタイムスケールで、大きな変位電流を直ちに引き起こす。粒子によるエネルギーの蓄積は、ダイオードを順方向バイアスとし、一時的なセットアップを増進させる大きな一時的な注入電流がこれに続いて、ＣＭＯＳ回路にラッチアップを引き起こす。
従来のＣＭＯＳインバータ回路におけるラッチアップを図２に示す。図２はｐ−基板上に形成されたＣＭＯＳインバータの断面図を示している。また、同等な回路図もＣＭＯＳインバータに重ねて図２に示している。ＣＭＯＳ技術において、基本的なスイッチング回路は、１対の相補的な一対のＭＯＳトランジスタ、１つのＮＭＯＳ、及び１つのＰＭＯＳから形成されたインバータである。電気絶縁性は、誘電体及びｐｎ接合ダイオードの双方を使用することによって達成される。Ｐ−型ドープ領域（ｐ−ウェル）はＮＭＯＳトランジスタを分離するが、ｎ−型ドープ領域（ｎ−ウェル）はＰＭＯＳトランジスタを分離する。図２はＣＭＯＳ構造内に共存する寄生的電気素子、バイポーラトランジスタ、低抗体、及びダイオードを示している。インバータにおける各ＭＯＳＦＥＴのソース領域及びドレイン領域はバイポーラエミッタを形成する。通常の操作では、回路はｎ−ウェル／ｐ−基板、ＰＭＯＳのｐ＋／ｎ−接合、及びNＭＯＳのｎ＋／ｐ−接合によって形成されたダイオードの逆バイアスを維持する。漏洩、回線交換雑音、粒子アップセット、ｐ＋拡散における一時的な過電圧、又はｎ＋拡散における一時的な不足電圧などの外部要因は、両寄生的バイポーラデバイスの１つを活性状態に誘発する。エミッタ或いはベース接合のいずれかが順方向バイアスであると、エミッタ電流は対応するベース／コレクタ領域に供給され、すぐに初期の電圧状態から局所電位を移行させる。
ネットワークの寄生的なデバイスはｐｎｐｎシリコン制御整流器（ＳＣＲ：silicon controlled rectifier）パワーデバイスを形成する。これは高電流、低インピーダンス状態に無意識にバイアスし、その結果、ラッチアップを引き起こす。回路素子ＲＳ１、ＲＳ２、及びＲＳ３はネットの有効なバルクｐ−基板低抗体である一方、ＲＮＷ１はｎウェル直列抵抗であり、Ｒｐｗ１はｐ−ウェル直列抵抗である。従来技術では、基板低抗体はおよそ１ｋΩ又はそれ以上の抵抗を有するであろう。ＣＭＯＳ回路操作の典型例では、バルク基板はグラウンド電位（０ボルト）に相当し、ＶＳＳと呼ばれる。電流がｐ−基板に可能なあるソースから流されると、（ｐ−基板中の）局所電位は値の高い基板抵抗の機能として０ボルトより高く増す。ｐ−ウェルに位置し、これまで乱されなかったｎ＋／ｐ−拡散ダイオードは、Ｐ−基板の電位がおよそ０．３ボルトより高く増加するのにしたがって、順方向バイアス伝導に入る。それは、これまで乱されていないｎ＋／ｐ−拡散ダイオードによるこの第２の寄与であり、初期の小さな信号アップセットイベントを明確に増強し、ラッチアップに導く。同様に、同じイベントは、ｐ＋拡散の家電圧か、ｎウェル局所電位内に存在する一時的な電圧不足状態のいずれかによって引き起こされるｎウェル分離ドープ領域内に位置する順方向バイアスｐ＋／ｎ−拡散ダイオードに端を発することができ、それは一般的に回路供給電圧又は端子電圧（ＶＤＤ又はＶＣＣ）と等しい。の偏見と伝導状態に影響を及ぼすどれ；
したがって、直列抵抗体のネットワークは、異なる不純物ドープ領域の一時的なバイアス状態における直接的な役割を果たし、バイアス、及びダイオードの導電状態に直接的に影響を及ぼす。それらの逆バイアス（オフ）状態にダイオードを保つことによって、ラッチアップを防ぐことができる。ラッチアップを減少する、又は防ぐ第一ステップは、ｐ−基板抵抗体ＲＳ１及びＲＳ２の実効抵抗を抑えることである。図３に示すように、高用量埋め込み層（ＨＤＢＬ：high-dose buried layer）３００を使用することでｐ−基板抵抗を抑えることができる。
図３の例では、ＨＤＢＬ層３００はｐ−基板と同じ導電型のヘビードープ領域であり、イオン注入によってデバイスの能動素子領域の下に配置される。一般に、ＨＤＢＬの損傷特性とドーピング特性の両方がデバイス性能に影響を及ぼす。ＨＤＢＬ構造は、注入ステップ、高速熱アニール（ＲＴＡ：rapid thermal anneal）、及び注入とアニールとの間の選択的クリーニングステップのような、一般的ステップの追加を伴う標準ＣＭＯＳ工程に容易に組み込むまれる。ＨＤＢＬに関連する工程ステップは、多くのＣＭＯＳの工程で一般的なシャロートレンチアイソレーション（ＳＴＩ：shallow trench isolation）構造の使用かＬＯＣＯＳのいずれかによる絶縁層分離（ＳｉＯ２）構成の前又は後に実行することができる。さまざまな異なる不純物を使用することができるが、最も一般的な注入物は１．０−２．５ＭｅＶ（ｐ−型基板用）で注入されたホウ素、及び１．５−３．５ＭｅＶ（ｎ−型基板用）のリンである。ゼロ度のイオン注入ビーム角に対するウエハ標準がイオン注入の間に設定されるなら、イオン注入の所望の深さに到達するのに必要なエネルギーをかなり減縮することができる。注入量は通常１×１０１３と５×１０１５ｃｍ−２との間で変化し、これにより高ドープ且つシリコン表面下およそ１．０−５．０μｍの層を形成する。埋め込み層は通常十分深く注入されるので、最終的な（すべての熱処理後の）ドーパントプロファイルは反対の伝導率のレトログレードウェルをカウンタードープせず、伝導率は低いウェル基板降伏電圧となる。
例えば、基板がｐドープされる図３の場合では、深いｐ＋層は、ｐｎｐサブコレクタ（ｎウェルの下）とｐ＋コレクタ（Ｖｓｓ）との間の直列抵抗を著しく減少させる低抵抗分路（shunt）３００を提供する。また、注入によってｐ＋分路層（shunting layer）を形成することは、異なる領域で独立して基板抵抗率を最適化するために注入をパターン化する選択、例えばＳｏＣ（system-on-chip）設計は回路設計者に与えられる。したがって、基板低抗体ＲＳ１、及びＲＳ２は、ＨＤＢＬ３００の存在のために、著しく（一般的には２桁以上）減少する。領域の広がり抵抗を２ｋΩと比較して５０Ω以下に、或いは従来のＣＭＯＳ分離にあってはさらに下げることができる。しかしながら、ＨＤＢＬの使用だけがＲＳ３及びＲＰＷ１などの他の寄生的な抵抗に影響を及ぼす訳ではない。したがって、かなりの垂直抵抗性が存続する。
ラッチアップ及び他の基板電流過渡問題を解決する第２ステップは、大きな垂直抵抗性を減縮することである。埋め込み層３００とｐ−ウェル接触領域（図示するような）又はある他の基板表面端子との間に伸びる垂直導体３１０を追加することによって、この抵抗は大きく減縮される。１実施形態では、垂直導体３１０は基板と同じ導電型を有するが、一般的に不純物濃度を基板よりも大きな不純物濃度を有する垂直不純物領域として形成される。例えば、基板がｐ−基板である場合、１又は２以上のｐ＋注入から、ｐ−ウェルコンタクト３２０と埋め込み層３００との間に延びる領域へと垂直導体３１０を形成することができる。フォトレジストマスキング、及び／又は、複数のエネルギー注入と組み合わされた高エネルギーイオン注入は、高いアスペクトレシオドーピングプロファイルを備えた垂直なｐ＋ドープ領域を提供し、オーミックＶＳＳ表面コンタクト又はショットキダイオードからｐ＋バルク基板上の典型的なフロｐ−エピキシャル（fro p-epi）のような、埋め込み層３００又は他のｐ＋バルク層までアップリンクパスを架け渡す。例えば、１実施形態では、垂直導体３１０は１又はそれ以上のエネルギーレベルにおける複数のイオン注入ステップによって形成される。
埋め込み層３００及び垂直導体３１０が互いに関連して使用されるとき、埋め込みガードリング（ＢＧＲ）と呼ばれる新たな構造が形成される。ＢＧＲはいくつかの分離属性を提供する。低抵抗性の深い埋め込み層は垂直ドープ領域又は他の導体を通して局所的に接続されるので、（１）シリコン基板領域内で起こる、集積され、堆積され、又は注入された電荷の大部分又は全てに最小インピーダンスを提供する；（２）電荷の終了のための一時的な時間が短縮され、これにより、注入電流を低減するｎ＋／ｐ−ダイオードの順方向バイアスする時間を短縮又は最小にすることによって総体的な分離が改善される；（３）ＢＧＲはｐ−ウェル接触端子へ戻る低抵抗性回路のレグを形成し、これにより、注入電流又は蓄積された電流の大部分ｎをＲＳ４及びＲＳ５低抗体レグから短絡して減らし、その結果、図示する寄生的なｎｐｎデバイスへの基本電流のフィードバックを著しく減少させ、ＣＭＯＳ構造に関連するｐ−バルクシリコン領域に対する過渡電圧を制限する。注入電流又は散在する電荷をＶＳＳ端子に効果的に短絡することによって、ＢＧＲ構造は電圧過渡を低減し、又は防止する。これはｎ−／ｐ−ダイオード（ＣＭＯＳツインウェルアイソレーションに固有のｎ−ウェル／ｐ−基板ダイオード）及びｎ＋／ｐ−ダイオード（NＭＯＳトランジスタに固有の）の一方又は両方をその後順方向バイアスにし、続くｐｎｐｎＳＣＲネットワークの引き金となることを排除する。そしてＢＧＲ分離構造が提供するラッチアップは開始するのが困難又は不可能になることにより、回路を破壊的なラッチアップになることから保護する。
図４は、ＢＧＲ構造の実施形態を示し、代替している。この例では、埋め込み層４００は、垂直導体として拡張ｐ−ウェル領域４１０を使用することでｐ−ウェルコンタクト４２０に接続される。このようなアプローチは、標準ｐ−ウェル注入（又は、拡散）工程の垂直導体部分の構成を作ることによって、デバイス製造を潜在的に簡略化することができる。埋め込み層４００の典型的な深さが１μｍ〜５μｍであるので、使用したｐ−ウェル構成技術は適切に深い拡張ｐ−ウェルを提供することができる。そのうえ、拡張ｐ−ウェル領域４１０は一般的に、適切な電気コンタクトを確実にするためにウェルを埋め込み層４００に広げる。
更に別の例では、その方法又は他の垂直導体が形成される方法で垂直導体を形成することができる。例えば、埋め込み層の上部又は上部付近で終わる深いトレンチを使用することができよう。適切なスペーサ構成、シリコン構成、及びポリシリコン又は金属で満たすと共に、そのような導体は、導体が従来の方法でキャップされ、金属化スキームにおいて適切に終えられる基板表面に達することができよう。また、導体構成は原子層成長法（ＡＬＤ）又は当業者によってよく知られた他の技術などのような未来技術を利用することもできる。
図５は、ＨＤＢＬ水平層５００と接触するために金属化スキームを使用する直接接続の例を示す。この例では、周囲のｐ−ウェル及び基板から垂直導体を分離するのにＳＴＩ（shallow trench isolation）構造が使用される。従来のＳＴＩ構造では、浅いトレンチが基板にエッチングされる。トレンチは次に、熱酸化処理され、非伝導にするために酸化膜で満たされる。このような構造は隣接するＭＯＳデバイス間に良い分離を供給する。しかしながら、図５の例では、ＳＴＩ構造５０５は埋め込み層５００まで延ばされる。絶縁材料でＳＴＩ構造５０５を満たすかわりに、ＳＴＩ構造５０５は立証され必要な垂直導体５１０へのオーミック充填材料（例えばポリシリコン、及び／又は、金属）を含む。オーミックコンタクト注入材５０７を使用することで垂直導体５１０と埋め込み層５００と間のコンタクトをさらに高めることができる。オーミックコンタクト注入材５０７は通常、ＳＴＩトレンチウェルの底部から埋め込み層に延びるイオン注入の拡張である。Ｐ−ウェルコンタクト５２０は、垂直導体５１０と電気的に結合されるために形成される。
図６Ａ−６ＢはＢＧＲ構造の他の実施形態を示す。図６Ａでは、ＢＧＲ構造６００（上述した構造／技術のどれかを使用することで形成される）及びＣＭＯＳインバータは、ｎ＋又はｎ−バルク基板６４０上に順番に形成されるｐ−エピタキシャル層膜６３０で形成される。当該分野における通常の知識を有する者によく知られるように、エピタキシャル膜６３０を形成するのに様々な異なる技術を使用することができる。同様に、図６Ｂはｐ−エピタキシャル膜６８０のＣＭＯＳインバータと共に形成されたＢＧＲ構造６５０（再び、上述した構造／技術のいずれかを使用して形成された）を示す。エピタキシャル膜６８０はｐ＋バルク基板６９０上で順番に形成される。
図７Ａ−７Ｃは基本的なＢＧＲ構造の更に別の実施形態及び変形例を示す。図７Ａに示すように、ＢＧＲ構造は垂直導体７００のみ（例えば垂直ドープ構造、蒸着された導体など）を含んでおり、上述したＨＤＢＬは含んでいない。このような実施形態は、特にＳＲＡＭ実施形態などのようなＣＭＯＳデバイスが非常に近接して形成される場合には、適切なデバイスの利点を提供できることがある。この例では、ＢＧＲ構造７００は−エピキシャル層７１０を通過する一方で、例えばｐ＋バルクウエハ上のｐ−エピキシャルで使用されているように、ｐ＋又はｐ−バルクシリコン基板７２０に達する。エピタキシャル膜７１０は、垂直ＢＧＲ拡張子７００だけを使用して、基板７２０上に順番に形成され、接触される。図７Ｂは同様の実施形態を示しており、垂直ＢＧＲ部分７３０がｐ−バルクシリコン中に実施される。同様に図７Ｃは、垂直ＢＧＲ部分７５０がエピキシャル層７６０に形成される実施形態に示し、エピキシャル層７６０はその下に周知のＳＯＩ技術を使用して形成された埋め込み酸化膜７７０（又は、他のＳＯＩ実施形態）を順番に有している。
図８Ａ−８Ｅは基本的なＢＧＲ構造の更に別の実施形態と変形例を示す。図８Ａに示されるように、ＢＧＲ構造８００及び対応するＣＭＯＳインバータは図３に示したものと同じ基本構造を有する。図８Ｂ−８Ｅの例と同様にこの例では、ＢＧＲ構造は上述した構造／技術のいずれかを使用して一般に形成されることに注意されたい。しかしながら、ｎ−型ドープ層８０５は、キャリヤ再結合、及び／又は、ゲッタリング層（gettering layer）として機能するためにＢＧＲ８００の埋め込み層部分の下に含まれている。層８０５は通常、浮動状態であり、すなわちグラウンド又は他の参照電圧に電気的に結合されない。しかしながら、他の実施形態では、適切な電位に層８０５を結合してもよい。当該分野における通常の知識を有する者に周知ないくつかの注入又は拡散技術を使用してNドープ層８０５を形成することができる。
図８Ｂに示すように、そのような基板の独特な特性を利用するためにシリコンオンインシュレータ（ＳＯＩ）基板に、ＢＧＲ構造を使用するデバイスを実施することができる。この例では、ＢＧＲ構造８１０とその関連ＣＭＯＳデバイスはエピタキシャル層８１５に形成される。埋め込み酸化膜８２０は、（例えばサイモックス（ＳＩＭＯＸ：separation by implantation of oxygen）工程を使用して）バルクシリコン・ウエハ内に形成されるか、又は（例えばボンドウエハ工程を使用して）バルクシリコン・ウエハ上に形成される。したがって、ＧＲデバイスは更に、減少された寄生容量、追加的ＳＥＵ免疫、及びある場合には簡易型の処理を含むＳＯＩウエハの有利な特性を利用することができる。
図８Ｃは図８Ｂのものと同様の実施形態を示す。しかしながら、この場合、ＢＧＲ構造８２５は上述したような単一の垂直伝導部分から形成される。ＢＧＲ構造８２５はエピキシャル層を通って概ね埋め込み酸化被膜８３０の深さまで延びている。ある実施形態では、ＢＧＲ構造８２５は、埋め込み酸化膜８３０の短絡を止めるか、又は埋め込み酸化膜８３０に延びることができる。
図８Ｄは、ＢＧＲ構造が、多くのＲＦデバイスに共通な、トリプルウェルアイソレーションを含むＣＭＯＳデバイスと共に使用される更に別の例を示す。ここで、ＢＧＲ構造８３５はウェルトリプルウェルアイソレーションの実施形態に共通の分離ｐ−ウェルのｐ−基板領域８４０内に形成されるが、深いｎ構造によって（側部を）更に囲まれ、分離を提供するために使用される埋め込みｎ−層によって（下方を）更に囲まれている。
最後に、図８Ｅは、ＢＧＲ構造８４５がＨＤＢＬなしで単一の垂直伝導構造から形成される更に別のＢＧＲ実施形態を示す。ＢＧＲ構造８４５はトリプルウェルアイソレーション構造の分離ｐ−ウェル８５０において実行される。垂直ＢＧＲ層の最終的な深さは、分離ｐ−ウェル領域の深さと一致しており、通常２ミクロン未満である。
図９Ａ−９Ｂは、ＶＳＳ端子の下をｐ＋埋め込み層へ延びるヘビーｐ＋ドープ領域を備えたＣＭＯＳツインウェル構造のドーピングプロファイルの２次元シミュレーション（Synopsys社のTaurus-Mediciデバイスシミュレーションツールを使用して）を示す。図９ＡはＢＧＲ構造がその接続をＶＳＳ端子に強調するＢＧＲ構造を示す一方、図９Ｂはデバイスｎ−ウェルの下のＢＧＲ構造の一部を示す。輪郭９００は、ＢＧＲを形成するｐ＋ドーピングの領域を一般に示す１×１０１８ｃｍ−３のドープ輪郭線を示している。符号３０，３１０，及び３２０は、埋め込み層、垂直導体、及びｐ−ウェルコンタクト３２０をそれぞれ示している。ＢＧＲ領域の不純物濃度は一般に、１×１０１８〜１×１０１９ｃｍ−３の間で変化する。一般に、ｐ＋垂直ドープ領域は、通常の回路操作を妨げないように、ＶＳＳ端子（ｐ−ウェル接続領域）の下にだけ配置される。図１１に関して後述するように、ＨＤＢＬ転換層との改良されたコンタクトは、ラッチアップのトリガとなるのを防ぐ点において非常に効果的である。
図１０は一般的な電流−電圧（Ｉ−Ｖ）トレースを提供する。これはラッチアップＩ−Ｖトレースに関連して通常使用される条件及び特徴と同様にラッチアップを示している。この例では、過電圧となったｐ＋拡散のＩ−Ｖ特性が示されている。ｐ＋拡散における電圧は、ＶＤＤ（１．５Ｖ）で始まり、過電圧状態の故障モードとなるような、より高い電圧へと傾斜する。ｐ＋拡散はｎ−ウェルから分離したダイオードであるので、それはアクティブになる前に、およそ＋０．３Ｖの順方向バイアスのダイオードの内蔵電位まで電流を妨げることができるだけである。ＶＤＤより０．３Ｖ高くさらに大きな過電圧にとって、（ＶＢＥ）電流はｐ＋／ｎ−エミッタ／ベースダイオードを通って注入され、ベース／コレクタ接合点に集められる。一旦アクティブになると、ｐｎｐバイポーラの寄生的なトランジスタは活発にエミッタベース接合点に電流を注入する。ｐ＋エミッタ電流は分割され、ｎ−ウェルベースコンタクト及びｐ＋コレクタ（ｐ−ウェル）の両方へ流れる。ＳＣＲトリガ電流が近づくに従って、ｐｎｐコレクタ電流はｎ−ウェル内でＶＤＤ端子へと流れ、そして、大きな正孔電流がｐｎｐコレクタ端子を表すＶＳＳ端子へとながれる。ＳＣＲトリガ電流に達する前に、（ｎｐｎ寄生トランジスタのエミッタ／ベース接合点を表す）ｎ＋／ｐ−ダイオードはその局所電位に基づいてオフ状態のままになるので、ｎ＋／ｐ−ダイオードはまだ逆方向バイアスされたブロック状態にあることに注意されたい。
過電圧の過渡的状態が持続していると、縦型ｐｎｐ（ＶＰＮＰ：vertical pnp）はｐ−基板に正孔を注入し続け、ｐ−基板はＶＳＳ（グラウンド）body tieで終了する。ＶＰＮＰコレクタ電流はp−ウェルの局所電位をゼロボルトからＶＳＳの＋０．３Ｖ上に素早く上げ、次にｎ＋拡散電位がＶＳＳに固定されているのでｎ＋／ｐ−ダイオードを順方向バイアスにする。今までのところ不活発であるこのｎ＋／ｐ−ダイオードは、ｐ−ウェルの電位が増加し続けるにつれて、ｐ−基板に電子を注入し始める。ｐ−ウェルに注入された電子（少数キャリア）は、これが最も利用可能な局所的電位ノードであるので、ＣＭＯＳｎ−ウェルに集められる。そしてｎ−ウェルはｎｐｎサブコレクタとして機能する。ラテラルｎｐｎ（ＬＮＰＮ）のコレクタ電流は、大きな電流をＶＰＮＰのｎ−ウェルベースに供給する。ＬＮＰＮコレクタ電流はｎ−ウェル直列低抗体（図３）を流れる。ｎ−ウェルを流れるＮＰＮコレクタ電流はｎ−ウェル（ｐ＋拡散における）内でＶＤＤ以下のある電圧まで追加的電圧降下する。ｐｎｐｎの変遷をハイ・インピーダンス（ブロック）状態から負性微分抵抗状態まで記録する図１０中のＩ−Ｖプロット上の点は、トリガ電流と呼ばれる。トリガ電流は重要な用語であり、２個の独立したダイオードの＋０．７Ｖの「ネット（正味の）電位（net potential）」を移行させるのに必要な電流の測度であるので、ラッチアップ抵抗の性能を判定する。トリガ電流は、ｐｎｐｎが低インピーダンスの非ブロック状態へ順方向バイアスするのを防ぐためにできるだけ高いことが常に望まれる。
いったんトリガポイントが通過されると、過渡的な段階又は負性抵抗が起こり、ｐｎｐｎネットワークは低電流ブロック状態から高電流（低インピーダンス状態）に移行する。最終的に、Ｉ−Ｖ曲線はその最小電圧値（図１０の垂直部分）に達する。トリガポイントが通過されたすぐ後に、２本の電圧レール（ＶＤＤとＶＳＳ）の間を流れる電流は、基板及びｎ−ウェル低抗体から抵抗が最も低い表面へと移動する。例えＳＴＩのエッジに沿ったｎ−ウェル及びｐ−ウェル領域のシート抵抗が高くとも、ｐ＋拡散（ＶＤＤ）とｎ＋拡散（ＶＳＳ）との間の空間的分離は小さい。ＶＤＤとＶＳＳとの間を流れる電流は最も低いネットワーク抵抗に至り、関連する電圧低下も最小値に至る。前述の分流低抗体は、どれだけの電流がネットワーク抵抗器レグに保有されているかを測定し、ここに残るどんな電流もＶＰＮＰ及びＬＮＰＮの基本電流から差し引かれ、バイポーラの有効性を分断する。この飽和ステージに達するラッチアップは、オーバーヒートの原因となって、流れる大きな電流によって生成される熱からシリコン及び金属領域の両方を溶かす。保持電圧（holding voltage）は、ＶＰＮＰ及びＬＮＰＮの組によって正の電流帰還を支えることができる最小の電圧である。
これを念頭に置いて、図１１は、ＢＧＲ技術が従来のＣＭＯＳ分離スキームに適用されたときに、可能にされた著しい改善を示す。いくつかの曲線が示されている。下側の曲線１１００は、２７０ｎｍの高度なｎ＋／ｐ＋空間を備えた高度なＣＭＯＳ技術の典型的なラッチアップＩ−Ｖトレースである。Ｉ−Ｖトレースは、スナップバック（ラッチアップ故障）がおよそ２００μＡ／μｍで起こり、ラッチアップ保持電圧はおよぼ１．２Ｖであることを示している。第２の曲線１１１０は、スナップバックが５００μｍより大きく、保持電圧がおよそ１．４Ｖである、ＨＤＢＬの存在に関連する顕著な改善を示している。しかしながらどちらの場合も、電力供給が１．５Ｖ以下である保持電圧ではラッチアップは起こっていない。ＢＧＲ構造が存在するＩＶ特性化を表す残りの曲線１１２０は、過電圧電流が１．６ｍＡ／μＡ／μｍより大きく、２２０ｎｍ以下のｎ＋ｐ＋空間であっても、トリガリングイベント（triggering event）は起こらなかったことを示している。これら電流でのラッチアップ・スナップバックの不足は３桁以上の改善を記録する。シミュレーションデータは、常に攻撃的な２２０ｎｍｎ＋／ｐ＋空間でさえ、ラッチアップを防ぐにはＢＧＲ構造は非有効であることを示す。
三次元のヘビードープＢＧＲ層は、水平及び垂直双方に伸び、したがって接触し、及び／又は、トランジスタドープ領域から分離して立つ分離ドープ領域に接続された低いオーミック領域を作成する。図３及び図９Ａ−９Ｂで確認できるように、ＢＧＲ構造は、既存する構造への悪影響のない、既存のＣＭＯＳツインウェルアイソレーション構造に組み込むことができ、その結果、両方のための従来の回路雑音によって開始されるラッチアップ及びシングルイベントラッチアップの双方のための強固な分離（robust isolation）を提供するのに必要な改良を可能とする。そのうえ、ＢＧＲ構造及び技術は、耐放射線性回路及び従来の超小型電子回の双方においてラッチアップを防ぐのに使用することができる。また、バルクシリコン上のエピタキシャルシリコン（ヘビードープ基板を備え、或いは備えない）や、ＳＯＩ、ＳＯＳなどのような、様々な異なる工程変形例においてＢＧＲ構造及び技術を実施することができる。
また、ＢＧＲ構造及び技術はシングルイベントセットアップ（ＳＥＵ）及びシングルイベントの一時的な（ＳＥＴ）イベントの両方を低減し、又は排除するのに使用することができる。ＳＥＵ及びＳＥＴは高エネルギー粒子、例えば、ＩＣ中のクリティカルノードを通り抜けるアルファ粒子の中性子などのシングル重イオン又は核粒子、によって引き起こされる場合がある。そのような粒子によって打たれた直後に、電子と正孔は特定の粒子の線エネルギー付与（ＬＥＴ Ｍｅｖ／ｍｇ−ｃｍ）として表される粒子のエネルギーの機能としてシリコン格子から分離されるであろう。蓄積され、結局自由電子及び正孔として集められた電荷が、メモリセル又はある他の状態関連デバイスのクリティカル電荷より大きければ、シングルイベントセットアップは起こりうる。シングルイベントセットアップに対するＩＣの敏感さは一般に、少し「フリップ（flip）する」のに必要なクリティカル電荷の量と、そのクリティカル電荷を蓄積するのに十分な大きさのＬＥＴを備えた粒子が敏感なノードを打つ確率とに依存する。また、多くの電子／正孔の電荷の生産は、シリコン材料を通り抜ける粒子の飛跡内で電位の双極子を作り出す。ホール効果は静電界の反対側に正孔及び電子の電荷を分離する。いくつかの電子及び正孔はＳＲＨを通る格子及びAugerメカニズムで「再結合」することができる。しかしながら、それらのより高い移動性の結果、電子はすぐに正端子で集められるが、より低い移動性を有する正孔のネットの濃度は、劣化した電子のために再結合されていない間正電気としてシリコンボディーに残っている。正電荷は、ｐ−基板の局所電位に電圧を正の値に高めさせ、高エネルギー粒子が打ち込まれた後に数ナノ秒間、明確にｐ−基板の局所電位に影響を及ぼし続ける。ｐ−基板内での電位のアップセットの結果、他の打ち込まれないダイオードは活性化され、二次電流を引き起こして、初期のセットアップをより重大に増強し、その効果はしばしばシングルイベントの一時的状態（ＳＥＴ：single event transient）と呼ばれる。ソフトエラーはデータの汚染をもたらすが、それは実回線に破壊的ではない。
ＣＭＯＳ論理は一般的に、如何なるデジタル回路にも２進ビットを格納するためにインバータゲート及びクロス結合論理ゲート（cross coupled logic gate）を使用するので、前述のＢＧＲのデバイス及び技術はＳＥＵ及びＳＥＴを減少させるのに有用であることが分かるであろう。ＢＧＲ構造はラッチアップ分離のようにソフトエラーについて同様の役割を提供する。どちらの場合でも、ＢＧＲ構造は、ノード電位を維持する間、またＳＥＵ、ＳＥＬ、又はＳＥＴイベントに続く一時的な電圧振幅及び持続時間を制限している間、アップセットイベントによって生成された余分な正電荷を効果的に沈める。ミックスト・モードシミュレーションとして知られるものを使用してＢＧＲ構造の有効性を定量化するために、工程とデバイスシミュレーションを使用する。ＳＥＵアップセットのテストケースでは、１１０Ｍｅｖ／ｍｇ−ｃｍのＬＥＴを備えヘビーイオン（クリプトン）用にシミュレートされた。インバータがデジタル「ゼロ」状態又はデジタル「１」状態のいずれいかとされるこれらのシミュレーションでは、ミックスト・モードＳＥＵシミュレーションが実行される。２１の異なるケースでは（２１の異なるイオンストライクポイント、又はストライク角度）では、従来のＣＭＯＳインバータは失敗するように示され、すなわち、ＳＥＵは２１回のうち９回、或いは４３％の確率で起こった。シミュレーションでは、ＳＥＵの電荷移動はイベントの５０ｐsまでに完了しているが、電荷の回復及び回路の応答を観測するために１ナノセカンドまでシミュレーションを続けた。
同様の構造を有するが前述のＢＧＲ構造を含むＣＭＯＳインバータを使用した同じシミュレーションから得た結果は顕著な改善を示した。この例では、同じ２１ケースにおける故障が全くない。ＢＧＲ構造が２１のＳＥＵテストにおいて故障を全く示さなかったが、バルクシリコンシミュレーションとの対照はさらに重要である。ＢＧＲ構造シミュレーションの様々なケースで、電圧の安定性と過渡応答の双方において大幅な改善が見られた。バルクの例と比較すると、ＢＧＲ構造はあるＳＥＵストライクにノード電位を「固定」するように見え、ｐ−基板の電位がＳＥＵイベントの間０又は０に非常に近い値に維持されるので、打ち込まれないノードによる二次注入の可能性を完全に排除する。そのうえ、シミュレーションの研究は、ＢＧＲ構造が、ＢＧＲ保護のない従来のＣＭＯＳと比べて、ＳＥＵ及びＳＥＴのソフトエラーを著しく改良することを示唆している。また、シミュレーションの研究は、ＳＥＵイベントを減少させる際のＢＧＲの有効性が構造のネット抵抗に少なくとも部分的に依存することを示唆している。例えば、ＢＧＲにおいてＨＤＢＬの抵抗を抑えることは、構造の性能を向上させた。例えば、より浅いＨＤＢＬ注入を使用すること、注入量を増加させること、及び／又は、垂直ドーピングプロファイルを最適化することによって、そのような抵抗減少を最適化することができる。
ここに使用される用語に関し、回路内の様々な信号及びノードを含む回路の操作について説明するとき、いくつかの表現のいずれも等しくよく使用されることは、当業者に理解されよう。論理信号又はより一般的なアナログ信号であることにかかわらず如何なる種類の信号も、回路内のノードの電圧レベルの（又はある回路技術、電流レベルにとっての）物理的形状をとる。ここで使用される回路操作について説明したそのような間に合わせの表現は、特に図中の説明図が様々な信号名を対応する回路ブロック及びノードに明確に関連づけるので、回路操作の詳細を伝えるのにより効率的である。
絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）は、第１電流ハンドリング端子と第２電流ハンドリング端子との間の電流の流れを制御するコントロール端子を有するもととして概念化される。ＩＧＦＥＴトランジスタは、ドレイン、ゲート、及びソースを有するとしばしば議論されるが、ほとんどのそのようなデバイスでは、ドレインはソースと交換可能である。これはトランジスタのレイアウトと半導体処理がしばしば対称である（通常、バイポーラトランジスタのケースではない）からである。N−チャネルＩＧＦＥＴトランジスタでは、高い方の電圧に通常存在する電流ハンドリング端子は通例、ドレインと呼ばれる。通常、低い方の電圧に存在する電流ハンドリング端子は通例、ソースと呼ばれる。したがって、ゲートの十分な電圧（ソース電圧に比例した）によって、電流はドレインからソースまで流れる。ドレイン又はソース端子のいずれかを単に示すN−チャネルＩＧＦＥＴデバイスの方程式に言及されたソース電圧は、時間内のいずれのポイントにおいてもより低い電圧を有する。例えば、双方向のＣＭＯＳトランスファーゲートのN−チャネルデバイスの「ソース」は、トランスファーゲートのいずれの側面がより低い電圧であるかによる。ほとんどのN−チャネルＩＧＦＥＴトランジスタのこの対称を反映するために、コントロール端子はゲートであるとみなされ、第１電流ハンドリング端子は「ドレイン／ソース」と呼ばれ、そして、第２電流ハンドリング端子は「ソース／ドレイン」と呼ばれる。ドレイン電圧とソース電圧との間の極性、及びドレインとソースとの間の電流の流れの方向がそのような用語によって暗示されないので、そのような記述はＰ−チャネルＩＧＦＥＴトランジスタに等しく有効である。代わりに、２つは異なるものではなく、交換可能であるという暗黙の理解をもって、任意の１つの電流ハンドリング端子が「ドレイン」とみなし、他方が「ソース」であるとみなしてもよい。ゲート材料は、ポリシリコン又は金属以外のいずれの材料であってよく、誘電体は、窒化酸化物、窒化物、又は酸化物以外のいずれの材料であってもよいが、ＩＧＦＥＴトランジスタは一般的にＭＯＳＦＥＴトランジスタと呼ばれる（文字通り「Metal-Oxide-Semiconductor Field Effect Transistor（金属酸化膜半導体電界効果トランジスタ）」の頭文字語である）ことに注意されたい。ＭＯＳ及びＭＯＳＦＥＴのような歴史的な遺産用語の不用意な使用を、文字通り酸化物誘電体を有する金属ゲートＦＥＴを指定するだけものと解釈するべきではない。
電源に関して、回路に電力を供給するのに使用されるシングル・ポジティブ・・パワーサプライ（single positive power supply）（例えば、１．５ボルトの電源）はしばしば「ＶＤＤ」電源と呼ばれる。集積回路では、トランジスタ及び他の回路素子は実際にＶＤＤ端子又はＶＤＤノードに接続され、これは次に、ＶＤＤ電源に動作可能に接続される。「ＶＤＤに結ばれ」又は「ＶＤＤに接続され」のような言葉の口語的な使用は、「ＶＤＤノードに接続され」を意味するものと理解し、そしてこれは通常、実際に集積回路を使用する間、ＶＤＤ電源電圧を受けるために動作可能に接続されている。そのような単一電源回路への参照電圧は、しばしば「ＶＳＳ」と呼ばれる。トランジスタ及び他の回路素子は実際にＶＳＳ端子又はＶＳＳノードに接続され、そしてこれは、集積回路の使用の間、ＶＳＳ電源に動作可能に接続されている。しばしばＶＳＳ端子はグラウンド基準電位、又はまさしく「グラウンド」に接続される。いくらか総合して、第１電源端子はしはしば「ＶＤＤ」と呼ばれ、第２電源端子はしばしば「ＶＳＳ」と呼ばれる。歴史的に、用語体系「ＶＤＤ」は、ＭＯＳトランジスタのドレイン端子に接続されたＤＣ電圧を含意し、そして、ＶＳＳはＭＯＳトランジスタのソース端子に接続されたＤＣ電圧を含意する。例えば、古いNＭＯＳ回路はポジティブＶＤＤ電源を使用したが、古いＰＭＯＳ回路はネガティブＶＤＤ電源を使用した。しかしながら一般的な用法は、しばしばこの遺産を無視して、もちろん別の方法で定義されない場合であるが、よりポジティブな供給電圧にＶＤＤを、よりネガティブな（又はグラウンド）供給電圧にＶＳＳを使用する。「ＶＤＤ供給」及び「グラウンド」を備えた機能として回路を記述することは、回路が他の電源電位を使用して機能することができないことを必ずしも意味するわけではない。他の一般的な電源端子の名前は、「Ｖｃｃ」（バイポーラ回路からきた歴史的な用語で、コレクタ端子を欠くＭＯＳトランジスタと共に使用されても、＋５ボルトの電源電圧としばしば同義である）及び「ＧＮＤ」又はまさしく「グラウンド」である。
そのうえ、開示されたデバイス及び技術の実施形態はＣＭＯＳ技術に制限されず、その結果、実施形態はNＭＯＳ、ＰＭＯＳ、及び様々なバイポーラの、又は、他の半導体製作技術を利用することができる。また、開示されたデバイス及び技術は上で論述した実施形態に照らして説明したが、この開示した教示から逸脱することなく、ある変形例を回路において容易に実施できることは当業者に認識されよう。また、論理の極性と電源の電位を逆にすれば、NＭＯＳトランジスタを使用する多くの回路が、代わりにＰＭＯＳトランジスタを使用して実施できることも周知のとおりである。このような具合に、ＣＭＯＳ回路内のトランジスタの導電型（すなわち、N−チャネル又はＰ−チャネル）は、まだ同様の、又は、類似の操作を確保しながら、しばしば逆にされてもよい。そのうえ、出力ステージの他の組み合わせは同様の機能性を達成することが可能である。
本発明はその特定の好適な実施形態に関して説明してきたが、様々な変形例及び変更例が当業者に示されるかもしれず、そして、特許請求の範囲の中で行われるそのような変形及び変更を本発明が包含することを意図するものである。
以下の記述と添付図面を参照することによって、その本発明と利点の、より完全な理解を取得するかもしれない、どれが、参照番号のように同類が特集するのを示すかで。
本発明の１技術を利用するトランジスタ構造を簡略して示すブロック図である。 本発明の１技術を利用するトランジスタ構造を簡略して示すブロック図である。 本発明の１技術を利用するトランジスタ構造を簡略して示すブロック図である。 本発明の１技術を利用するトランジスタ構造を簡略して示すブロック図である。 本発明の１技術を利用するトランジスタ構造を簡略して示すブロック図である。 本発明の１技術を利用するトランジスタ構造を簡略して示すブロック図である。 本発明の１技術を利用するトランジスタ構造を簡略して示すブロック図である。 本発明の１技術を利用するトランジスタ構造を簡略して示すブロック図である。 ｐ−基板上に形成されたＣＭＯＳインバータの断面図である。 本発明のいくつかの技術及びデバイスを利用するインバータ構造を簡略して示すブロック図である。 本発明の追加的技術及びデバイスを利用するインバータ構造を簡略して示すブロック図である。 本発明の更なる技術及びデバイスを利用するインバータ構造を簡略して示すブロック図である。 図３に示す構造の追加的実施形態を示すブロック図である。 図３に示す構造の追加的実施形態を示すブロック図である。 本発明の他の実施形態を示すブロック図である。 本発明の他の実施形態を示すブロック図である。 本発明の他の実施形態を示すブロック図である。 本発明の更なる実施形態を示すブロック図である。 本発明の更なる実施形態を示すブロック図である。 本発明の更なる実施形態を示すブロック図である。 本発明の更なる実施形態を示すブロック図である。 本発明の更なる実施形態を示すブロック図である。 本発明のいくつかの技術を利用する構造のドーピングプロファイルの２次元シミュレーションを示す 本発明のいくつかの技術を利用する構造のドーピングプロファイルの２次元シミュレーションを示す ラッチアップを示す一般的な電流−電圧（Ｉ−Ｖ）トレースを示す 本発明のいくつかの技術に関連してラッチアップの改良を示すＩ−Ｖトレースを示す

Claims (52)

  1. 第１導電型を有する基板と、
    前記第１導電型を有し、第１ウェル接触領域を含む第１ウェルと、
    前記第１導電型を有し、前記第１ウェルの下に配置され、第１基板の不純物濃度よりも高い埋め込み層不純物濃度を更に含む埋め込み層と、
    前記埋め込み層と前記第１ウェル接触領域及び基板表面端子のいずれかとの間に延びる垂直導体と
    を含むことを特徴とする半導体デバイス。
  2. 前記基板が、
    基板材料と、
    前記基板材料上に形成され、前記第１基板不純物濃度を有し、前記第１ウェル、前記埋め込み層、及び前記垂直導体のうち少なくとも１つがその中に少なくとも部分的に配置された半導体材料のエピタキシャル層と
    を更に含むことを特徴とする請求項１に記載の半導体デバイス。
  3. 前記基板材料は、前記第１導電型を有するとともに前記第１基板不純物濃度と異なる不純物濃度を有する半導体材料であることを特徴とする請求項２に記載の半導体デバイス。
  4. 前記基板材料は絶縁材料であることを特徴とする請求項２に記載の半導体デバイス。
  5. 前記第１導電型はｐ型及びｎ型のいずれいかであることを特徴とする請求項１に記載の半導体デバイス。
  6. 前記基板が、
    基板材料と、
    前記基板材料上に形成された絶縁フィルムと、
    前記絶縁フィルム上に形成され、前記第１基板不純物濃度を有し、前記第１ウェル、前記埋め込み層、及び前記垂直導体のうち少なくとも１つがその中に少なくとも部分的に配置された半導体フィルムと
    を更に含むことを特徴とする請求項１に記載の半導体デバイス。
  7. 前記基板が
    前記埋め込み層の下に配置された埋め込み絶縁層を更に含むことを特徴とする請求項１に記載の半導体デバイス。
  8. 前記第１ウェルが電界効果トランジスタを更に含むことを特徴とする請求項１に記載の半導体デバイス。
  9. 前記電界効果トランジスタが、
    第１の幅を有するソース領域と、
    第２の幅を有するドレイン領域と、
    前記ソース領域と前記ドレイン領域との間に配置され、前記チャネル領域が、チャネル長さと前記第１の幅及び前記第２の幅のいずれよりも広い第３の幅とを有することにより、少なくとも１つのチャネル伸長部を形成し、当該少なくとも１つのチャネル伸長部は前記ソース領域と前記ドレイン領域との間に前記チャネル長さよりも長いチャネルエッジ長さを提供するチャネル領域と
    を含むことを特徴とする請求項８に記載の半導体デバイス。
  10. 前記少なくとも１つのチャネルの伸長部が、その長さに沿い且つ前記ソース領域及び前記ドレイン領域から離間したチャネル伸長部不純物領域を更に含むことを特徴とする請求項９に記載の半導体デバイス。
  11. 前記チャネル伸長部不純物領域が、前記ソース領域及び前記ドレイン領域の少なくもと１つの深さよりも深く伸びていることを特徴とする請求項１０に記載の半導体デバイス。
  12. 前記チャネル伸長部不純物領域は前記第１基板不純物濃度よりも高い不純物濃度を有することを特徴とする請求項１０に記載の半導体デバイス。
  13. 前記チャネル伸長部不純物領域が第２導電型を有することを特徴とする請求項１０に記載の半導体デバイス。
  14. 前記第２ウェルが前記埋め込み層の上に配置され、第２導電型を有する第２ウェルを更に含むことを特徴とする請求項１に記載の半導体デバイス。
  15. 前記前記第２ウェルが電界効果トランジスタを更に含むことを特徴とする請求項１４に記載の半導体デバイス。
  16. 前記電界効果トランジスタが、
    第１の幅を有するソース領域と、
    第２の幅を有するドレイン領域と、
    前記ソース領域と前記ドレイン領域との間に配置され、前記チャネル領域が、チャネル長さと前記第１の幅及び前記第２の幅のいずれよりも広い第３の幅とを有することにより、少なくとも１つのチャネル伸長部を形成し、当該少なくとも１つのチャネル伸長部は前記ソース領域と前記ドレイン領域との間に前記チャネル長さよりも長いネットチャネルエッジを提供するチャネル領域と
    を含むことを特徴とする請求項１５に記載の半導体デバイス。
  17. 前記少なくとも１つのチャネル伸長部が、その長さに沿い且つ前記ソース領域及び前記ドレイン領域から離間したチャネル伸長部不純物領域を更に含むことを特徴とする請求項１６に記載の半導体デバイス。
  18. 前記チャネル伸長部不純物領域が、前記ソース領域及び前記ドレイン領域の少なくもといずれかの深さよりも深く伸びていることを特徴とする請求項１７に記載の半導体デバイス。
  19. 前記チャネル伸長部不純物領域は、前記第２ウェルの不純物濃度よりも高い不純物濃度を有することを特徴とする請求項１７に記載の半導体デバイス。
  20. 前記チャネル伸長部不純物領域が前記第１導電型を有することを特徴とする請求項１７に記載の半導体デバイス。
  21. 前記第２ウェルのカウンタードープを実質的に防止するために、前記埋め込み層が前記第２ウェルの十分下にあることを特徴とする請求項１４に記載の半導体デバイス。
  22. 前記第１ウェルが端子を有する電界効果トランジスタを含み、前記第１ウェル接触領域及び前記基板表面端子のいずれかが前記端子に電気的に接続されたことを特徴とする請求項１に記載の半導体デバイス。
  23. 前記第１ウェル接触領域及び前記基板表面端子のいずれかが、電圧レールに電気的に接続されたことを特徴とする請求項１に記載の半導体デバイス。
  24. 前記第１ウェルが前記第１基板不純物濃度と異なる不純物濃度を有することを特徴とする請求項１に記載の半導体デバイス。
  25. 前記垂直導体が、前記埋め込み層と前記第１ウェル接触領域との間に伸び、前記垂直導体が、前記第１導電型を有し且つ前記第１基板不純物濃度よりも高い垂直不純物領域不純物濃度を含むことを特徴とする請求項１に記載の半導体デバイス。
  26. 前記埋め込み層不純物濃度及び前記垂直不順物領域不純物濃度が、同程度であることを特徴とする請求項２５に記載の半導体デバイス。
  27. 前記埋め込み層及び前記垂直不純物領域の少なくともいずれかが、高エネルギーイオン注入によって形成されたことを特徴とする請求項２５に記載の半導体デバイス。
  28. 前記垂直不純物領域が前記第１ウェル接触の完全に下に配置されたことを特徴とする請求項２５記載の半導体デバイス。
  29. 前記基板はｐ−型基板であり且つ前記埋め込み層はｐ＋埋め込み層であることを特徴とする請求項１に記載の半導体デバイス。
  30. 前記基板はｎ−型基板であり、前記埋め込み層はｎ＋埋め込み層であることを特徴とする請求項１に記載の半導体デバイス。
  31. 前記埋め込み層は、インジウムイオン、ホウ素イオン、及びリンイオンの少なくとも１つを使用して注入されたことを特徴とする請求項１に記載の半導体デバイス。
  32. 第１導電型を有し、上面を有する基板を提供する工程と、
    前記基板の上面の下に配置され、前記第１導電型を有し、第１基板不純物濃度よりも高い層不純物濃度を更に含む層を形成する工程と、
    前記第１導電型を有し、第１ウェル接触領域を含み、前記層と前記基板の上面との間の第１ウェル領域を形成する工程と、
    前記層から前記基板の前記上面に伸びる垂直導体を形成する工程と
    を含むことを特徴とする方法。
  33. 前記基板が、
    基板材料と、
    前記基板材料上に形成され、前記層を形成する工程、前記第１ウェル領域を形成する工程、および前記垂直導体を形成する工程のうち少なくとも１つが、その内部で少なくとも部分的に現れる半導体材料のエピキシャル層と
    を更に含むことを特徴とする請求項３２に記載の方法。
  34. 前記基板材料が絶縁体を含むことを特徴とする請求項３３に記載の方法。
  35. 前記層を形成する工程、および前記垂直の導体を形成する工程の少なくとも１つが、
    高エネルギーイオンを前記基板に注入する工程を更に含むことを特徴とする請求項３２に記載の方法。
  36. 前記注入が、インジウムイオン、ホウ素イオン、及びリンイオンの少なくとも１つを使用することを特徴とする請求項３５に記載の方法。
  37. 前記層を形成する工程の前に、前記基板内に絶縁層を形成する工程を更に含むことを特徴とする請求項３２に記載の方法。
  38. 前記絶縁層を形成する工程が、酸素の層を前記基板に注入する工程を更に含むことを特徴とする請求項３７に記載の方法。
  39. 前記層を形成する工程が高エネルギーイオンを前記基板に注入する工程を更に含み、
    前記層を形成する工程の前に、エピキシャル層を前記基板上に蒸着する工程を更に含むことを特徴とする請求項３２に記載の方法。
  40. 前記垂直導体を形成する工程が、
    前記第１ウェル領域に隣接し且つ前記第１ウェルの一部である延長ウェル領域を形成する工程を更に含むことを特徴とする請求項３２に記載の方法。
  41. 前記垂直導体を形成する工程が、複数のイオン注入操作を行う工程を更に含むことを特徴とする請求項３２に記載の方法。
  42. 前記複数のイオン注入操作の少なくとも１つが、前記基板の法線に対して実質的に０度イオン注入工程を更に含むことを特徴とする請求項４１に記載の方法。
  43. 前記垂直導体を形成する工程が、
    前記基板にトレンチをエッチングする工程と、
    前記トレンチの壁に絶縁材料を蒸着する工程と、
    前記トレンチ内に導電材料を蒸着する工程と
    を更に含むことを特徴とする請求項３２に記載の方法。
  44. 前記垂直導電体と前記第１導電型を有する前記層との間の電気的接続を増強するために、前記基板の限局領域にイオン注入する工程を更に含むことを特徴とする請求項４３に記載の方法。
  45. 前記垂直導体は、前記層と前記第１接触領域および基板表面端子のいずれかとの間に伸びることを特徴とする請求項３２に記載の方法。
  46. 第１の幅を有するソース領域を前記第１ウェル領域に形成する工程と、
    第２の幅を有するドレイン領域を前記第１ウェル領域に形成する工程と、
    前記ソース領域と前記ドレイン領域との間に配置され、チャネル長さと、前記第１の幅および前記第２の幅のいずれよりも広い第３の幅とを有することにより、前記ソース領域と前記ドレイン領域との間に前記チャネル長さよりも長いネットチャネルエッジ長さを提供する少なくとも１つのチャネル延長部を形成するチャネル領域を、前記第１ウェル領域に形成する工程と
    を更に含むことを特徴とする請求項３２に記載の方法。
  47. 前記チャネル領域を形成する工程が、
    前記少なくとも１つのチャネル延長部の前記長さに沿って、前記ソース領域および前記ドレイン領域から離れて配置されたチャネル延長部不純物を形成するために、高エネルギーイオンを注入する工程
    を更に含むことを特徴とする請求項４６に記載の方法。
  48. 前記チャネル延長部不純物領域が、前記ソース領域および前記ドレイン領域の少なくとも１つの深さよりも深く伸びていることを特徴とする請求項４７に記載の方法。
  49. 前記チャネル延長部不純物領域は、前記第１基板不純物濃度よりも高い不純物濃度を有することを特徴とする請求項４７に記載の方法。
  50. 前記チャネル延長部不純物領域は第２導電型を有することを特徴とする請求項４７に記載の方法。
  51. 端子を含む電界効果トランジスタを前記第１ウェル領域に形成する工程と、
    前記第１ウェル接触領域を前記端子に電気的に接続する工程と
    を更に含むことを特徴とする請求項３２に記載の方法。
  52. 前記層を形成する工程が前記基板の表面上に前記層を蒸着する工程を含み、
    前記層を形成する工程の後に、上面を含むエピキシャル層を前記基板上に蒸着する工程を更に含むことを特徴とする請求項３２に記載の方法。
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