JP2011238760A - 半導体装置 - Google Patents
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Abstract
【解決手段】低電位基準回路部LVおよび高電位基準回路部HVを構成する絶縁分離された半導体素子の外周に、n型ガードリング42c等を形成すると共に、活性層2cの埋込絶縁膜2b側にn型ガードリング埋込層42c等と同じ導電型の深いn型拡散領域42b等を形成する。また、活性層2cにて構成されるn-型層42a等の中にp型ウェル42d等を形成し、このp型ウェル42d内に半導体素子を形成する。n型ガードリング42c等とp型ウェル42d等は、それぞれ逆バイアスまたは同電位となるように電位固定する。
【選択図】図2−a
Description
本発明の第1実施形態について説明する。本実施形態では、半導体装置として、モータ等を駆動するためのインバータドライバICが1チップ上に構成された場合を例に挙げて説明する。
(1)上記第1実施形態では、n+型埋込領域42bを形成したpチャネル型MOSFET42を例に挙げて説明したが、図4に示すようにn+型埋込領域無しでn型ガードリング42cのみを備えた構成としてもよい。また、図2−a〜図2−cに示した例では、低電位基準回路部LVおよび高電位基準回路部HVに形成される素子はn型埋込層が備えられているが、図5−a〜図5−bに示すように、低電位基準回路部LVおよび高電位基準回路部HV内に形成される素子の全てがn+型埋込領域無しでもよく、あるいは、低電位基準回路部LVおよび高電位基準回路部HV内に形成される素子の一部がn+型埋込領域を備えた構造としていても良い。なお、図5−a、bは、第1実施形態で説明した図1のA−A’断面およびC−C’断面に相当する断面図である。
本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してエピ基板を用いるものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してガードリングの構造を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第4実施形態について説明する。本実施形態の半導体装置も、第1実施形態に対してガードリングの構造を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第5実施形態について説明する。本実施形態の半導体装置も、第1実施形態に対してガードリングの構造を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第6実施形態について説明する。本実施形態の半導体装置も、第1実施形態に対してガードリングの構造を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第7の実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して半導体素子を複数に分割するものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第8の実施形態について説明する。本実施形態の半導体装置1は、第7実施形態と同様に半導体素子を複数に分割するものであり、その他に関しては第7実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第9の実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して埋込層の濃度を規定するものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第10の実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対してトレンチ分離構造3を斜めに形成するものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第11の実施形態について説明する。本実施形態は、半導体装置1に備えられる回路構成に関するものであり、回路構成以外に関しては前述の実施形態と同様であるため、前述の実施形態と異なる部分についてのみ説明する。
上記第1実施形態の変形例として、様々な変形例を示したが、第2〜第11実施形態についても、上記第1実施形態の変形例で示した各変形例を適用することができる。また、第2実施形態の示したようなエピ基板、つまり第1導電型の第1半導体層の上にこれと異なる第2導電型の第2半導体層が形成された半導体基板のように、接合容量が形成される半導体基板に対して、上記第3〜第11実施形態に示した構造を適用することも可能である。
2 SOI基板
2c 活性層
2d p型基板
2e n型エピ層
3 トレンチ分離構造
32 高耐圧MOSFET
32c n型ガードリング
32d p型ウェル
42 pチャネル型MOSFET
43、46 キャパシタ
44 nチャネル型MOSFET
42c〜44c n型ガードリング
42d、43d p型ウェル
44e p型ウェル
45 n型ガードリング
47 ダイオード
48 抵抗
46c〜48c n型ガードリング
46d〜48d p型ウェル
Claims (23)
- 活性層(2c)と支持基板(2a)と埋込絶縁膜(2b)から構成されるSOI基板(2)からなる半導体基板を有し、
前記活性層内に半導体素子(32、42〜44、46〜48)が形成されていると共に、該半導体素子が絶縁分離領域(3)によって囲まれた素子形成領域に形成された半導体装置において、
前記活性層内に、前記活性層とは異なる導電型の第1導電型の第1ウェル(32d、42d、43d、44d、44o、46d、47d、48d)を有し、
前記半導体素子は、前記第1ウェル内に形成されており、
前記第1ウェルの外周全体または外周の一部に、前記第1ウェルよりも深く形成され、かつ、前記活性層よりも導電率が高いガードリング(32c、42c、43c、44c、46c、47c、48c)を有することを特徴とする半導体装置。 - 前記活性層のうち前記埋込絶縁膜に接する側には、前記ガードリングに繋がる前記第2導電型の埋込領域(32b、42b、43b、44b、46b、47b、48b)が形成されていることを特徴とする請求項1に記載の半導体装置。
- 第1導電型の第1半導体層(2d)と、前記第1半導体層上に形成される第2導電型の第2半導体層(2e)から構成される半導体基板を有し、
前記第2半導体層内に半導体素子(32、42〜44、46〜48)が形成されていると共に、該半導体素子が絶縁分離領域(3)によって囲まれた素子形成領域に形成された半導体装置において、
前記第2半導体層内に、該第2半導体層とは異なる導電型である第1導電型の第1ウェル(32d、42d、43d、44d、44o、46d、47d、48d)を有し、
前記半導体素子は、前記第1ウェル内に形成され、
前記第1ウェルの外周全体または外周の一部に、前記第1ウェルよりも深く形成され、かつ、前記第2半導体層よりも導電率が高いガードリング(32c、42c、43c、44c、46c、47c、48c)を有することを特徴とする半導体装置。 - 前記第1半導体層のうち前記第2半導体層に接する側には、前記ガードリングに繋がる前記第2導電型の埋込領域(32b、42b、43b、44b、46b、47b、48b)が形成されていることを特徴とする請求項3に記載の半導体装置。
- 前記半導体素子として、低電圧素子と高電圧素子が混載されていることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。
- 前記半導体素子により、第1の電位を基準電位として動作する低電位基準回路部(LV)と、前記第1の電位よりも高電位な第2の電位を基準電位として動作する高電位基準回路部(HV)とが構成されていることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。
- 前記半導体素子により、異なる基準電位で動作する回路が少なくとも2つ以上構成されていることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置。
- 前記半導体素子は、MOSFET(32、42、44)、キャパシタ(43、46)、ダイオード(47)および抵抗(48)のいずれか1つもしくは複数であることを特徴とする請求項1ないし7のいずれか1つに記載の半導体装置。
- 前記ガードリングの少なくとも一部は、第2導電型の拡散層によって構成されていることを特徴とする請求項1ないし8のいずれか1つに記載の半導体装置。
- 前記ガードリングの少なくとも一部は、トレンチと該トレンチ内部をエピタキシャル成長にて形成した第2導電型のエピタキシャル層で埋め込んだ構造とされていることを特徴とする請求項1ないし9のいずれか1つに記載の半導体装置。
- 前記ガードリングの少なくとも一部は、トレンチと該トレンチ内部を埋め込む導体材料からなる埋込材にて形成されていることを特徴とする請求項1ないし10のいずれか1つに記載の半導体装置。
- 前記半導体素子の外周に前記絶縁分離領域よりも浅いトレンチが形成されていると共に該トレンチ内に絶縁膜(4)が備えられており、
前記ガードリングの少なくとも一部は、前記絶縁分離領域と前記絶縁膜との間に形成された拡散層によって構成されていることを特徴とする特徴とする請求項1ないし11のいずれか1つに記載の半導体装置。 - 前記ガードリングの一部は、前記第1ウェルよりも浅い拡散層にて構成されていることを特徴とする請求項1ないし12のいずれか1つに記載の半導体装置。
- 前記埋込領域は、不純物濃度が1×1017cm-3以上であることを特徴とする請求項1ないし13のいずれか1つに記載の半導体装置。
- 前記ガードリングと前記第1ウェルとは、逆バイアスまたは同電位となる電位に固定されていることを特徴とする請求項1ないし14のいずれか1つに記載の半導体装置。
- 前記第1ウェル内には該第1ウェルと異なる導電型である第2導電型の第2ウェル(42e、43e、44e、46e)が備えられ、該第2ウェル内に前記半導体素子が形成されており、
前記第1ウェルと前記第2ウェルとは、逆バイアスまたは同電位となる電位に固定されることを特徴とする請求項15に記載の半導体装置。 - 前記第1ウェルの外縁部全体または外縁部の一部に、前記第1ウェルよりも高濃度な第1導電型のコンタクト領域(42k、43k、44k、46i)が形成され、
前記第2ウェルの外縁部全体または外縁部の一部に、前記第2ウェルよりも高濃度な第2導電型のコンタクト領域(42j、43j、44j、46h)が形成されることを特徴とする請求項16に記載の半導体装置。 - 前記半導体素子を回路動作上同一の機能を持つ複数の素子に分割してレイアウトした半導体素子群を有し、
前記半導体素子群は、複数に分割された半導体素子のそれぞれが、前記絶縁分離領域に囲まれた素子形成領域内に形成されていることを特徴とする請求項1ないし17のいずれか1つに記載の半導体装置。 - 前記半導体素子を回路動作上同一の機能を持つ複数の素子に分割してレイアウトした半導体素子群を有し、
前記半導体素子群は、複数に分割された半導体素子の全てが、同じ絶縁分離領域に囲まれた1つの素子形成領域内に形成されていることを特徴とする請求項1ないし17のいずれか1つに記載の半導体装置。 - 前記半導体素子群に含まれる前記半導体素子の間の全てまたは一部に前記ガードリングが形成されていることを特徴とする請求項19に記載の半導体装置。
- 前記絶縁分離領域は、前記半導体基板の法線方向に対して斜めに形成され、
前記素子形成領域において、前記半導体基板の表面側よりも裏面側の方が、面積が狭くなるように前記絶縁分離領域が形成されていることを特徴とする請求項1ないし20のいずれか1つに記載の半導体装置。 - 請求項1ないし21のいずれか1つに記載の半導体装置に備えられた前記半導体素子が出力段または入力段を構成する素子もしくは差動対を構成する素子として適用されていることを特徴とする半導体集積回路。
- 電源回路、基準電圧回路、温度モニタ回路、過熱保護回路、過電流検出回路、短絡保護回路、電圧低下検出回路およびオフ保持回路のいずれか1つが構成されていることを特徴とする請求項22に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010108529A JP5521751B2 (ja) | 2010-05-10 | 2010-05-10 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010108529A JP5521751B2 (ja) | 2010-05-10 | 2010-05-10 | 半導体装置 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014080239A Division JP5725230B2 (ja) | 2014-04-09 | 2014-04-09 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011238760A true JP2011238760A (ja) | 2011-11-24 |
JP5521751B2 JP5521751B2 (ja) | 2014-06-18 |
Family
ID=45326419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010108529A Expired - Fee Related JP5521751B2 (ja) | 2010-05-10 | 2010-05-10 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP5521751B2 (ja) |
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JP5521751B2 (ja) | 2014-06-18 |
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