JPH10178175A - 高電圧用の絶縁ゲートバイポーラトランジスタの相補対の同時形成方法 - Google Patents
高電圧用の絶縁ゲートバイポーラトランジスタの相補対の同時形成方法Info
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- JPH10178175A JPH10178175A JP9306209A JP30620997A JPH10178175A JP H10178175 A JPH10178175 A JP H10178175A JP 9306209 A JP9306209 A JP 9306209A JP 30620997 A JP30620997 A JP 30620997A JP H10178175 A JPH10178175 A JP H10178175A
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Abstract
(57)【要約】
【課題】 相補型のＩＧＢＴとＣＭＯＳデバイス用の高
効率で信頼性のある誘電絶縁ＢｉＣＭＯＳ製造技術と完
全に適合するようなｐチャネルＩＧＢＴデバイスの設計
を改良する方法を提供する。 【解決手段】 本発明のｐチャネルＩＧＢＴは、垂直方
向でその下側に位置するｎｐｎトランジスタを有し、こ
のトランジスタがデバイスの電流処理能力を向上させと
素子導通状態抵抗を低下させる。本発明により製造され
た素子は、従来の高電圧ＰＭＯＳデバイスと比較する
と、その電流処理能力は３０倍以上改善されている。本
発明のデバイスの導通状態抵抗が、１００Ω以下とな
り、これは通常の高電圧ｐチャネルＭＯＳデバイスの数
千オームの導通状態の抵抗値に比較すると、はるかに改
善されている。
効率で信頼性のある誘電絶縁ＢｉＣＭＯＳ製造技術と完
全に適合するようなｐチャネルＩＧＢＴデバイスの設計
を改良する方法を提供する。 【解決手段】 本発明のｐチャネルＩＧＢＴは、垂直方
向でその下側に位置するｎｐｎトランジスタを有し、こ
のトランジスタがデバイスの電流処理能力を向上させと
素子導通状態抵抗を低下させる。本発明により製造され
た素子は、従来の高電圧ＰＭＯＳデバイスと比較する
と、その電流処理能力は３０倍以上改善されている。本
発明のデバイスの導通状態抵抗が、１００Ω以下とな
り、これは通常の高電圧ｐチャネルＭＯＳデバイスの数
千オームの導通状態の抵抗値に比較すると、はるかに改
善されている。
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体で絶縁され
た高電圧のＢｉＣＭＯＳ技術における絶縁ゲートバイポ
ーラトランジスタ（ＩＧＢＴ）の製造方法に関し、特に
相補型ＩＧＢＴ対と完全に適合可能な改良したＰチャネ
ルＩＧＢＴデバイスとＣＭＯＳデバイスの製造方法に関
する。
た高電圧のＢｉＣＭＯＳ技術における絶縁ゲートバイポ
ーラトランジスタ（ＩＧＢＴ）の製造方法に関し、特に
相補型ＩＧＢＴ対と完全に適合可能な改良したＰチャネ
ルＩＧＢＴデバイスとＣＭＯＳデバイスの製造方法に関
する。
【０００２】
【従来の技術】ＰチャネルＩＧＢＴは、インバータの高
側面スイッチとして使用される重要なデバイスであり、
特に高い阻止電圧とオン状態の高電流を維持する重要な
デバイスである。このデバイスは、切り替え周波数が１
００ＫＨｚ以下の場合に、高電圧ＰＭＯＳデバイスが使
用されるような場所で使用される。
側面スイッチとして使用される重要なデバイスであり、
特に高い阻止電圧とオン状態の高電流を維持する重要な
デバイスである。このデバイスは、切り替え周波数が１
００ＫＨｚ以下の場合に、高電圧ＰＭＯＳデバイスが使
用されるような場所で使用される。
【０００３】従来のｐチャネルＩＧＢＴデバイスは、垂
直方向の構造体あるいは側面方向の構造体のいずれかの
形態である。側面方向構造体は、他のデバイスと適合可
能に製造できるために好ましい。側面方向ｐチャネルＩ
ＧＢＴデバイスにおいては、その下にあるｎｐｎトラン
ジスタが側面方向トランジスタとなり、幅の広いベース
と低電流ゲインを具備している。この種の構造体の側面
方向バイポーラトランジスタは、効率的ではない、即ち
１０以下の電流ゲインと高い導通状態抵抗が存在する。
直方向の構造体あるいは側面方向の構造体のいずれかの
形態である。側面方向構造体は、他のデバイスと適合可
能に製造できるために好ましい。側面方向ｐチャネルＩ
ＧＢＴデバイスにおいては、その下にあるｎｐｎトラン
ジスタが側面方向トランジスタとなり、幅の広いベース
と低電流ゲインを具備している。この種の構造体の側面
方向バイポーラトランジスタは、効率的ではない、即ち
１０以下の電流ゲインと高い導通状態抵抗が存在する。
【０００４】高効率のバイポーラｎｐｎ構造体は、この
分野では公知であるが、以下に説明するような側面方向
のデバイスが、全体のＩＣ製造プロセスと側面方向構造
体とが共通のプロセスを有するために好ましい。このプ
ロセスの適応性は、最新技術のＩＣテクノロジーにおい
て、デバイス設計の原動力となっている。
分野では公知であるが、以下に説明するような側面方向
のデバイスが、全体のＩＣ製造プロセスと側面方向構造
体とが共通のプロセスを有するために好ましい。このプ
ロセスの適応性は、最新技術のＩＣテクノロジーにおい
て、デバイス設計の原動力となっている。
【０００５】最新技術の回路におけるＩＧＢＴデバイス
は、相補型の対として使用され、ＩＣにおけるＣＭＯＳ
デバイスと通常組み合わせて使用される。このため異な
るデバイスの製造順序が両方に適合可能であることが必
要である。この製造順序が各種のデバイスについて同一
であることが好ましい。このプロセスの適応性は異なる
種類のデバイスの設計とプロセスに対し、大きな制限を
課すことになる。ある種のデバイスの設計の改良は、一
連の製造ステップと適合性があっても実現できないこと
がある。しかし、従来の製造プロセスに新たなステップ
を追加する場合でも、製造手順に適合性があるような設
計の改良が常に求められている。
は、相補型の対として使用され、ＩＣにおけるＣＭＯＳ
デバイスと通常組み合わせて使用される。このため異な
るデバイスの製造順序が両方に適合可能であることが必
要である。この製造順序が各種のデバイスについて同一
であることが好ましい。このプロセスの適応性は異なる
種類のデバイスの設計とプロセスに対し、大きな制限を
課すことになる。ある種のデバイスの設計の改良は、一
連の製造ステップと適合性があっても実現できないこと
がある。しかし、従来の製造プロセスに新たなステップ
を追加する場合でも、製造手順に適合性があるような設
計の改良が常に求められている。
【０００６】
【発明が解決しようとする課題】したがって本発明の目
的は、相補型のＩＧＢＴとＣＭＯＳデバイス用の高効率
で信頼性のある誘電絶縁ＢｉＣＭＯＳ製造技術と完全に
適合するようなｐチャネルＩＧＢＴデバイスの設計を改
良することである。
的は、相補型のＩＧＢＴとＣＭＯＳデバイス用の高効率
で信頼性のある誘電絶縁ＢｉＣＭＯＳ製造技術と完全に
適合するようなｐチャネルＩＧＢＴデバイスの設計を改
良することである。
【０００７】
【課題を解決するための手段】本発明のｐチャネルＩＧ
ＢＴは、垂直方向でその下側に位置するｎｐｎトランジ
スタを有し、このトランジスタがデバイスの電流処理能
力と素子導通状態抵抗を低下させる。本発明により製造
された素子は、従来の高電圧ＰＭＯＳデバイスと比較す
ると、その電流処理能力は３０倍以上改善されている。
本発明のデバイスの導通状態抵抗が、１００Ω以下とな
り、これは通常の高電圧ｐチャネルＭＯＳデバイスの数
千オームの導通状態の抵抗値に比較すると、はるかに改
善されている。
ＢＴは、垂直方向でその下側に位置するｎｐｎトランジ
スタを有し、このトランジスタがデバイスの電流処理能
力と素子導通状態抵抗を低下させる。本発明により製造
された素子は、従来の高電圧ＰＭＯＳデバイスと比較す
ると、その電流処理能力は３０倍以上改善されている。
本発明のデバイスの導通状態抵抗が、１００Ω以下とな
り、これは通常の高電圧ｐチャネルＭＯＳデバイスの数
千オームの導通状態の抵抗値に比較すると、はるかに改
善されている。
【０００８】
【発明の実施の形態】図１に基本的な誘電体絶縁構造を
示す。ポリシリコン製基盤１１を酸化物絶縁層１２とシ
リコンデバイス基板１３で包囲している。この構造体
は、単結晶シリコンウェハをグルービングし、厚膜の誘
電体酸化物層を成長し、この誘電体層の上にポリシリコ
ンを堆積し、そしてその構造体を反転し、シリコンウェ
ハを絶縁シリコン領域が露出する厚さまで研磨すること
により形成する。
示す。ポリシリコン製基盤１１を酸化物絶縁層１２とシ
リコンデバイス基板１３で包囲している。この構造体
は、単結晶シリコンウェハをグルービングし、厚膜の誘
電体酸化物層を成長し、この誘電体層の上にポリシリコ
ンを堆積し、そしてその構造体を反転し、シリコンウェ
ハを絶縁シリコン領域が露出する厚さまで研磨すること
により形成する。
【０００９】この誘電体絶縁シリコンウェハの形成技術
は公知である。ここに示された誘電体絶縁構造は、誘電
体絶縁（ＤＩ）シリコンウェハの一例である。ｎ+ 層
は、酸化物絶縁層１２を成長する前に構造物全体の上に
形成された従来のガードリング層である。シリコンデバ
イス基板１３は、標準の薄くドープしたｎ型材料であ
る。
は公知である。ここに示された誘電体絶縁構造は、誘電
体絶縁（ＤＩ）シリコンウェハの一例である。ｎ+ 層
は、酸化物絶縁層１２を成長する前に構造物全体の上に
形成された従来のガードリング層である。シリコンデバ
イス基板１３は、標準の薄くドープしたｎ型材料であ
る。
【００１０】通常のＣＭＯＳプロセスと同様に、ｐチャ
ネルデバイスがｐ型ウェル１４内に形成される。ドレイ
ン領域は１５で示され、ソースはｎ型領域１６，１７，
ｐ+型領域１８から構成される。シリコンゲートは１９
で示され、ソース電極とドレイン電極はそれぞれ２０，
２１である。ゲート，ソース，ドレインの接続は、２
２，２３，２４で示される。この構造体における横方向
のｎｐｎトランジスタは２５で示され、ｎ型エミッタ１
６とｎ型コレクタ１５を分離する幅広のベース領域を有
する。
ネルデバイスがｐ型ウェル１４内に形成される。ドレイ
ン領域は１５で示され、ソースはｎ型領域１６，１７，
ｐ+型領域１８から構成される。シリコンゲートは１９
で示され、ソース電極とドレイン電極はそれぞれ２０，
２１である。ゲート，ソース，ドレインの接続は、２
２，２３，２４で示される。この構造体における横方向
のｎｐｎトランジスタは２５で示され、ｎ型エミッタ１
６とｎ型コレクタ１５を分離する幅広のベース領域を有
する。
【００１１】本発明による改良されたｐチャネルＩＧＢ
Ｔ構造を図２に示す。プロセスの適合性のために、この
プロセスにおいて、ｐチャネルデバイスがｎ型ウェル３
１内に形成されるものとする。ポリシリコン成基板１１
と酸化物絶縁層１２とシリコンデバイス基板１３は、図
１のそれと同一である。ｎ+ 型ガード領域３２がｎ型ウ
ェル３１の端部周辺に形成される。この構造体のソース
は、ｎ型領域３３とｐ+ 型領域３４を含む。ｐ+ のソー
ス領域３４はシリコン製ゲート３５に対し、自己整合的
である。
Ｔ構造を図２に示す。プロセスの適合性のために、この
プロセスにおいて、ｐチャネルデバイスがｎ型ウェル３
１内に形成されるものとする。ポリシリコン成基板１１
と酸化物絶縁層１２とシリコンデバイス基板１３は、図
１のそれと同一である。ｎ+ 型ガード領域３２がｎ型ウ
ェル３１の端部周辺に形成される。この構造体のソース
は、ｎ型領域３３とｐ+ 型領域３４を含む。ｐ+ のソー
ス領域３４はシリコン製ゲート３５に対し、自己整合的
である。
【００１２】ドレインは、ｎ+ 型領域３６とｐ型バッフ
ァ領域３７（これはｐ−ボディインプラントと称する注
入ステップで形成される）とｐ型ドリフト領域３８（ｐ
−リサーフ（p-resurf）と称するステップで形成され
る）とを有する。この構造体における以前は側面方向に
あったｎｐｎトランジスタは３９で示される。ソース電
極は４１で、ドレイン電極は４２で、ゲート，ソース，
ドレインの接続は４３，４４，４５で示される。
ァ領域３７（これはｐ−ボディインプラントと称する注
入ステップで形成される）とｐ型ドリフト領域３８（ｐ
−リサーフ（p-resurf）と称するステップで形成され
る）とを有する。この構造体における以前は側面方向に
あったｎｐｎトランジスタは３９で示される。ソース電
極は４１で、ドレイン電極は４２で、ゲート，ソース，
ドレインの接続は４３，４４，４５で示される。
【００１３】本発明における重要な点は、図２のｐチャ
ネルデバイスの製造プロセスと、相補的ＩＧＢＴの製造
プロセスと、同一のプロセスを用いた高電圧ＭＯＳ相補
対の製造プロセスとの両立性である。したがって、以下
のプロセスは、４種類のデバイス、即ちｐチャネルＩＧ
ＢＴ，ｎチャネルＩＧＢＴ，ｐチャネルＭＯＳ，ｎチャ
ネルＤＭＯＳの同時形成を示す。各デバイスは、それぞ
れ４つの図に分けて説明している。
ネルデバイスの製造プロセスと、相補的ＩＧＢＴの製造
プロセスと、同一のプロセスを用いた高電圧ＭＯＳ相補
対の製造プロセスとの両立性である。したがって、以下
のプロセスは、４種類のデバイス、即ちｐチャネルＩＧ
ＢＴ，ｎチャネルＩＧＢＴ，ｐチャネルＭＯＳ，ｎチャ
ネルＤＭＯＳの同時形成を示す。各デバイスは、それぞ
れ４つの図に分けて説明している。
【００１４】図３において、４種類のデバイスが単一の
基板として示され、後続のプロセスで用いられるフォー
マットを表すようしるしを付けてある。同図に示される
デバイスの種類は単なる一例で、デバイスの配置順序は
変更可能である。通常高電圧ＩＣは、ＩＣ設計により配
置された数百のデバイスを有する。
基板として示され、後続のプロセスで用いられるフォー
マットを表すようしるしを付けてある。同図に示される
デバイスの種類は単なる一例で、デバイスの配置順序は
変更可能である。通常高電圧ＩＣは、ＩＣ設計により配
置された数百のデバイスを有する。
【００１５】図４には、酸化物層４７とガード層４８に
より形成された、従来の誘電体絶縁領域を有するポリシ
リコン製基板４６が示されている。この誘電体絶縁され
たウェル内の基板材料は、ｎ- ドープの＜１００＞方向
のシリコンである。標準的な洗浄プロセスの後、０．５
から１．０μｍ厚の初期酸化物層４９が蒸気酸化プロセ
スによりシリコン表面上に成長する。
より形成された、従来の誘電体絶縁領域を有するポリシ
リコン製基板４６が示されている。この誘電体絶縁され
たウェル内の基板材料は、ｎ- ドープの＜１００＞方向
のシリコンである。標準的な洗浄プロセスの後、０．５
から１．０μｍ厚の初期酸化物層４９が蒸気酸化プロセ
スによりシリコン表面上に成長する。
【００１６】図５は、ｎ+ 接点を形成するために、選択
されたデバイス内のｎ+ 型領域５１を示す。この実施例
ではｎ+ 領域は、ｎ- 領域上に酸化物を光マスキングし
て露出した領域をホットＨＦでエッチングし、その後リ
ンの前堆積とウェット酸化により形成する。
されたデバイス内のｎ+ 型領域５１を示す。この実施例
ではｎ+ 領域は、ｎ- 領域上に酸化物を光マスキングし
て露出した領域をホットＨＦでエッチングし、その後リ
ンの前堆積とウェット酸化により形成する。
【００１７】選択的プロセスを必要とするこれらのプロ
セスステップは、フォトリソグラフマスキング技術，標
準エッチング，イオン注入，酸化物成長あるいは堆積，
金属堆積，パターン化プロセスにより実行される。これ
ら様々なプロセスステップは、ＩＣウェハの形成技術で
十分に確率されたものであり、本発明を実行する際にそ
の詳細な説明は不用と考える。
セスステップは、フォトリソグラフマスキング技術，標
準エッチング，イオン注入，酸化物成長あるいは堆積，
金属堆積，パターン化プロセスにより実行される。これ
ら様々なプロセスステップは、ＩＣウェハの形成技術で
十分に確率されたものであり、本発明を実行する際にそ
の詳細な説明は不用と考える。
【００１８】例えばこれらのより詳細な説明は、Tomohi
de Terashima et al. 著の“Over 1000V n-ch LDMOSFET
and p-ch LIGBT with JI RESURF Structure and Multi
pleFloating Field Plate”, Proceedings of the 1995
International Symposiumon Power Semiconductor Dev
ices & ICs, Yokohama, pp. 11.2, 1995, および M. Ay
man Shibib et al, 著の“A Cost-Effective Smart Pow
er BiCMOS Technology”, Proceedings of the 7th Int
ernational Symposium on Power Semiconductor Device
s & ICs, Yokohama, pp. 48-53, 1995. を参照された
い。
de Terashima et al. 著の“Over 1000V n-ch LDMOSFET
and p-ch LIGBT with JI RESURF Structure and Multi
pleFloating Field Plate”, Proceedings of the 1995
International Symposiumon Power Semiconductor Dev
ices & ICs, Yokohama, pp. 11.2, 1995, および M. Ay
man Shibib et al, 著の“A Cost-Effective Smart Pow
er BiCMOS Technology”, Proceedings of the 7th Int
ernational Symposium on Power Semiconductor Device
s & ICs, Yokohama, pp. 48-53, 1995. を参照された
い。
【００１９】図面に表れる各要素は、実際の大きさ通り
には描かれていない。これらの図面は、断面図で示し、
ある種の要素例えばポリシリコンゲートは、２つの別個
のものとして示している。しかし、これらのデバイスの
各要素は、円形あるいは実装密度を高めるために多角形
をしている。
には描かれていない。これらの図面は、断面図で示し、
ある種の要素例えばポリシリコンゲートは、２つの別個
のものとして示している。しかし、これらのデバイスの
各要素は、円形あるいは実装密度を高めるために多角形
をしている。
【００２０】図面中の参照番号は、図面に関連するプロ
セスステップの際に追加されたり、変化した要素を表し
ている。
セスステップの際に追加されたり、変化した要素を表し
ている。
【００２１】図６では、いわゆるｐ型リサーフ層５２が
形成される。この層の形成およびその目的の詳細は、J.
A. Appels と H.M. Jaes 著の“High Voltage Thin La
yerDevices (Resurf Devices)”, IEDM Tech. Dig., p
p. 238-241, 1979. を参照されたい。本発明のプロセス
においては、このｐ型リサーフ層５２は、ｐチャネルＩ
ＧＢＴ層を改良するためのｐドリフト領域を形成し、以
下のステップと組み合わせることにより、垂直方向の下
にあるｎｐｎトランジスタのベース領域を規定する。
形成される。この層の形成およびその目的の詳細は、J.
A. Appels と H.M. Jaes 著の“High Voltage Thin La
yerDevices (Resurf Devices)”, IEDM Tech. Dig., p
p. 238-241, 1979. を参照されたい。本発明のプロセス
においては、このｐ型リサーフ層５２は、ｐチャネルＩ
ＧＢＴ層を改良するためのｐドリフト領域を形成し、以
下のステップと組み合わせることにより、垂直方向の下
にあるｎｐｎトランジスタのベース領域を規定する。
【００２２】このｐ型リサーフ層５２は、この実施例で
は５．５Ｅ１２（＝５．５×１０12）のドーズ量で３０
ｋＥＶのエネルギでもってボロンを注入し、その後１２
００℃で６０分間熱処理することにより形成される。こ
のｐ型リサーフ層５２の形成後、約６時間１１５０℃で
ウェット酸化させ、図７に示すような約２μｍのフィー
ルド酸化物を形成する。
は５．５Ｅ１２（＝５．５×１０12）のドーズ量で３０
ｋＥＶのエネルギでもってボロンを注入し、その後１２
００℃で６０分間熱処理することにより形成される。こ
のｐ型リサーフ層５２の形成後、約６時間１１５０℃で
ウェット酸化させ、図７に示すような約２μｍのフィー
ルド酸化物を形成する。
【００２３】この酸化物層がパターン化され、薄い酸化
物領域が再成長して、図７の厚い部分と薄い部分を有す
る酸化物層５３を形成する。薄い部分の酸化物領域は、
デバイスのＭＯＳ部分のゲート誘電体層を形成する。薄
い部分の酸化物層の厚さは、通常５００から１０００オ
ングストロームである。
物領域が再成長して、図７の厚い部分と薄い部分を有す
る酸化物層５３を形成する。薄い部分の酸化物領域は、
デバイスのＭＯＳ部分のゲート誘電体層を形成する。薄
い部分の酸化物層の厚さは、通常５００から１０００オ
ングストロームである。
【００２４】次にポリシリコン製ゲート５４がＣＶＤポ
リシリコンを堆積し、パターン化することにより形成さ
れ、図８に示す構造体を生成する。このポリシリコンゲ
ートは、薄い酸化物領域と組合わさって、図９に示すｐ
ボディインプラント用の整合部を形成する。特にｎチャ
ネルデバイス内のポリシリコンゲート電極リングは、注
入されたｐ領域をゲートエッジに自己整合させる。この
ｐ型領域５５は、従来のボロン注入と拡散により形成さ
れる。
リシリコンを堆積し、パターン化することにより形成さ
れ、図８に示す構造体を生成する。このポリシリコンゲ
ートは、薄い酸化物領域と組合わさって、図９に示すｐ
ボディインプラント用の整合部を形成する。特にｎチャ
ネルデバイス内のポリシリコンゲート電極リングは、注
入されたｐ領域をゲートエッジに自己整合させる。この
ｐ型領域５５は、従来のボロン注入と拡散により形成さ
れる。
【００２５】このプロセスにおいて、ボロンのドーズ量
は６．０Ｅ１３で、注入エネルギは６０ｋＥＶである。
ｐチャネルＩＧＢＴに関しては、このｐボディ注入は、
デバイスのドレイン領域の一部を形成する。このｐボデ
ィ注入の後、２．０Ｅ１５のドーズ量で６０ｋＥＶのエ
ネルギでもって浅くｐ注入を行い、図１０に示す浅いｐ
型領域５６を形成する。この浅いｐ型領域５６は、ｐ+
接点領域を形成し、ｐチャネルＩＧＢＴについては、デ
バイスのソース領域を形成する。
は６．０Ｅ１３で、注入エネルギは６０ｋＥＶである。
ｐチャネルＩＧＢＴに関しては、このｐボディ注入は、
デバイスのドレイン領域の一部を形成する。このｐボデ
ィ注入の後、２．０Ｅ１５のドーズ量で６０ｋＥＶのエ
ネルギでもって浅くｐ注入を行い、図１０に示す浅いｐ
型領域５６を形成する。この浅いｐ型領域５６は、ｐ+
接点領域を形成し、ｐチャネルＩＧＢＴについては、デ
バイスのソース領域を形成する。
【００２６】ｎチャネルデバイスのｎソース領域と、ｐ
チャネルＩＧＢＴのｎ型部分は、図１１でｎ型部分５７
で示される。標準的なリン注入（ドーズ量３．０Ｅ１５
で１６０ｋＥＶのエネルギ）を用いてｎ領域を形成す
る。次にｐ型ガラス層５８が図１２に示すよう堆積さ
れ、接点用ウィンドウ５９を形成するために図１３に示
すようパターン化される。アルミのメタライゼーション
が図１３のパターン化された構造体の上に形成され、そ
れ自身をパターン化して図１４に示すような電極６１を
形成する。標準的なＳＩＮＣＡＰ層６２（図１５）が堆
積され、最終的なＩＣ構造体を不動体化する。
チャネルＩＧＢＴのｎ型部分は、図１１でｎ型部分５７
で示される。標準的なリン注入（ドーズ量３．０Ｅ１５
で１６０ｋＥＶのエネルギ）を用いてｎ領域を形成す
る。次にｐ型ガラス層５８が図１２に示すよう堆積さ
れ、接点用ウィンドウ５９を形成するために図１３に示
すようパターン化される。アルミのメタライゼーション
が図１３のパターン化された構造体の上に形成され、そ
れ自身をパターン化して図１４に示すような電極６１を
形成する。標準的なＳＩＮＣＡＰ層６２（図１５）が堆
積され、最終的なＩＣ構造体を不動体化する。
【００２７】上記したように同一のプロセスステップ
が、４種類のデバイスを形成するために用いられた。本
発明にとって重要な点は、図２のｐチャネルＩＧＢＴの
デバイスは、垂直方向のｎｐｎトランジスタ性能により
改良され、ステップを追加することなくあるいはプロセ
スを複雑化することなく、他のデバイスのプロセスと一
体にできる。
が、４種類のデバイスを形成するために用いられた。本
発明にとって重要な点は、図２のｐチャネルＩＧＢＴの
デバイスは、垂直方向のｎｐｎトランジスタ性能により
改良され、ステップを追加することなくあるいはプロセ
スを複雑化することなく、他のデバイスのプロセスと一
体にできる。
【００２８】このようにして形成したｐチャネルＩＧＢ
Ｔの性能を電気的に評価し、標準的な高性能高電圧ＰＭ
ＯＳトランジスタと比較した。電流処理能力の比較を図
１６に示す。電圧（単位Ｖ）を横軸に、飽和電流（単位
ｍＡ）を縦軸に示す。カーブ８１は本発明のデバイスの
もので、５ＶのＶGSで、飽和電流は３０ｍＡであり、こ
れに対し比較用の従来のデバイスは、カーブ８２で示
し、飽和電流の最大値は、５ｍＡである。
Ｔの性能を電気的に評価し、標準的な高性能高電圧ＰＭ
ＯＳトランジスタと比較した。電流処理能力の比較を図
１６に示す。電圧（単位Ｖ）を横軸に、飽和電流（単位
ｍＡ）を縦軸に示す。カーブ８１は本発明のデバイスの
もので、５ＶのＶGSで、飽和電流は３０ｍＡであり、こ
れに対し比較用の従来のデバイスは、カーブ８２で示
し、飽和電流の最大値は、５ｍＡである。
【００２９】ｐチャネルＩＧＢＴの垂直方向ｎｐｎトラ
ンジスタの動作を検証するために、このトランジスタの
電流ゲインを１ｍＡのベース電流ＩB で測定した。得ら
れたゲインは、３０であった。したがって、比較用の高
電圧ＭＯＳデバイスが１ｍＡのベース電流を垂直方向ｎ
ｐｎトランジスタ（ＶGS＝５Ｖ）に与えた場合には、３
０のゲインとアノード電流が３０ｍＡであり、このため
本発明の垂直方向のｎｐｎトランジスタの性能が改良さ
れたことが分かる。
ンジスタの動作を検証するために、このトランジスタの
電流ゲインを１ｍＡのベース電流ＩB で測定した。得ら
れたゲインは、３０であった。したがって、比較用の高
電圧ＭＯＳデバイスが１ｍＡのベース電流を垂直方向ｎ
ｐｎトランジスタ（ＶGS＝５Ｖ）に与えた場合には、３
０のゲインとアノード電流が３０ｍＡであり、このため
本発明の垂直方向のｎｐｎトランジスタの性能が改良さ
れたことが分かる。
【００３０】他の重要な特徴であるオン抵抗についても
同様な比較が行われた。得られた結果を図１７に示す。
同図において、比較用デバイスのオン抵抗は、カーブ９
１で表し、本発明のｐチャネルＩＧＢＴのオン抵抗は、
カーブ９２で表す。比較用デバイスのＲonは、約４００
０Ωであるが、本発明のデバイスのオン抵抗は、約６７
Ωである。
同様な比較が行われた。得られた結果を図１７に示す。
同図において、比較用デバイスのオン抵抗は、カーブ９
１で表し、本発明のｐチャネルＩＧＢＴのオン抵抗は、
カーブ９２で表す。比較用デバイスのＲonは、約４００
０Ωであるが、本発明のデバイスのオン抵抗は、約６７
Ωである。
【００３１】
【発明の効果】以上説明したように本発明は、相補型の
ＩＧＢＴとＣＭＯＳデバイス用の高効率で信頼性のある
誘電絶縁ＢｉＣＭＯＳ製造技術と完全に適合するような
ｐチャネルＩＧＢＴデバイスの設計を改良するものであ
る。
ＩＧＢＴとＣＭＯＳデバイス用の高効率で信頼性のある
誘電絶縁ＢｉＣＭＯＳ製造技術と完全に適合するような
ｐチャネルＩＧＢＴデバイスの設計を改良するものであ
る。
【図１】側面方向の下側に配置されたｎｐｎデバイスを
有するｐチャネルＩＧＢＴの断面図
有するｐチャネルＩＧＢＴの断面図
【図２】本発明により垂直方向の下側位置にｎｐｎトラ
ンジスタを有するｐチャネルＩＧＢＴの断面図
ンジスタを有するｐチャネルＩＧＢＴの断面図
【図３】本発明の方法により製造された基板ウェハの一
部の断面図
部の断面図
【図４】本発明の方法により製造された４種類のデバイ
スの製造プロセスの途中の状態を表す基板ウェハの断面
図
スの製造プロセスの途中の状態を表す基板ウェハの断面
図
【図５】本発明の方法により製造された４種類のデバイ
スの製造プロセスの途中の状態を表す基板ウェハの断面
図
スの製造プロセスの途中の状態を表す基板ウェハの断面
図
【図６】本発明の方法により製造された４種類のデバイ
スの製造プロセスの途中の状態を表す基板ウェハの断面
図
スの製造プロセスの途中の状態を表す基板ウェハの断面
図
【図７】本発明の方法により製造された４種類のデバイ
スの製造プロセスの途中の状態を表す基板ウェハの断面
図
スの製造プロセスの途中の状態を表す基板ウェハの断面
図
【図８】本発明の方法により製造された４種類のデバイ
スの製造プロセスの途中の状態を表す基板ウェハの断面
図
スの製造プロセスの途中の状態を表す基板ウェハの断面
図
【図９】本発明の方法により製造された４種類のデバイ
スの製造プロセスの途中の状態を表す基板ウェハの断面
図
スの製造プロセスの途中の状態を表す基板ウェハの断面
図
【図１０】本発明の方法により製造された４種類のデバ
イスの製造プロセスの途中の状態を表す基板ウェハの断
面図
イスの製造プロセスの途中の状態を表す基板ウェハの断
面図
【図１１】本発明の方法により製造された４種類のデバ
イスの製造プロセスの途中の状態を表す基板ウェハの断
面図
イスの製造プロセスの途中の状態を表す基板ウェハの断
面図
【図１２】本発明の方法により製造された４種類のデバ
イスの製造プロセスの途中の状態を表す基板ウェハの断
面図
イスの製造プロセスの途中の状態を表す基板ウェハの断
面図
【図１３】本発明の方法により製造された４種類のデバ
イスの製造プロセスの途中の状態を表す基板ウェハの断
面図
イスの製造プロセスの途中の状態を表す基板ウェハの断
面図
【図１４】本発明の方法により製造された４種類のデバ
イスの製造プロセスの途中の状態を表す基板ウェハの断
面図
イスの製造プロセスの途中の状態を表す基板ウェハの断
面図
【図１５】本発明の方法により製造された４種類のデバ
イスの製造プロセスの途中の状態を表す基板ウェハの断
面図
イスの製造プロセスの途中の状態を表す基板ウェハの断
面図
【図１６】本発明のｐチャネルＩＧＢＴの飽和電流と比
較のための高電圧ＭＯＳデバイスの飽和電流とを表すグ
ラフ
較のための高電圧ＭＯＳデバイスの飽和電流とを表すグ
ラフ
【図１７】本発明のデバイスの導通状態抵抗との比較を
表すグラフ
表すグラフ
１１ ポリシリコン製基板 １２ 酸化物絶縁層 １３ シリコンデバイス基板 １４ ｐ型ウェル １５ ドレイン領域，ｎ型コレクタ １６ ｎ型領域，ｎ型エミッタ １７ ｎ型領域， １８ ｐ+ 型領域 １９ シリコンゲート ２０ ソース電極 ２１ ドレイン電極 ２２ ゲート ２３ ソース ２４ ドレイン ２５ ｎｐｎトランジスタ ３１ ｎ型ウェル ３２ ｎ+ 型ガード領域 ３３ ｎ型領域 ３４ ｐ+ 領域 ３５ シリコンゲート ３６ ｎ+ 型領域 ３７ ｐ型バッファ領域 ３８ ｐ型ドリフト領域 ３９ ｎｐｎトランジスタ ４１ ソース電極 ４２ ドレイン電極 ４３ ゲート ４４ ソース ４５ ドレイン ４６ ポリシリコン製基板 ４７ 酸化物層 ４８ ガード層 ４９ 初期酸化物層 ５１ ｎ+ 型領域 ５２ ｐ型リサーフ層 ５３ 酸化物層 ５４ ポリシリコン製ゲート ５５ Ｐ型領域 ５６ 浅いｐ型領域 ５７ ｎ型部分 ５８ ｐ型ガラス層 ５９ 接点用ウィンドウ ６１ 電極 ６２ ＳＩＮＣＡＰ層 ８１，９２ 本発明のｐチャネルＩＧＢＴ ８２，９１ 比較用の素子
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.
Claims (2)
- 【請求項１】 高電圧用絶縁ゲートバイポーラトランジ
スタ（insulated gate bipolar transistors（ＩＧＢ
Ｔ））の相補対の同時形成方法において、 前記相補対のｐチャネルデバイスは、垂直方向下にｎｐ
ｎトランジスタ（３９）を有し、 （ａ） 複数の誘電体絶縁ｎ型ウェルを形成するステッ
プ（図３，４）と、 前記誘電体絶縁ｎ型ウェルの第１のウェルは、ｎチャネ
ルＩＧＢＴ（図のＢ）用であり、第２のウェルは、ｐチ
ャネルＩＧＢＴ（図のＤ）用であり、 （ｂ） ｎ型不純物をウェルの端部に隣接するｐチャネ
ルＩＧＢＴウェルのある領域に注入し、第１ｎ型領域
（５１）をｐチャネルＩＧＢＴのソース接点の一部とし
て形成するステップ（図５）と、 （ｃ） 前記第１ｎ型領域（ソース接点）から離間し、
前記ｐチャネルＩＧＢＴウェルの中心部のある領域にｐ
型不純物を注入し、前記ｐチャネルＩＧＢＴのドレイン
の一部として、およびその直下のｎｐｎトランジスタの
ベース領域として第１ｐ型領域（５２）を形成するステ
ップ（図６）と、 （ｄ） ｎチャネルＩＧＢＴウェルと、ｐチャネルＩＧ
ＢＴウェルの両方の中心部分にリング形状のポリシリコ
ンＭＯＳゲート電極（５４）を形成するステップ（図
８）と、 前記ｐチャネルＩＧＢＴのＭＯＳゲート電極は、前記第
１ｐ型領域の端部の上に形成され、 （ｅ） ｐ型不純物をｐチャネルＩＧＢＴウェルとｎチ
ャネルＩＧＢＴウェルの両方に注入するステップ（図
９）と、 これにより以下の（ｉ）から（ｉｉｉ）の領域（５５）
を形成し、（ｉ）ｎチャネルＩＧＢＴ内の第１ｐ型領
域、 前記領域は、円形状でｎチャネルＩＧＢＴの中心部に配
置され、ｎチャネルＩＧＢＴのリング形状のポリシリコ
ンＭＯＳ電極をマスクとして用いてイオン注入で形成さ
れ、（ｉｉ）前記ｎチャネルＩＧＢＴの第１ｐ型領域に
より包囲され、それから離間したｎチャネルＩＧＢＴ内
の第２ｐ型領域、 これによりｎチャネルＩＧＢＴのドレインの一部を形成
し、（ｉｉｉ）前記第１ｐ型領域に含まれ、ｐチャネル
ＩＧＢＴのドレインの一部を形成するｐチャネルＩＧＢ
Ｔ内の第２ｐ型領域、 （ｆ） ｐ型不純物をｎチャネルＩＧＢＴウェルとｐチ
ャネルＩＧＢＴウェルの両方に注入するステップ（図１
０）と、 これにより以下の（ｉ）から（ｉｉｉ）の領域（５６）
が形成され、（ｉ）前記第２ｐ型領域に含まれ、ｎチャ
ネルＩＧＢＴのドレインの一部を形成するｎチャネルＩ
ＧＢＴウェル内の第３ｐ型領域、（ｉｉ）前記第１ｐ型
領域に含まれ、ｎチャネルＩＧＢＴのソースの一部を形
成するｎチャネルＩＧＢＴ内の第４ｐ型領域、（ｉｉ
ｉ）前記ｐチャネルＩＧＢＴの第１ｐ型領域と、ｐチャ
ネルＩＧＢＴの第１ｎ型領域の間のスペースにｐチャネ
ルＩＧＢＴ内に形成された第３ｐ型領域、これによりｐ
チャネルＩＧＢＴのソースの一部を形成し、前記第１ｐ
型領域と第３ｐ型領域の間のｐチャネルＩＧＢＴのＭＯ
Ｓチャネル領域を規定し、前記第３のｐ型領域は、ｐチ
ャネルＩＧＢＴのポリシリコンゲートをマスクの一部と
して用いてイオン注入で形成され、 （ｇ） ｎ型不純物をｎチャネルＩＧＢＴウェルとｐチ
ャネルＩＧＢＴウェルの両方に注入するステップ（図１
１）と、 これにより以下の（ｉ）から（ｉｉｉ）の領域（５７）
が形成され、（ｉ）ｎチャネルＩＧＢＴの第１ｐ型領域
内に含まれ、前記ｎチャネルＩＧＢＴの第４ｐ型領域に
当接して、前記ｎチャネルＩＧＢＴのエミッタの一部を
形成する第１ｎ型領域、（ｉｉ）ｐチャネルウェルの前
記第１ｎ型領域と、ｐチャネルウェルの前記第３ｐ型領
域の両方とオーバラップするｐチャネルＩＧＢＴウェル
内の第２ｎ型領域、（ｉｉｉ）前記第２ｐ型領域内に含
まれ、ｐチャネルＩＧＢＴのドレインの一部を形成する
ｐチャネルＩＧＢＴウェル内の第３ｎ型領域、 （ｈ） 前記のようにして得られた構造体の上に導電性
金属を堆積し、この導電性金属をパターン化してｐチャ
ネルＩＧＢＴとｎチャネルＩＧＢＴの両方のソース，ゲ
ート，ドレイン用の接点（６１）を形成するステップ
（図１４）とからなることを特徴とする高電圧用の絶縁
ゲートバイポーラトランジスタの相補対の同時形成方
法。 - 【請求項２】 ＰＭＯＳデバイスとＤＭＯＳデバイスを
同時に形成することを特徴とする請求項１の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/754607 | 1996-11-20 | ||
| US08/754,607 US5728607A (en) | 1996-11-20 | 1996-11-20 | Method of making a P-channel bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10178175A true JPH10178175A (ja) | 1998-06-30 |
| JP3267541B2 JP3267541B2 (ja) | 2002-03-18 |
Family
ID=25035545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30620997A Expired - Fee Related JP3267541B2 (ja) | 1996-11-20 | 1997-11-07 | 高電圧用の絶縁ゲートバイポーラトランジスタの相補対の同時形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5728607A (ja) |
| JP (1) | JP3267541B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760924B1 (ko) | 2006-09-13 | 2007-09-21 | 동부일렉트로닉스 주식회사 | 반도체 소자 형성방법 |
| KR100788376B1 (ko) | 2006-09-13 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자 형성방법 |
| JP2011238760A (ja) * | 2010-05-10 | 2011-11-24 | Denso Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302611B1 (ko) * | 1999-06-07 | 2001-10-29 | 김영환 | 고전압 반도체 소자 및 그 제조방법 |
| US6242288B1 (en) * | 2000-05-05 | 2001-06-05 | International Rectifier Corp. | Anneal-free process for forming weak collector |
| DE102005038441B4 (de) * | 2005-08-12 | 2010-08-05 | Infineon Technologies Ag | Feldeffekthalbleiterbauelement und Verfahren zur Herstellung desselben |
| US8026549B2 (en) * | 2008-10-31 | 2011-09-27 | United Microelectronics Corp. | LDMOS with N-type isolation ring and method of fabricating the same |
| DE102013009985B4 (de) * | 2013-06-14 | 2019-06-13 | X-Fab Semiconductor Foundries Ag | IGBT-Leistungstransistor, herstellbar in einer grabenisolierten SOI-Technologie und Verfahren zu seiner Herstellung |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5023678A (en) * | 1987-05-27 | 1991-06-11 | International Rectifier Corporation | High power MOSFET and integrated control circuit therefor for high-side switch application |
| US5246877A (en) * | 1989-01-31 | 1993-09-21 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a polycrystalline electrode region |
| US5360987A (en) * | 1993-11-17 | 1994-11-01 | At&T Bell Laboratories | Semiconductor photodiode device with isolation region |
| US5498554A (en) * | 1994-04-08 | 1996-03-12 | Texas Instruments Incorporated | Method of making extended drain resurf lateral DMOS devices |
-
1996
- 1996-11-20 US US08/754,607 patent/US5728607A/en not_active Expired - Lifetime
-
1997
- 1997-11-07 JP JP30620997A patent/JP3267541B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100760924B1 (ko) | 2006-09-13 | 2007-09-21 | 동부일렉트로닉스 주식회사 | 반도체 소자 형성방법 |
| KR100788376B1 (ko) | 2006-09-13 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자 형성방법 |
| JP2011238760A (ja) * | 2010-05-10 | 2011-11-24 | Denso Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5728607A (en) | 1998-03-17 |
| JP3267541B2 (ja) | 2002-03-18 |
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