JPH09219512A - Ｍｏｓ電界効果トランジスタ及びその製造方法 - Google Patents
Ｍｏｓ電界効果トランジスタ及びその製造方法Info
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
Abstract
(57)【要約】
【課題】最小の面積で高降伏電圧及び低電導抵抗を具現
する。 【解決手段】シリコン基板のｎ+ 多結晶シリコンゲート
２１及びｎ+ 多結晶シリコンゲート２１下部に接続され
たドリフト領域上に、絶縁膜を介して金属電界板２５を
設けた。
する。 【解決手段】シリコン基板のｎ+ 多結晶シリコンゲート
２１及びｎ+ 多結晶シリコンゲート２１下部に接続され
たドリフト領域上に、絶縁膜を介して金属電界板２５を
設けた。
Description
【０００１】
【発明の属する技術分野】本発明は ＭＯＳ電界効果ト
ランジスタ（以下、「ＭＯＳＦＥＴ」と称する）及びそ
の製造方法に係るもので、詳しくは、スマートパワー(s
mart power）ＩＣ用に適合するように最小面積にて高降
伏電圧を具現し、電導抵抗(specific-on-resitance）の
低い金属電界板(metal field palte）を有する高電圧Ｍ
ＯＳＦＥＴの構造及びその製造方法に関する。
ランジスタ（以下、「ＭＯＳＦＥＴ」と称する）及びそ
の製造方法に係るもので、詳しくは、スマートパワー(s
mart power）ＩＣ用に適合するように最小面積にて高降
伏電圧を具現し、電導抵抗(specific-on-resitance）の
低い金属電界板(metal field palte）を有する高電圧Ｍ
ＯＳＦＥＴの構造及びその製造方法に関する。
【０００２】
【従来の技術】一般に、電力ＭＯＳＦＥＴは、他の電力
素子に比べ優れたスイッチング速度（switching speed)
を有し、特に、３００ｖ以下の低内圧素子においてオン
（on）抵抗が低いため、高電圧水平形(lateral）電力Ｍ
ＯＳＦＥＴは、ＶＬＳＩ用電力素子として広く用いられ
ている。
素子に比べ優れたスイッチング速度（switching speed)
を有し、特に、３００ｖ以下の低内圧素子においてオン
（on）抵抗が低いため、高電圧水平形(lateral）電力Ｍ
ＯＳＦＥＴは、ＶＬＳＩ用電力素子として広く用いられ
ている。
【０００３】そして、このような高電圧電力素子として
はＤＭＯＳＦＥＴ(double-diffusedMOSFET)、絶縁ゲー
トバイポーラトランジスタ(insulated gate bipolar tr
ansistor;IGBT)、及びバイポーラトランジスタ等がある
が、その中で低電圧用ＣＭＯＳ ＶＬＳＩと互換性のあ
る高電圧用（１０ｖと５００ｖ間）素子の水平形ＤＭＯ
ＳＦＥＴ（以下、「ＬＤＭＯＳＦＥＴ」と称する）が有
効な素子として開発されている。
はＤＭＯＳＦＥＴ(double-diffusedMOSFET)、絶縁ゲー
トバイポーラトランジスタ(insulated gate bipolar tr
ansistor;IGBT)、及びバイポーラトランジスタ等がある
が、その中で低電圧用ＣＭＯＳ ＶＬＳＩと互換性のあ
る高電圧用（１０ｖと５００ｖ間）素子の水平形ＤＭＯ
ＳＦＥＴ（以下、「ＬＤＭＯＳＦＥＴ」と称する）が有
効な素子として開発されている。
【０００４】従来、このようなスマートパワーＩＣ用Ｌ
ＤＭＯＳＦＥＴの製造方法においては、図１６（Ａ）に
示すように、先ず、シリコン基板１３上に高電圧防止用
領域のドリフト領域１１をエピタクシアル層(epitaxial
layer）成長法及び拡散により形成し、ＬＯＣＯＳ(loc
al oxidation of silicon)工程によりチャネル８とドレ
イン１０間の基板上にフィールド酸化膜４を形成する。
ＤＭＯＳＦＥＴの製造方法においては、図１６（Ａ）に
示すように、先ず、シリコン基板１３上に高電圧防止用
領域のドリフト領域１１をエピタクシアル層(epitaxial
layer）成長法及び拡散により形成し、ＬＯＣＯＳ(loc
al oxidation of silicon)工程によりチャネル８とドレ
イン１０間の基板上にフィールド酸化膜４を形成する。
【０００５】次いで、該フィールド酸化膜４を包含した
基板全面にゲート絶縁膜の酸化膜を成長し、該酸化膜上
に多結晶シリコン薄膜を蒸着した後、ＰＯＣＬ３による
拡散を施してｎ+ 多結晶シリコン薄膜を形成する。次い
で、感光膜マスクを用いて該ｎ+ 多結晶シリコン薄膜を
選択的に食刻して多結晶シリコンゲート１を形成し、ソ
ース側多結晶シリコンゲートに自己整合(self align)に
よりｐ型不純物をイオン注入した後、ドライブイン(dri
ve-in)を行うと、Ｄウェル(double-diffused well)（又
はｐウェル）７が形成される。
基板全面にゲート絶縁膜の酸化膜を成長し、該酸化膜上
に多結晶シリコン薄膜を蒸着した後、ＰＯＣＬ３による
拡散を施してｎ+ 多結晶シリコン薄膜を形成する。次い
で、感光膜マスクを用いて該ｎ+ 多結晶シリコン薄膜を
選択的に食刻して多結晶シリコンゲート１を形成し、ソ
ース側多結晶シリコンゲートに自己整合(self align)に
よりｐ型不純物をイオン注入した後、ドライブイン(dri
ve-in)を行うと、Ｄウェル(double-diffused well)（又
はｐウェル）７が形成される。
【０００６】次いで、前記多結晶シリコンゲート１両方
側の基板の所定部位にｎ型不純物をイオン注入してソー
ス６及びドレイン１０を形成し、該ソース６上に感光膜
を形成した後、ｐ型不純物イオン注入を行って、前記ソ
ース６に隣接した位置にボディコンタクト５のｐ+ 領域
を形成する。次いで、前記多結晶シリコンゲート１を包
含した基板上に絶縁膜の酸化膜を蒸着し、該酸化膜２を
９００℃〜１０００℃の温度に熱処理(reflow)して表面
を平坦化させると共に、イオン注入された不純物を活性
化させる。
側の基板の所定部位にｎ型不純物をイオン注入してソー
ス６及びドレイン１０を形成し、該ソース６上に感光膜
を形成した後、ｐ型不純物イオン注入を行って、前記ソ
ース６に隣接した位置にボディコンタクト５のｐ+ 領域
を形成する。次いで、前記多結晶シリコンゲート１を包
含した基板上に絶縁膜の酸化膜を蒸着し、該酸化膜２を
９００℃〜１０００℃の温度に熱処理(reflow)して表面
を平坦化させると共に、イオン注入された不純物を活性
化させる。
【０００７】その後、前記ソース６の所定部分、ボディ
コンタクト５、及びドレインの所定部分が露出するよう
にコンタクト形成用マスクを用いて酸化膜を食刻処理し
てコンタクトホール(contack hole)を形成し、該コンタ
クトホールを包含した酸化膜の全面に金属薄膜を蒸着し
た後、これを選択的食刻して金属導線のソース電極２及
びドレイン電極３を夫々形成する。
コンタクト５、及びドレインの所定部分が露出するよう
にコンタクト形成用マスクを用いて酸化膜を食刻処理し
てコンタクトホール(contack hole)を形成し、該コンタ
クトホールを包含した酸化膜の全面に金属薄膜を蒸着し
た後、これを選択的食刻して金属導線のソース電極２及
びドレイン電極３を夫々形成する。
【０００８】次いで、ソース電極２及びドレイン電極３
を包含した酸化膜全面に素子保護用保護層(passivation
layer）として絶縁膜の酸化膜を蒸着し、パッドを開放
して素子製造を終了する。従って、ｎ−チャネル高電圧
ＬＣＭＯＳＦＥＴの場合、ゲート１にしきい電圧よりも
高い電圧を印加すると、チャネル領域８に逆転層(inver
sion layer）が形成される。この時、ドレイン電極３に
ソース電極２の電圧よりも高い電圧を印加すると、ソー
ス６から電子がチャネル８に供給され、フィールド酸化
膜４下部のドリフト領域９表面を経てドレイン１０に到
達して電流が流れるようになる。
を包含した酸化膜全面に素子保護用保護層(passivation
layer）として絶縁膜の酸化膜を蒸着し、パッドを開放
して素子製造を終了する。従って、ｎ−チャネル高電圧
ＬＣＭＯＳＦＥＴの場合、ゲート１にしきい電圧よりも
高い電圧を印加すると、チャネル領域８に逆転層(inver
sion layer）が形成される。この時、ドレイン電極３に
ソース電極２の電圧よりも高い電圧を印加すると、ソー
ス６から電子がチャネル８に供給され、フィールド酸化
膜４下部のドリフト領域９表面を経てドレイン１０に到
達して電流が流れるようになる。
【０００９】しかし、このような素子は、チップ内でＨ
ＳＤ(high side driver)、ＬＳＤ(low side driver) 、
及びＨ−ブリッジ(birdge)回路に広く用いられ、その製
造も容易であるが、ＬＤＭＯＳＦＥＴ自体の構造のチャ
ネル領域８のドーピング濃度が不均一であるため、サブ
スレシュホールドスロープ(subthreshold slope)が大き
くてしきい電圧が高くなり、降伏(breakdown）の現象が
チャネルに近接したドリフト領域のシリコン基板表面で
発生するという問題点があった。
ＳＤ(high side driver)、ＬＳＤ(low side driver) 、
及びＨ−ブリッジ(birdge)回路に広く用いられ、その製
造も容易であるが、ＬＤＭＯＳＦＥＴ自体の構造のチャ
ネル領域８のドーピング濃度が不均一であるため、サブ
スレシュホールドスロープ(subthreshold slope)が大き
くてしきい電圧が高くなり、降伏(breakdown）の現象が
チャネルに近接したドリフト領域のシリコン基板表面で
発生するという問題点があった。
【００１０】そこで、このようなＬＤＭＯＳＦＥＴの問
題点を改善したＲＥＳＵＲＦ ＬＤＭＯＳＦＥＴ(REduc
ed SURface Field LDMOSFET)が開発され、図１６（Ｂ）
に示すように、前記図１６（Ａ）のＬＤＭＯＳＦＥＴが
ソース、ドレイン、及びフィールド酸化膜４の形成され
る部分を包含してエピ成長法及びウェル形成工程により
ドリフト領域１１を基板上に形成している反面、前記Ｒ
ＥＳＵＲＦ ＬＤＭＯＳＦＥＴは、ＲＥＳＵＲＦ原理を
用いてＤウェル７に隣接するように、フィールド酸化膜
４及びドレイン１０の形成される部分にイオン注入、ド
ライブイン、及びエピ層を形成し、最小面積を有するよ
うにドリフト領域１１を形成している。その結果、最小
面積にて高降伏電圧及び低電導抵抗を得るようになって
いる。
題点を改善したＲＥＳＵＲＦ ＬＤＭＯＳＦＥＴ(REduc
ed SURface Field LDMOSFET)が開発され、図１６（Ｂ）
に示すように、前記図１６（Ａ）のＬＤＭＯＳＦＥＴが
ソース、ドレイン、及びフィールド酸化膜４の形成され
る部分を包含してエピ成長法及びウェル形成工程により
ドリフト領域１１を基板上に形成している反面、前記Ｒ
ＥＳＵＲＦ ＬＤＭＯＳＦＥＴは、ＲＥＳＵＲＦ原理を
用いてＤウェル７に隣接するように、フィールド酸化膜
４及びドレイン１０の形成される部分にイオン注入、ド
ライブイン、及びエピ層を形成し、最小面積を有するよ
うにドリフト領域１１を形成している。その結果、最小
面積にて高降伏電圧及び低電導抵抗を得るようになって
いる。
【００１１】しかし、このようなＲＥＳＵＲＦ ＬＤＭ
ＯＳＦＥＴは、ｐ型基板１２がソース６及びボディコン
タクト５に接続されているため、ＬＳＤのみに用いら
れ、ＤＭＯＳ(Double-diffused MOS）構造であってチャ
ネルの不均一なドーピング濃度により高いしきい電圧を
必要とするという問題点があった。そこで、このような
ＬＤＭＯＳＦＥＴのしきい電圧特性を改善し、ＲＥＳＵ
ＲＦ ＬＤＭＯＳＦＥＴの問題点を解決したＲＥＳＵＲ
Ｆ ＥＤＭＯＳＦＥＴ(Extende Drain MOSFET)が開発さ
れ、図１７に提示されている。これは、図１６（Ａ）及
び（Ｂ）に示すようなチャネル領域を形成するためのＤ
ウェル又はＰウェルが存在しないため、チャネル領域８
におけるドーピング濃度が均一になってしきい電圧が低
下し、所望のしきい電圧を得る時、低電圧ＭＯＳＦＥＴ
のようにチャネル領域８にしきい電圧調整(threshold v
olatge adjustment)イオン注入を行って所望のしきい電
圧に調整することができる。
ＯＳＦＥＴは、ｐ型基板１２がソース６及びボディコン
タクト５に接続されているため、ＬＳＤのみに用いら
れ、ＤＭＯＳ(Double-diffused MOS）構造であってチャ
ネルの不均一なドーピング濃度により高いしきい電圧を
必要とするという問題点があった。そこで、このような
ＬＤＭＯＳＦＥＴのしきい電圧特性を改善し、ＲＥＳＵ
ＲＦ ＬＤＭＯＳＦＥＴの問題点を解決したＲＥＳＵＲ
Ｆ ＥＤＭＯＳＦＥＴ(Extende Drain MOSFET)が開発さ
れ、図１７に提示されている。これは、図１６（Ａ）及
び（Ｂ）に示すようなチャネル領域を形成するためのＤ
ウェル又はＰウェルが存在しないため、チャネル領域８
におけるドーピング濃度が均一になってしきい電圧が低
下し、所望のしきい電圧を得る時、低電圧ＭＯＳＦＥＴ
のようにチャネル領域８にしきい電圧調整(threshold v
olatge adjustment)イオン注入を行って所望のしきい電
圧に調整することができる。
【００１２】従って、前記ｎ−チャネル高電圧ＲＥＳＵ
ＲＦ ＥＤＭＯＳＦＥＴの場合、ドレイン電極３に印加
された高電圧はドリフト領域１１に殆ど印加され、若干
の電圧だけがチャネル領域８に印加される。この時、多
結晶シリコンゲート１にしきい電圧よりも高い電圧を印
加すると、チャネル領域８に逆転層が形成され、ソース
電極２にドレイン電極３の電圧よりも低い電圧を印加す
ると、電子はソース６からチャネル領域８を通過し、ド
リフト領域１１を経てドレイン１０に流れる。
ＲＦ ＥＤＭＯＳＦＥＴの場合、ドレイン電極３に印加
された高電圧はドリフト領域１１に殆ど印加され、若干
の電圧だけがチャネル領域８に印加される。この時、多
結晶シリコンゲート１にしきい電圧よりも高い電圧を印
加すると、チャネル領域８に逆転層が形成され、ソース
電極２にドレイン電極３の電圧よりも低い電圧を印加す
ると、電子はソース６からチャネル領域８を通過し、ド
リフト領域１１を経てドレイン１０に流れる。
【００１３】
【発明が解決しようとする課題】然るに、このような従
来のＭＯＳＦＥＴにおいては、O.K.Kwon et. al., "Opt
imized 60 Lateral DMOS Device for VLSI Application
s, "1991 Symposium onVLSI Technology, Oiso, Japan,
pp. 115-116 に提示されたように、チャネル領域８を
通過した電子がドリフト領域９を経過しながらフィール
ド酸化膜の下方に流れるため、電流電導経路が歪曲され
て高電導抵抗を避けることができないという不都合な点
があった。
来のＭＯＳＦＥＴにおいては、O.K.Kwon et. al., "Opt
imized 60 Lateral DMOS Device for VLSI Application
s, "1991 Symposium onVLSI Technology, Oiso, Japan,
pp. 115-116 に提示されたように、チャネル領域８を
通過した電子がドリフト領域９を経過しながらフィール
ド酸化膜の下方に流れるため、電流電導経路が歪曲され
て高電導抵抗を避けることができないという不都合な点
があった。
【００１４】本発明はこのような従来の課題に鑑みてな
されたもので、最小の面積で高降伏電圧及び低電導抵抗
を具現し得るようなＭＯＳＦＥＴ及びその製造方法を提
供することを目的とする。
されたもので、最小の面積で高降伏電圧及び低電導抵抗
を具現し得るようなＭＯＳＦＥＴ及びその製造方法を提
供することを目的とする。
【００１５】
【課題を解決するための手段】このため、請求項１の発
明にかかるＭＯＳＦＥＴは、半導体基板と、該半導体基
板内に形成された第１、第２導電形ウェルと、該第１、
第２導電形ウェル間の半導体基板上に形成された隔離膜
と、前記第１、第２導電形ウェルが形成された半導体基
板上に夫々形成されたゲートと、該ゲートの一方側端下
部に接続されるように第１、第２導電形ウェル内に夫々
形成されたドリフト領域と、各ドリフト領域内に夫々形
成されたドレインと、前記ゲートの他方側端下部に接続
されるように第１、第２導電形ウェル内に夫々形成され
たソースと、前記第１、第２導電形ウェル内に夫々形成
され該ソースの一方側に形成されたボディコンタクト
と、前記ゲート及び隔離膜を包含した半導体基板上に形
成されソース及びドレインの表面が露出するようにコン
タクトホールの形成された第１絶縁膜と、該第１絶縁膜
の所定部位に夫々形成されたソース／ドレイン電極と、
前記ドリフト領域及びゲート上の第１絶縁膜上に夫々位
置し前記ソース／ドレイン電極と離隔されるようにその
間に形成され、電圧が印加されて電界を形成する電界板
と、前記ソース／ドレイン電極及び電界板を包含した第
１絶縁膜上に形成された第２絶縁膜と、を備えて構成さ
れている。
明にかかるＭＯＳＦＥＴは、半導体基板と、該半導体基
板内に形成された第１、第２導電形ウェルと、該第１、
第２導電形ウェル間の半導体基板上に形成された隔離膜
と、前記第１、第２導電形ウェルが形成された半導体基
板上に夫々形成されたゲートと、該ゲートの一方側端下
部に接続されるように第１、第２導電形ウェル内に夫々
形成されたドリフト領域と、各ドリフト領域内に夫々形
成されたドレインと、前記ゲートの他方側端下部に接続
されるように第１、第２導電形ウェル内に夫々形成され
たソースと、前記第１、第２導電形ウェル内に夫々形成
され該ソースの一方側に形成されたボディコンタクト
と、前記ゲート及び隔離膜を包含した半導体基板上に形
成されソース及びドレインの表面が露出するようにコン
タクトホールの形成された第１絶縁膜と、該第１絶縁膜
の所定部位に夫々形成されたソース／ドレイン電極と、
前記ドリフト領域及びゲート上の第１絶縁膜上に夫々位
置し前記ソース／ドレイン電極と離隔されるようにその
間に形成され、電圧が印加されて電界を形成する電界板
と、前記ソース／ドレイン電極及び電界板を包含した第
１絶縁膜上に形成された第２絶縁膜と、を備えて構成さ
れている。
【００１６】かかる構成によれば、電界板が形成され、
この電界板に電圧を印加することにより、電流経路が歪
曲しなくなる。従って、降伏電圧が高くなり、電導抵抗
が低くなる。請求項２の発明にかかるＭＯＳＦＥＴで
は、半導体基板と、該半導体基板内に形成された第１、
第２導電形ウェルと、該第１、第２導電形ウェル間の半
導体基板上に形成された隔離膜と、前記第１、第２導電
形ウェルが形成された半導体基板上に夫々形成されたゲ
ートと、相互所定間隔離隔され前記ゲートの両方側端下
部に夫々接続されるように前記第２導電形ウェル内に形
成された第１、第２ドリフト領域と、各第１、第２ドリ
フト領域内に夫々形成されたソース／ドレインと、前記
第１、第２導電形ウェル内に夫々形成され前記第１、第
２ドリフト領域と隔離膜とを介在して一方側に夫々形成
されたボディコンタクトと、前記ゲート及び隔離膜を包
含した半導体基板上に形成されソース／ドレイン及びボ
ディコンタクト表面が露出するようにコンタクトホール
の形成された第１絶縁膜と、該コンタクトホールを包含
した第１絶縁膜の所定部位に形成されたソース／ドレイ
ン電極と、前記ドリフト領域及びゲート上の第１絶縁膜
上に夫々位置し前記ソース／ドレイン電極と離隔される
ようにその間に形成され、電圧が印加されて電界を形成
する第１、第２電界板と、前記ソース／ドレイン電極及
び第１、第２電界板を包含した第１絶縁膜上に形成され
た第２絶縁膜と、を備えて構成されている。
この電界板に電圧を印加することにより、電流経路が歪
曲しなくなる。従って、降伏電圧が高くなり、電導抵抗
が低くなる。請求項２の発明にかかるＭＯＳＦＥＴで
は、半導体基板と、該半導体基板内に形成された第１、
第２導電形ウェルと、該第１、第２導電形ウェル間の半
導体基板上に形成された隔離膜と、前記第１、第２導電
形ウェルが形成された半導体基板上に夫々形成されたゲ
ートと、相互所定間隔離隔され前記ゲートの両方側端下
部に夫々接続されるように前記第２導電形ウェル内に形
成された第１、第２ドリフト領域と、各第１、第２ドリ
フト領域内に夫々形成されたソース／ドレインと、前記
第１、第２導電形ウェル内に夫々形成され前記第１、第
２ドリフト領域と隔離膜とを介在して一方側に夫々形成
されたボディコンタクトと、前記ゲート及び隔離膜を包
含した半導体基板上に形成されソース／ドレイン及びボ
ディコンタクト表面が露出するようにコンタクトホール
の形成された第１絶縁膜と、該コンタクトホールを包含
した第１絶縁膜の所定部位に形成されたソース／ドレイ
ン電極と、前記ドリフト領域及びゲート上の第１絶縁膜
上に夫々位置し前記ソース／ドレイン電極と離隔される
ようにその間に形成され、電圧が印加されて電界を形成
する第１、第２電界板と、前記ソース／ドレイン電極及
び第１、第２電界板を包含した第１絶縁膜上に形成され
た第２絶縁膜と、を備えて構成されている。
【００１７】かかる構成によれば、第１、第２電界板に
に電圧を印加することにより、電流歪曲経路をなくな
り、降伏電圧が高くなって電導抵抗が低くなる。請求項
３の発明にかかるＭＯＳＦＥＴでは、前記第１導電形ウ
ェルは、ｎウェルからなる。かかる構成によれば、ｎウ
ェルにゲート、ドレイン、ソースが形成される。
に電圧を印加することにより、電流歪曲経路をなくな
り、降伏電圧が高くなって電導抵抗が低くなる。請求項
３の発明にかかるＭＯＳＦＥＴでは、前記第１導電形ウ
ェルは、ｎウェルからなる。かかる構成によれば、ｎウ
ェルにゲート、ドレイン、ソースが形成される。
【００１８】請求項４の発明にかかるＭＯＳＦＥＴで
は、前記第２導電形ウェルは、ｐウェルからなる。かか
る構成によれば、ｐウェルにゲート、ドレイン、ソース
が形成される。請求項５の発明にかかるＭＯＳＦＥＴで
は、半導体基板と、該半導体基板内に形成された第１導
電形ウェルと、該第１導電形ウェルの形成された半導体
基板上に形成されたゲートと、該ゲートの一方側端下部
に接続されるように前記第１導電形ウェル内に形成され
たドリフト領域と、該ドリフト領域内に形成されたドレ
インと、前記ゲートの他方側端下部に接続されるように
前記第１導電形ウェル内に形成されたソースと、前記ゲ
ートを包含した半導体基板上に形成されソース及びドレ
イン表面が露出するようにコンタクトホールの形成され
た第１絶縁膜と、該コンタクトホールを包含した第１絶
縁膜の所定部位に形成されたソース／ドレイン電極と、
前記ドリフト領域及びゲート上の第１絶縁膜上に位置し
前記ソース／ドレイン電極と離隔されるようにその間に
形成され、電圧が印加されて電界を形成する電界板と、
前記ソース／ドレイン電極及び電界板を包含した第１絶
縁膜上に形成された第１絶縁膜と、を備えて構成されて
いる。
は、前記第２導電形ウェルは、ｐウェルからなる。かか
る構成によれば、ｐウェルにゲート、ドレイン、ソース
が形成される。請求項５の発明にかかるＭＯＳＦＥＴで
は、半導体基板と、該半導体基板内に形成された第１導
電形ウェルと、該第１導電形ウェルの形成された半導体
基板上に形成されたゲートと、該ゲートの一方側端下部
に接続されるように前記第１導電形ウェル内に形成され
たドリフト領域と、該ドリフト領域内に形成されたドレ
インと、前記ゲートの他方側端下部に接続されるように
前記第１導電形ウェル内に形成されたソースと、前記ゲ
ートを包含した半導体基板上に形成されソース及びドレ
イン表面が露出するようにコンタクトホールの形成され
た第１絶縁膜と、該コンタクトホールを包含した第１絶
縁膜の所定部位に形成されたソース／ドレイン電極と、
前記ドリフト領域及びゲート上の第１絶縁膜上に位置し
前記ソース／ドレイン電極と離隔されるようにその間に
形成され、電圧が印加されて電界を形成する電界板と、
前記ソース／ドレイン電極及び電界板を包含した第１絶
縁膜上に形成された第１絶縁膜と、を備えて構成されて
いる。
【００１９】かかる構成によれば、シングルウェル方式
において、電界板が形成される。請求項６の発明にかか
るＭＯＳＦＥＴでは、半導体基板と、該半導体基板内に
形成された第１導電形ウェルと、該第１導電形ウェルの
形成された半導体基板表面に形成されたゲートと、相互
所定間隔離隔され該ゲートの両方側端下部に夫々接続さ
れるように前記第１導電形ウェル内に形成された第１、
第２ドリフト領域と、前記第１、第２ドリフト領域内に
形成されたソース／ドレインと、前記第１導電形ウェル
内に形成され第１、第２ドリフト領域と隔離膜とを介在
して一方側に夫々形成されたボディコンタクトと、前記
ゲート及び隔離膜を包含した半導体基板上に形成されソ
ース／ドレイン及びボディコンタクト表面が露出するよ
うにコンタクトホールの形成された第１絶縁膜と、前記
コンタクトホールを包含した第１絶縁膜の所定部位に形
成されたソース／ドレイン電極と、前記ドリフト領域及
びゲート上の第１絶縁膜上に位置し前記ソース／ドレイ
ン電極と離隔されるようにその間に形成され、電圧が印
加されて電界を形成する第１、第２電界板と、前記ソー
ス／ドレイン電極及び第１、第２電界板を包含した絶縁
膜上に形成された第２絶縁膜と、を備えて構成されてい
る。
において、電界板が形成される。請求項６の発明にかか
るＭＯＳＦＥＴでは、半導体基板と、該半導体基板内に
形成された第１導電形ウェルと、該第１導電形ウェルの
形成された半導体基板表面に形成されたゲートと、相互
所定間隔離隔され該ゲートの両方側端下部に夫々接続さ
れるように前記第１導電形ウェル内に形成された第１、
第２ドリフト領域と、前記第１、第２ドリフト領域内に
形成されたソース／ドレインと、前記第１導電形ウェル
内に形成され第１、第２ドリフト領域と隔離膜とを介在
して一方側に夫々形成されたボディコンタクトと、前記
ゲート及び隔離膜を包含した半導体基板上に形成されソ
ース／ドレイン及びボディコンタクト表面が露出するよ
うにコンタクトホールの形成された第１絶縁膜と、前記
コンタクトホールを包含した第１絶縁膜の所定部位に形
成されたソース／ドレイン電極と、前記ドリフト領域及
びゲート上の第１絶縁膜上に位置し前記ソース／ドレイ
ン電極と離隔されるようにその間に形成され、電圧が印
加されて電界を形成する第１、第２電界板と、前記ソー
ス／ドレイン電極及び第１、第２電界板を包含した絶縁
膜上に形成された第２絶縁膜と、を備えて構成されてい
る。
【００２０】かかる構成によれば、第１、第２ドリフト
領域が形成されるものにおいて、第１第２電極板が形成
される。請求項７の発明にかかるＭＯＳＦＥＴでは、前
記第１導電形ウェルは、ｎウェル又はｐウェルからな
る。かかる構成によれば、ｎウェル又はｐウェルに第
１、第２電界板が形成される。
領域が形成されるものにおいて、第１第２電極板が形成
される。請求項７の発明にかかるＭＯＳＦＥＴでは、前
記第１導電形ウェルは、ｎウェル又はｐウェルからな
る。かかる構成によれば、ｎウェル又はｐウェルに第
１、第２電界板が形成される。
【００２１】請求項８の発明にかかるＭＯＳＦＥＴで
は、前記電界板は、金属を含んで構成されている。かか
る構成によれば、金属を含む電界板が形成される。請求
項９の発明にかかるＭＯＳＦＥＴでは、前記ゲートは、
１．２μ〜１．５μの長さに形成される。
は、前記電界板は、金属を含んで構成されている。かか
る構成によれば、金属を含む電界板が形成される。請求
項９の発明にかかるＭＯＳＦＥＴでは、前記ゲートは、
１．２μ〜１．５μの長さに形成される。
【００２２】かかる構成によれば、１．２μ〜１．５μ
の長さのゲートが形成される。請求項１０の発明にかか
るＭＯＳＦＥＴの製造方法では、半導体基板内に第１、
第２導電形ウェルを夫々形成する工程と、各第１、第２
導電形ウェル内にドリフト領域を夫々形成する工程と、
前記第１、第２導電形ウェル間の半導体基板上に隔離膜
を成長させる工程と、ゲート絶縁膜を形成する工程と、
各第１、第２導電形ウェル上のゲート絶縁膜上にゲート
を形成する工程と、該ゲートに隣接した部分のドリフト
領域に低濃度のｎ型及びｐ型不純物領域を夫々形成する
工程と、ソース／ドレインを形成する工程と、前記ゲー
ト及び隔離膜を包含した半導体基板全面にソース／ドレ
イン表面が露出するようにコンタクトの形成された絶縁
膜を形成する工程と、該絶縁膜上に金属薄膜を形成する
工程と、該金属薄膜をマスクを用いて食刻してソース／
ドレイン電極及び電界板を形成する工程と、を順次行う
ようにした。
の長さのゲートが形成される。請求項１０の発明にかか
るＭＯＳＦＥＴの製造方法では、半導体基板内に第１、
第２導電形ウェルを夫々形成する工程と、各第１、第２
導電形ウェル内にドリフト領域を夫々形成する工程と、
前記第１、第２導電形ウェル間の半導体基板上に隔離膜
を成長させる工程と、ゲート絶縁膜を形成する工程と、
各第１、第２導電形ウェル上のゲート絶縁膜上にゲート
を形成する工程と、該ゲートに隣接した部分のドリフト
領域に低濃度のｎ型及びｐ型不純物領域を夫々形成する
工程と、ソース／ドレインを形成する工程と、前記ゲー
ト及び隔離膜を包含した半導体基板全面にソース／ドレ
イン表面が露出するようにコンタクトの形成された絶縁
膜を形成する工程と、該絶縁膜上に金属薄膜を形成する
工程と、該金属薄膜をマスクを用いて食刻してソース／
ドレイン電極及び電界板を形成する工程と、を順次行う
ようにした。
【００２３】かかる構成によれば、ツィンウェル方式の
ものにおいて、電界板が形成される。請求項１１の発明
にかかるＭＯＳＦＥＴの製造方法では、前記ゲートに隣
接した部分のドリフト領域に低濃度のｎ型及びｐ型不純
物領域を夫々形成する工程は、前記ゲートを包含した絶
縁膜全面に第１マスクを形成する工程と、前記第２導電
形ウェル内に形成されたドリフト領域上のゲートと隣接
した側の絶縁膜が所定部位露出するように該第１マスク
を食刻する工程と、前記ゲートに自己整合して前記露出
部位に低濃度のｎ型不純物をイオン注入した後、前記第
１マスクを除去する工程と、前記ゲートを包含したゲー
ト絶縁膜の全面に第２マスクを形成する工程と、前記第
１導電形ウェル内に形成されたドリフト領域上のゲート
に隣接した側の絶縁膜が所定部位が露出するように該第
２マスクを食刻する工程と、前記ゲートに自己整合して
該露出部位に低濃度のｐ型不純物をイオン注入した後、
前記第２マスクを除去する工程と、拡散を施す工程と、
を含むようにした。
ものにおいて、電界板が形成される。請求項１１の発明
にかかるＭＯＳＦＥＴの製造方法では、前記ゲートに隣
接した部分のドリフト領域に低濃度のｎ型及びｐ型不純
物領域を夫々形成する工程は、前記ゲートを包含した絶
縁膜全面に第１マスクを形成する工程と、前記第２導電
形ウェル内に形成されたドリフト領域上のゲートと隣接
した側の絶縁膜が所定部位露出するように該第１マスク
を食刻する工程と、前記ゲートに自己整合して前記露出
部位に低濃度のｎ型不純物をイオン注入した後、前記第
１マスクを除去する工程と、前記ゲートを包含したゲー
ト絶縁膜の全面に第２マスクを形成する工程と、前記第
１導電形ウェル内に形成されたドリフト領域上のゲート
に隣接した側の絶縁膜が所定部位が露出するように該第
２マスクを食刻する工程と、前記ゲートに自己整合して
該露出部位に低濃度のｐ型不純物をイオン注入した後、
前記第２マスクを除去する工程と、拡散を施す工程と、
を含むようにした。
【００２４】かかる構成によれば、ゲートに隣接した部
分のドリフト領域に、低濃度のｎ型及びｐ型不純物領域
が夫々形成される。請求項１２の発明にかかるＭＯＳＦ
ＥＴの製造方法では、前記ソース／ドレインを形成する
工程は、前記ゲートを包含した絶縁膜全面に第１マスク
を形成する工程と、第１導電形ウェル、第２導電形ウェ
ル内に、夫々、埋没拡散領域を形成する工程と、前記第
１導電形ウェル内に形成された埋没拡散領域上の絶縁膜
表面及び第２導電形ウェル内に形成された埋没拡散領域
上の絶縁膜表面が所定部位が露出するように前記第１マ
スクを食刻する工程と、該露出部位に高濃度のｎ型不純
物をイオン注入した後前記第１マスクを除去する工程
と、前記ゲートを包含した絶縁膜全面に第２マスクを形
成する工程と、前記第１導電形ウェル内に形成された埋
没拡散領域上の絶縁膜表面及び第２導電形ウェル内に形
成された埋没拡散領域上の絶縁膜表面が所定部位が露出
するように該第２マスクを食刻する工程と、該露出部位
に高濃度のｐ型不純物をイオン注入した後前記第２マス
クを除去するする工程と、前記イオン注入領域を活性化
させる工程と、を含むようにした。
分のドリフト領域に、低濃度のｎ型及びｐ型不純物領域
が夫々形成される。請求項１２の発明にかかるＭＯＳＦ
ＥＴの製造方法では、前記ソース／ドレインを形成する
工程は、前記ゲートを包含した絶縁膜全面に第１マスク
を形成する工程と、第１導電形ウェル、第２導電形ウェ
ル内に、夫々、埋没拡散領域を形成する工程と、前記第
１導電形ウェル内に形成された埋没拡散領域上の絶縁膜
表面及び第２導電形ウェル内に形成された埋没拡散領域
上の絶縁膜表面が所定部位が露出するように前記第１マ
スクを食刻する工程と、該露出部位に高濃度のｎ型不純
物をイオン注入した後前記第１マスクを除去する工程
と、前記ゲートを包含した絶縁膜全面に第２マスクを形
成する工程と、前記第１導電形ウェル内に形成された埋
没拡散領域上の絶縁膜表面及び第２導電形ウェル内に形
成された埋没拡散領域上の絶縁膜表面が所定部位が露出
するように該第２マスクを食刻する工程と、該露出部位
に高濃度のｐ型不純物をイオン注入した後前記第２マス
クを除去するする工程と、前記イオン注入領域を活性化
させる工程と、を含むようにした。
【００２５】かかる構成によれば、第１、第２導電形ウ
ェル内の埋没拡散領域上の一方側にボディコンタクトの
形成されたソース／ドレインが形成される。請求項１３
の発明にかかるＭＯＳＦＥＴの製造方法では、半導体基
板内に第１、第２導電形ウェルを夫々形成する工程と、
該第１導電形ウェル内に第１、第２ｐ型ドリフト領域を
形成する工程と、前記第２導電形ウェル内に第１、第２
ｎ導電形ドリフト領域を形成する工程と、前記第１、第
２導電形ウェル間の半導体基板上に隔離膜を成長させる
工程と、前記第１、第２ｐ型ドリフト領域の両端及び前
記第、第２ｎ型ドリフト領域の両端に酸化膜を夫々成長
させる工程と、ゲート絶縁膜を形成する工程と、前記第
１、第２ｐ型ドリフト領域間のゲート絶縁膜上にゲート
を形成する工程と、該ゲートに隣接した部分の第１、第
２ｐ型ドリフト領域及び第１、第２ｎ型ドリフト領域に
低濃度のｎ型とｐ型不純物領域を形成する工程と、各第
１、第２ｎ型ドリフト領域内にソース／ドレイン領域を
活性させると共に酸化膜の両方側にボディコンタクトホ
ールを形成する工程と、前記ゲート及び隔離膜を包含し
た半導体基板全面にソース／ドレイン領域及びボディコ
ンタクト表面が露出するようにコンタクトホールの形成
された絶縁膜を形成する工程と、該絶縁膜上に金属薄膜
を形成する工程と、該金属薄膜をマスクを用いて食刻し
てソース／ドレイン電極及び第１、第２電界板を形成す
る工程と、を順次行うようにした。
ェル内の埋没拡散領域上の一方側にボディコンタクトの
形成されたソース／ドレインが形成される。請求項１３
の発明にかかるＭＯＳＦＥＴの製造方法では、半導体基
板内に第１、第２導電形ウェルを夫々形成する工程と、
該第１導電形ウェル内に第１、第２ｐ型ドリフト領域を
形成する工程と、前記第２導電形ウェル内に第１、第２
ｎ導電形ドリフト領域を形成する工程と、前記第１、第
２導電形ウェル間の半導体基板上に隔離膜を成長させる
工程と、前記第１、第２ｐ型ドリフト領域の両端及び前
記第、第２ｎ型ドリフト領域の両端に酸化膜を夫々成長
させる工程と、ゲート絶縁膜を形成する工程と、前記第
１、第２ｐ型ドリフト領域間のゲート絶縁膜上にゲート
を形成する工程と、該ゲートに隣接した部分の第１、第
２ｐ型ドリフト領域及び第１、第２ｎ型ドリフト領域に
低濃度のｎ型とｐ型不純物領域を形成する工程と、各第
１、第２ｎ型ドリフト領域内にソース／ドレイン領域を
活性させると共に酸化膜の両方側にボディコンタクトホ
ールを形成する工程と、前記ゲート及び隔離膜を包含し
た半導体基板全面にソース／ドレイン領域及びボディコ
ンタクト表面が露出するようにコンタクトホールの形成
された絶縁膜を形成する工程と、該絶縁膜上に金属薄膜
を形成する工程と、該金属薄膜をマスクを用いて食刻し
てソース／ドレイン電極及び第１、第２電界板を形成す
る工程と、を順次行うようにした。
【００２６】かかる構成によれば、ツィンウェル方式の
ものにおいて、夫々の導電形ウェルに第１、第２電界板
が形成される。請求項１４の発明にかかるＭＯＳＦＥＴ
の製造方法では、前記ゲートに隣接した部分の第１、第
２ｐ型ドリフト領域と第１、第２ｎ型ドリフト領域とに
低濃度のｎ型及びｐ型不純物領域を夫々形成する工程
は、前記ゲートを包含した絶縁膜全面に第１マスクを形
成する工程と、前記ゲート下部左右側の第１、第２ｎ型
ドリフト領域上の絶縁膜が所定部位が露出するように該
第１マスクを食刻する工程と、該露出部位に低濃度のｎ
型不純物をイオン注入した後、前記第１マスクを除去す
る工程と、前記ゲートを包含したゲート絶縁膜の全面に
第２マスクを形成する工程と、前記ゲート下部左右側の
第１、第２ｐ型ドリフト領域上の絶縁膜が所定部位が露
出するように該第２マスクを食刻する工程と、該露出部
位に低濃度のｐ型不純物をイオン注入した後、前記第２
マスクを除去する工程と、拡散を施す工程と、を含むよ
うにした。
ものにおいて、夫々の導電形ウェルに第１、第２電界板
が形成される。請求項１４の発明にかかるＭＯＳＦＥＴ
の製造方法では、前記ゲートに隣接した部分の第１、第
２ｐ型ドリフト領域と第１、第２ｎ型ドリフト領域とに
低濃度のｎ型及びｐ型不純物領域を夫々形成する工程
は、前記ゲートを包含した絶縁膜全面に第１マスクを形
成する工程と、前記ゲート下部左右側の第１、第２ｎ型
ドリフト領域上の絶縁膜が所定部位が露出するように該
第１マスクを食刻する工程と、該露出部位に低濃度のｎ
型不純物をイオン注入した後、前記第１マスクを除去す
る工程と、前記ゲートを包含したゲート絶縁膜の全面に
第２マスクを形成する工程と、前記ゲート下部左右側の
第１、第２ｐ型ドリフト領域上の絶縁膜が所定部位が露
出するように該第２マスクを食刻する工程と、該露出部
位に低濃度のｐ型不純物をイオン注入した後、前記第２
マスクを除去する工程と、拡散を施す工程と、を含むよ
うにした。
【００２７】かかる構成によれば、ゲートに隣接した部
分の第１、第２ｐ型ドリフト領域と第１、第２ｎ型ドリ
フト領域とに低濃度のｎ型及びｐ型不純物領域が夫々形
成される。請求項１５の発明にかかるＭＯＳＦＥＴの製
造方法では、前記第１、第２ｐ型ドリフト領域及び前記
第１、第２ｎ型ドリフト領域内にソース／ドレイン領域
を夫々形成すると共に、酸化膜両側にボディコンタクト
を形成する工程は、前記ゲートを包含した絶縁膜全面に
第１マスクを形成する工程と、前記第１、第２ｐ型ドリ
フト領域表面の所定部位、及び第１、第２ｎ型ドリフト
領域の両端に形成された酸化膜左右側半導体基板表面の
所定部位が露出するように前記第１マスクを食刻する工
程と、前記ゲートを包含した絶縁膜全面に第２マスクを
形成する工程と、前記第１、第２ｎ型ドリフト領域表面
の所定部位、及び第１、第２ｐ型ドリフト領域の両端に
形成された酸化膜左右側半導体基板表面の所定部位が露
出するように該第２マスクを食刻する工程と、該露出部
位に高濃度のｎ型不純物をイオン注入した後前記第２マ
スクを除去する工程と、前記イオン注入領域を活性化さ
せる工程と、を含むようにした。
分の第１、第２ｐ型ドリフト領域と第１、第２ｎ型ドリ
フト領域とに低濃度のｎ型及びｐ型不純物領域が夫々形
成される。請求項１５の発明にかかるＭＯＳＦＥＴの製
造方法では、前記第１、第２ｐ型ドリフト領域及び前記
第１、第２ｎ型ドリフト領域内にソース／ドレイン領域
を夫々形成すると共に、酸化膜両側にボディコンタクト
を形成する工程は、前記ゲートを包含した絶縁膜全面に
第１マスクを形成する工程と、前記第１、第２ｐ型ドリ
フト領域表面の所定部位、及び第１、第２ｎ型ドリフト
領域の両端に形成された酸化膜左右側半導体基板表面の
所定部位が露出するように前記第１マスクを食刻する工
程と、前記ゲートを包含した絶縁膜全面に第２マスクを
形成する工程と、前記第１、第２ｎ型ドリフト領域表面
の所定部位、及び第１、第２ｐ型ドリフト領域の両端に
形成された酸化膜左右側半導体基板表面の所定部位が露
出するように該第２マスクを食刻する工程と、該露出部
位に高濃度のｎ型不純物をイオン注入した後前記第２マ
スクを除去する工程と、前記イオン注入領域を活性化さ
せる工程と、を含むようにした。
【００２８】かかる構成によれば、第１、第２ｐ型ドリ
フト領域及び前記第１、第２ｎ型ドリフト領域内にソー
ス／ドレイン領域を夫々形成すると共に、酸化膜両側に
ボディコンタクトが形成される。請求項１６の発明にか
かるＭＯＳＦＥＴの製造方法では、前記第１導電形ウェ
ルは、ｐ型不純物をイオン注入後、拡散の工程により形
成される。
フト領域及び前記第１、第２ｎ型ドリフト領域内にソー
ス／ドレイン領域を夫々形成すると共に、酸化膜両側に
ボディコンタクトが形成される。請求項１６の発明にか
かるＭＯＳＦＥＴの製造方法では、前記第１導電形ウェ
ルは、ｐ型不純物をイオン注入後、拡散の工程により形
成される。
【００２９】かかる構成によれば、ｐ型不純物がイオン
注入され、拡散により第１導電形ウェルが形成される。
請求項１７の発明にかかるＭＯＳＦＥＴの製造方法で
は、前記第２導電形ウェルは、ｎ型不純物をイオン注入
した後、拡散の工程により形成される。かかる構成によ
れば、ｎ型不純物をイオン注入した後、拡散により第２
導電形ウェルが形成される。
注入され、拡散により第１導電形ウェルが形成される。
請求項１７の発明にかかるＭＯＳＦＥＴの製造方法で
は、前記第２導電形ウェルは、ｎ型不純物をイオン注入
した後、拡散の工程により形成される。かかる構成によ
れば、ｎ型不純物をイオン注入した後、拡散により第２
導電形ウェルが形成される。
【００３０】請求項１８の発明にかかるＭＯＳＦＥＴの
製造方法では、半導体基板内に第１導電形ウェルを形成
する工程と、該第１導電形ウェル内にドリフト領域を形
成する工程と、該ドリフト領域の形成された半導体基板
上にゲート絶縁膜を形成し該絶縁膜上にゲートを形成す
る工程と、該ゲートに隣接した部分のドリフト領域に低
濃度のｎ型又はｐ型不純物領域を形成する工程と、ソー
ス／ドレインを形成する工程と、前記ゲートを包含した
半導体基板全面にソース／ドレイン表面が露出するよう
にコンタクトホールの形成された絶縁膜を形成する工程
と、該絶縁膜上に金属薄膜を形成する工程と、前記金属
薄膜をマスクとして用い、食刻してソース／ドレイン電
極及び電界板を形成する工程と、を順次行うようにし
た。
製造方法では、半導体基板内に第１導電形ウェルを形成
する工程と、該第１導電形ウェル内にドリフト領域を形
成する工程と、該ドリフト領域の形成された半導体基板
上にゲート絶縁膜を形成し該絶縁膜上にゲートを形成す
る工程と、該ゲートに隣接した部分のドリフト領域に低
濃度のｎ型又はｐ型不純物領域を形成する工程と、ソー
ス／ドレインを形成する工程と、前記ゲートを包含した
半導体基板全面にソース／ドレイン表面が露出するよう
にコンタクトホールの形成された絶縁膜を形成する工程
と、該絶縁膜上に金属薄膜を形成する工程と、前記金属
薄膜をマスクとして用い、食刻してソース／ドレイン電
極及び電界板を形成する工程と、を順次行うようにし
た。
【００３１】かかる構成によれば、ゲートに隣接した部
分のドリフト領域に低濃度のｎ型及びｐ型不純物領域が
夫々形成される。請求項１９の発明にかかるＭＯＳＦＥ
Ｔの製造方法では、前記ゲートに隣接した部分のドリフ
ト領域に低濃度のｎ型及びｐ型不純物領域を夫々形成す
る工程は、前記ゲートを包含した絶縁膜全面にマスクを
形成する工程と、前記ドリフト領域上のゲートに隣接し
た側の絶縁膜が所定部位が露出するようにマスクを食刻
する工程と、前記ゲートに自己整合して前記露出部位に
低濃度のｎ型又はｐ型不純物をイオン注入した後、前記
マスクを除去する工程と、拡散を施す工程と、を含むよ
うにした。
分のドリフト領域に低濃度のｎ型及びｐ型不純物領域が
夫々形成される。請求項１９の発明にかかるＭＯＳＦＥ
Ｔの製造方法では、前記ゲートに隣接した部分のドリフ
ト領域に低濃度のｎ型及びｐ型不純物領域を夫々形成す
る工程は、前記ゲートを包含した絶縁膜全面にマスクを
形成する工程と、前記ドリフト領域上のゲートに隣接し
た側の絶縁膜が所定部位が露出するようにマスクを食刻
する工程と、前記ゲートに自己整合して前記露出部位に
低濃度のｎ型又はｐ型不純物をイオン注入した後、前記
マスクを除去する工程と、拡散を施す工程と、を含むよ
うにした。
【００３２】かかる構成によれば、ゲートに隣接した部
分のドリフト領域に低濃度のｎ型及びｐ型不純物領域が
夫々形成される。請求項２０の発明にかかるＭＯＳＦＥ
Ｔの製造方法では、前記ソース／ドレインを形成する工
程は、前記ゲートを包含した絶縁膜全面にマスクを形成
する工程と、前記第１導電形ウェル内に埋没拡散領域を
形成する工程と、前記埋没拡散領域上の絶縁膜表面の所
定部位が露出するように前記マスクを食刻する工程と、
該露出部位に高濃度のｎ型又はｐ不純物をイオン注入し
た後前記マスクを除去する工程と、前記イオン注入領域
を活性化させる工程と、を含むようにした。
分のドリフト領域に低濃度のｎ型及びｐ型不純物領域が
夫々形成される。請求項２０の発明にかかるＭＯＳＦＥ
Ｔの製造方法では、前記ソース／ドレインを形成する工
程は、前記ゲートを包含した絶縁膜全面にマスクを形成
する工程と、前記第１導電形ウェル内に埋没拡散領域を
形成する工程と、前記埋没拡散領域上の絶縁膜表面の所
定部位が露出するように前記マスクを食刻する工程と、
該露出部位に高濃度のｎ型又はｐ不純物をイオン注入し
た後前記マスクを除去する工程と、前記イオン注入領域
を活性化させる工程と、を含むようにした。
【００３３】かかる構成によれば、第１導電形ウェル内
の埋没拡散領域上の一方側にボディコンタクトの形成さ
れたソース／ドレインが形成される。請求項２１の発明
にかかるＭＯＳＦＥＴの製造方法では、半導体基板内に
第１導電形ウェルを形成する工程と、該第１導電形ウェ
ル内に第１、第２ドリフト領域を夫々形成する工程と、
各第１、第２ドリフト領域の両方側端に酸化膜を成長さ
せる工程と、ゲート絶縁膜を形成する工程と、各第１、
第２ドリフト領域間のゲート絶縁膜上にゲートを形成す
る工程と、該ゲートに隣接した部分の第１、第２ドリフ
ト領域に低濃度のｎ型又はｐ型不純物領域を形成する工
程と、各第１、第２ドリフト領域内にソース／ドレイン
領域を形成すると共に酸化膜の両方側にボディコンタク
トを形成する工程と、前記ゲートを包含した半導体基板
全面にソース／ドレイン領域及びボディコンタクト表面
が露出するようにコンタクトホールの形成された絶縁膜
を形成する工程と、該絶縁膜上に金属薄膜を形成する工
程と、該金属薄膜をマスクを用いて食刻してソース／ド
レイン電極及び第１、第２電界板を形成する工程と、を
順次行うようにした。
の埋没拡散領域上の一方側にボディコンタクトの形成さ
れたソース／ドレインが形成される。請求項２１の発明
にかかるＭＯＳＦＥＴの製造方法では、半導体基板内に
第１導電形ウェルを形成する工程と、該第１導電形ウェ
ル内に第１、第２ドリフト領域を夫々形成する工程と、
各第１、第２ドリフト領域の両方側端に酸化膜を成長さ
せる工程と、ゲート絶縁膜を形成する工程と、各第１、
第２ドリフト領域間のゲート絶縁膜上にゲートを形成す
る工程と、該ゲートに隣接した部分の第１、第２ドリフ
ト領域に低濃度のｎ型又はｐ型不純物領域を形成する工
程と、各第１、第２ドリフト領域内にソース／ドレイン
領域を形成すると共に酸化膜の両方側にボディコンタク
トを形成する工程と、前記ゲートを包含した半導体基板
全面にソース／ドレイン領域及びボディコンタクト表面
が露出するようにコンタクトホールの形成された絶縁膜
を形成する工程と、該絶縁膜上に金属薄膜を形成する工
程と、該金属薄膜をマスクを用いて食刻してソース／ド
レイン電極及び第１、第２電界板を形成する工程と、を
順次行うようにした。
【００３４】かかる構成によれば、第１、第２ドリフト
領域を形成するものにおいて、第１、第２電界板が形成
される。請求項２２の発明にかかるＭＯＳＦＥＴの製造
方法では、前記ゲートに隣接した部分の第１、第２ドリ
フト領域に低濃度のｎ型及びｐ型不純物領域を夫々形成
する工程は、前記ゲートを包含した絶縁膜全面にマスク
を形成する工程と、前記ゲート下部左右側の第１、第２
ドリフト領域上の絶縁膜が所定部位が露出するようにマ
スクを食刻する工程と、前記露出部位に低濃度のｎ型又
はｐ型不純物をイオン注入した後、前記マスクを除去す
る工程と、拡散を施す工程と、を含むようにした。
領域を形成するものにおいて、第１、第２電界板が形成
される。請求項２２の発明にかかるＭＯＳＦＥＴの製造
方法では、前記ゲートに隣接した部分の第１、第２ドリ
フト領域に低濃度のｎ型及びｐ型不純物領域を夫々形成
する工程は、前記ゲートを包含した絶縁膜全面にマスク
を形成する工程と、前記ゲート下部左右側の第１、第２
ドリフト領域上の絶縁膜が所定部位が露出するようにマ
スクを食刻する工程と、前記露出部位に低濃度のｎ型又
はｐ型不純物をイオン注入した後、前記マスクを除去す
る工程と、拡散を施す工程と、を含むようにした。
【００３５】かかる構成によれば、ゲートに隣接した部
分の第１、第２ドリフト領域に低濃度のｎ型及びｐ型不
純物領域が夫々形成される。請求項２３の発明にかかる
ＭＯＳＦＥＴの製造方法では、前記第１、第２ドリフト
領域にソース／ドレインを形成すると共に、酸化膜両側
にボディコンタクトを形成する工程は、前記ゲートを包
含した絶縁膜全面に第１マスクを形成する工程と、前記
第１、第２ドリフト領域両端に形成された酸化膜左右側
の半導体基板表面が所定部位が露出するように前記第１
マスクを食刻する工程と、該露出部位に高濃度のｎ型又
はｐ不純物をイオン注入した後前記第１マスクを除去す
る工程と、前記ゲートを包含した絶縁膜全面に第２マス
クを形成する工程と、前記第１、第２ドリフト領域表面
が所定部位が露出するように該第２マスクを食刻する工
程と、該露出部位に高濃度のｎ型又はｐ型不純物をイオ
ン注入した後、前記第２マスクを除去する工程と、前記
イオン注入領域を活性化させる工程と、を含むようにし
た。
分の第１、第２ドリフト領域に低濃度のｎ型及びｐ型不
純物領域が夫々形成される。請求項２３の発明にかかる
ＭＯＳＦＥＴの製造方法では、前記第１、第２ドリフト
領域にソース／ドレインを形成すると共に、酸化膜両側
にボディコンタクトを形成する工程は、前記ゲートを包
含した絶縁膜全面に第１マスクを形成する工程と、前記
第１、第２ドリフト領域両端に形成された酸化膜左右側
の半導体基板表面が所定部位が露出するように前記第１
マスクを食刻する工程と、該露出部位に高濃度のｎ型又
はｐ不純物をイオン注入した後前記第１マスクを除去す
る工程と、前記ゲートを包含した絶縁膜全面に第２マス
クを形成する工程と、前記第１、第２ドリフト領域表面
が所定部位が露出するように該第２マスクを食刻する工
程と、該露出部位に高濃度のｎ型又はｐ型不純物をイオ
ン注入した後、前記第２マスクを除去する工程と、前記
イオン注入領域を活性化させる工程と、を含むようにし
た。
【００３６】かかる構成によれば、第１、第２ドリフト
領域にソース／ドレインが形成されると共に、酸化膜両
側にボディコンタクトが形成される。請求項２４の発明
にかかるＭＯＳＦＥＴの製造方法では、前記第１導電形
ウェルは、ｐ型又はｎ型不純物をイオン注入した後、拡
散を施して形成される。かかる構成によれば、ｐ型又は
ｎ型不純物をイオン注入し、拡散により第１導電形ウェ
ルが形成される。
領域にソース／ドレインが形成されると共に、酸化膜両
側にボディコンタクトが形成される。請求項２４の発明
にかかるＭＯＳＦＥＴの製造方法では、前記第１導電形
ウェルは、ｐ型又はｎ型不純物をイオン注入した後、拡
散を施して形成される。かかる構成によれば、ｐ型又は
ｎ型不純物をイオン注入し、拡散により第１導電形ウェ
ルが形成される。
【００３７】請求項２５の発明にかかるＭＯＳＦＥＴの
製造方法では、前記ゲートは、１．２μｍ〜１．５μｍ
の長さに形成される。かかる構成によれば、１．２μｍ
〜１．５μｍの長さのゲートが形成される。請求項２６
の発明にかかるＭＯＳＦＥＴの製造方法では、前記電界
板は、ゲート電圧と同じ電圧又は該ゲート電圧とは異な
る所定電圧が印加されるように形成される。
製造方法では、前記ゲートは、１．２μｍ〜１．５μｍ
の長さに形成される。かかる構成によれば、１．２μｍ
〜１．５μｍの長さのゲートが形成される。請求項２６
の発明にかかるＭＯＳＦＥＴの製造方法では、前記電界
板は、ゲート電圧と同じ電圧又は該ゲート電圧とは異な
る所定電圧が印加されるように形成される。
【００３８】かかる構成によれば、電界板には、ゲート
電圧と同じ電圧又は該ゲート電圧とは異なる所定電圧が
印加されるようになる。請求項２７の発明にかかるＭＯ
ＳＦＥＴの製造方法では、前記ＭＯＳＦＥＴは、20ｖ〜
600 ｖ範囲内の降伏電圧値を有するように形成される。
かかる構成によれば、20ｖ〜600 ｖ範囲内の降伏電圧値
を有するＭＯＳＦＥＴが形成される。
電圧と同じ電圧又は該ゲート電圧とは異なる所定電圧が
印加されるようになる。請求項２７の発明にかかるＭＯ
ＳＦＥＴの製造方法では、前記ＭＯＳＦＥＴは、20ｖ〜
600 ｖ範囲内の降伏電圧値を有するように形成される。
かかる構成によれば、20ｖ〜600 ｖ範囲内の降伏電圧値
を有するＭＯＳＦＥＴが形成される。
【００３９】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図１５に基づいて説明する。まず、本発明に係るＭＯ
ＳＦＥＴの第１の実施の形態について説明する。
〜図１５に基づいて説明する。まず、本発明に係るＭＯ
ＳＦＥＴの第１の実施の形態について説明する。
【００４０】第１の実施の形態においては、半導体基板
と、該基板内に形成された第１、第２導電形ウェルと、
前記第１、第２導電形ウェル間の基板上に形成された隔
離膜と、前記第１、第２導電形ウェルが形成された基板
上に夫々形成されたゲートと、該ゲートの一方側端下部
に接続されるように第１、第２導電形ウェル内に夫々形
成されたドリフト領域と、各ドリフト領域内に夫々形成
されたドレインと、前記ゲートの他方側端下部に接続さ
れるように第１、第２導電形ウェル内に夫々形成された
埋没拡散領域を有したソースと、前記第１、第２導電形
ウェル内に夫々形成され該ソースの一方側に形成された
ボディコンタクトと、前記ゲート及び隔離膜を包含した
基板上に形成されソース及びドレインの表面が露出する
ようにコンタクトホールの形成された第１絶縁膜と、該
第１絶縁膜の所定部位に夫々形成されたソース／ドレイ
ン電極と、前記ドリフト領域及びゲート上の第１絶縁膜
上に夫々位置し前記ソース／ドレイン電極と離隔される
ようにその間に形成された電界板と、前記ソース／ドレ
イン電極及び電界板を包含した第１絶縁膜上に形成され
た第２絶縁膜と、から構成されている。
と、該基板内に形成された第１、第２導電形ウェルと、
前記第１、第２導電形ウェル間の基板上に形成された隔
離膜と、前記第１、第２導電形ウェルが形成された基板
上に夫々形成されたゲートと、該ゲートの一方側端下部
に接続されるように第１、第２導電形ウェル内に夫々形
成されたドリフト領域と、各ドリフト領域内に夫々形成
されたドレインと、前記ゲートの他方側端下部に接続さ
れるように第１、第２導電形ウェル内に夫々形成された
埋没拡散領域を有したソースと、前記第１、第２導電形
ウェル内に夫々形成され該ソースの一方側に形成された
ボディコンタクトと、前記ゲート及び隔離膜を包含した
基板上に形成されソース及びドレインの表面が露出する
ようにコンタクトホールの形成された第１絶縁膜と、該
第１絶縁膜の所定部位に夫々形成されたソース／ドレイ
ン電極と、前記ドリフト領域及びゲート上の第１絶縁膜
上に夫々位置し前記ソース／ドレイン電極と離隔される
ようにその間に形成された電界板と、前記ソース／ドレ
イン電極及び電界板を包含した第１絶縁膜上に形成され
た第２絶縁膜と、から構成されている。
【００４１】そして、本発明の第１の実施の形態の高電
圧ＭＯＳＦＥＴの製造方法においては、半導体基板内に
第１、第２導電形ウェルを夫々形成する工程と、各第
１、第２導電形ウェル内にドリフト領域を夫々形成する
工程と、前記第１、第２導電形ウェル間の基板上に隔離
膜を成長させる工程と、ゲート絶縁膜を形成する工程
と、各第１、第２導電形ウェル上のゲート絶縁膜上にゲ
ートを形成する工程と、該ゲートに隣接した部分のドリ
フト領域に低濃度のｎ型及びｐ型不純物領域を夫々形成
する工程と、各埋没拡散領域上の一方側にボディコンタ
クトの形成されたソース／ドレインを形成する工程と、
前記ゲート及び隔離膜を包含した基板全面にソース／ド
レイン表面が露出するようにコンタクトの形成された絶
縁膜を形成する工程と、該絶縁膜上に金属薄膜を形成す
る工程と、該金属薄膜をマスクを用いて食刻してソース
／ドレイン電極及び金属電界板を形成する工程と、を順
次行うようになっている。
圧ＭＯＳＦＥＴの製造方法においては、半導体基板内に
第１、第２導電形ウェルを夫々形成する工程と、各第
１、第２導電形ウェル内にドリフト領域を夫々形成する
工程と、前記第１、第２導電形ウェル間の基板上に隔離
膜を成長させる工程と、ゲート絶縁膜を形成する工程
と、各第１、第２導電形ウェル上のゲート絶縁膜上にゲ
ートを形成する工程と、該ゲートに隣接した部分のドリ
フト領域に低濃度のｎ型及びｐ型不純物領域を夫々形成
する工程と、各埋没拡散領域上の一方側にボディコンタ
クトの形成されたソース／ドレインを形成する工程と、
前記ゲート及び隔離膜を包含した基板全面にソース／ド
レイン表面が露出するようにコンタクトの形成された絶
縁膜を形成する工程と、該絶縁膜上に金属薄膜を形成す
る工程と、該金属薄膜をマスクを用いて食刻してソース
／ドレイン電極及び金属電界板を形成する工程と、を順
次行うようになっている。
【００４２】また、本発明に係る高電圧ＭＯＳＦＥＴの
構造の第２の実施の形態においては、半導体基板と、該
基板内に形成された第１、第２導電形ウェルと、前記第
１、第２導電形ウェル間の基板上に形成された隔離膜
と、前記第１、第２導電形ウェルが形成された基板上に
夫々形成されたゲートと、相互所定間隔離隔され該ゲー
トの両方側端下部に夫々接続されるように前記第１導電
形ウェル内に形成された第１、第２ドリフト領域と、相
互所定間隔離隔され前記ゲートの両方側端下部に夫々接
続されるように前記第２導電形ウェル内に形成された第
１、第２ドリフト領域と、各第１、第２ドリフト領域内
に夫々形成されたソース／ドレインと、前記第１、第２
導電形ウェル内に夫々形成され前記第１、第２ドリフト
領域と隔離膜とを介在して一方側に夫々形成されたボデ
ィコンタクトと、前記ゲート及び隔離膜を包含した基板
上に形成されソース／ドレイン及びボディコンタクト表
面が露出するようにコンタクトホールの形成された第１
絶縁膜と、該コンタクトホールを包含した第１絶縁膜の
所定部位に形成されたソース／ドレイン電極と、前記ド
リフト領域及びゲート上の第１絶縁膜上に夫々位置し前
記ソース／ドレイン電極と離隔されるようにその間に形
成された第１、第２金属電界板と、前記ソース／ドレイ
ン電極及び第１、第２金属電界板を包含した第１絶縁膜
上に形成された第２絶縁膜と、から構成されている。
構造の第２の実施の形態においては、半導体基板と、該
基板内に形成された第１、第２導電形ウェルと、前記第
１、第２導電形ウェル間の基板上に形成された隔離膜
と、前記第１、第２導電形ウェルが形成された基板上に
夫々形成されたゲートと、相互所定間隔離隔され該ゲー
トの両方側端下部に夫々接続されるように前記第１導電
形ウェル内に形成された第１、第２ドリフト領域と、相
互所定間隔離隔され前記ゲートの両方側端下部に夫々接
続されるように前記第２導電形ウェル内に形成された第
１、第２ドリフト領域と、各第１、第２ドリフト領域内
に夫々形成されたソース／ドレインと、前記第１、第２
導電形ウェル内に夫々形成され前記第１、第２ドリフト
領域と隔離膜とを介在して一方側に夫々形成されたボデ
ィコンタクトと、前記ゲート及び隔離膜を包含した基板
上に形成されソース／ドレイン及びボディコンタクト表
面が露出するようにコンタクトホールの形成された第１
絶縁膜と、該コンタクトホールを包含した第１絶縁膜の
所定部位に形成されたソース／ドレイン電極と、前記ド
リフト領域及びゲート上の第１絶縁膜上に夫々位置し前
記ソース／ドレイン電極と離隔されるようにその間に形
成された第１、第２金属電界板と、前記ソース／ドレイ
ン電極及び第１、第２金属電界板を包含した第１絶縁膜
上に形成された第２絶縁膜と、から構成されている。
【００４３】そして、本発明の第２の実施の形態の高電
圧ＭＯＳＦＥＴの製造方法においては、半導体基板内に
第１、第２導電形ウェルを夫々形成する工程と、該第１
導電形ウェル内に第１、第２ｐ型ドリフト領域を形成す
る工程と、前記第２導電形ウェル内に第１、第２ｎ導電
形ドリフト領域を形成する工程と、前記第１、第２導電
形ウェル間の基板上に隔離膜を成長させる工程と、前記
第１、第２ｐ型ドリフト領域の両端及び前記第１、第２
ｎ型ドリフト領域の両端に酸化膜を夫々成長させる工程
と、ゲート絶縁膜を形成する工程と、前記第１、第２ｐ
型ドリフト領域間のゲート絶縁膜上にゲートを形成する
工程と、該ゲートに隣接した部分の第１、第２ｐ型ドリ
フト領域及び第１、第２ｎ型ドリフト領域に低濃度のｎ
型とｐ型不純物領域を形成する工程と、各第１、第２ｎ
型ドリフト領域内にソース／ドレイン領域を活性させる
と共に酸化膜の両方側にボディコンタクトホールを形成
する工程と、前記ゲート及び隔離膜を包含した基板全面
にソース／ドレイン領域及びボディコンタクト表面が露
出するようにコンタクトホールの形成された絶縁膜を形
成する工程と、該絶縁膜上に金属薄膜を形成する工程
と、該金属薄膜をマスクを用いて食刻してソース／ドレ
イン電極及び第１、第２金属電界板を形成する工程と、
を順次行うようになっている。
圧ＭＯＳＦＥＴの製造方法においては、半導体基板内に
第１、第２導電形ウェルを夫々形成する工程と、該第１
導電形ウェル内に第１、第２ｐ型ドリフト領域を形成す
る工程と、前記第２導電形ウェル内に第１、第２ｎ導電
形ドリフト領域を形成する工程と、前記第１、第２導電
形ウェル間の基板上に隔離膜を成長させる工程と、前記
第１、第２ｐ型ドリフト領域の両端及び前記第１、第２
ｎ型ドリフト領域の両端に酸化膜を夫々成長させる工程
と、ゲート絶縁膜を形成する工程と、前記第１、第２ｐ
型ドリフト領域間のゲート絶縁膜上にゲートを形成する
工程と、該ゲートに隣接した部分の第１、第２ｐ型ドリ
フト領域及び第１、第２ｎ型ドリフト領域に低濃度のｎ
型とｐ型不純物領域を形成する工程と、各第１、第２ｎ
型ドリフト領域内にソース／ドレイン領域を活性させる
と共に酸化膜の両方側にボディコンタクトホールを形成
する工程と、前記ゲート及び隔離膜を包含した基板全面
にソース／ドレイン領域及びボディコンタクト表面が露
出するようにコンタクトホールの形成された絶縁膜を形
成する工程と、該絶縁膜上に金属薄膜を形成する工程
と、該金属薄膜をマスクを用いて食刻してソース／ドレ
イン電極及び第１、第２金属電界板を形成する工程と、
を順次行うようになっている。
【００４４】又、本発明に係る高電圧ＭＯＳＦＥＴの構
造の第３の実施の形態においては、半導体基板と、該基
板内に形成された第１導電形ウェルと、該第１導電形ウ
ェルの形成された基板上に形成されたゲートと、該ゲー
トの一方側端下部に接続されるように前記第１導電形ウ
ェル内に形成されたドリフト領域と、該ドリフト領域内
に形成されたドレインと、前記ゲートの他方側端下部に
接続されるように前記第１導電形ウェル内に形成された
埋没拡散領域を有するソースと、前記第１導電形ウェル
内に形成され埋没拡散領域を有したソースの一方側に形
成されたボディコンタクトと、前記ゲートを包含した基
板上に形成されソース及びドレイン表面が露出するよう
にコンタクトホールの形成された第１絶縁膜と、該コン
タクトホールを包含した第１絶縁膜の所定部位に形成さ
れたソース／ドレイン電極と、前記ドリフト領域及びゲ
ート上の第１絶縁膜上に位置し前記ソース／ドレイン電
極と離隔されるようにその間に形成された金属電界板
と、前記ソース／ドレイン電極及び金属電界板を包含し
た第１絶縁膜上に形成された第１絶縁膜と、から構成さ
れている。
造の第３の実施の形態においては、半導体基板と、該基
板内に形成された第１導電形ウェルと、該第１導電形ウ
ェルの形成された基板上に形成されたゲートと、該ゲー
トの一方側端下部に接続されるように前記第１導電形ウ
ェル内に形成されたドリフト領域と、該ドリフト領域内
に形成されたドレインと、前記ゲートの他方側端下部に
接続されるように前記第１導電形ウェル内に形成された
埋没拡散領域を有するソースと、前記第１導電形ウェル
内に形成され埋没拡散領域を有したソースの一方側に形
成されたボディコンタクトと、前記ゲートを包含した基
板上に形成されソース及びドレイン表面が露出するよう
にコンタクトホールの形成された第１絶縁膜と、該コン
タクトホールを包含した第１絶縁膜の所定部位に形成さ
れたソース／ドレイン電極と、前記ドリフト領域及びゲ
ート上の第１絶縁膜上に位置し前記ソース／ドレイン電
極と離隔されるようにその間に形成された金属電界板
と、前記ソース／ドレイン電極及び金属電界板を包含し
た第１絶縁膜上に形成された第１絶縁膜と、から構成さ
れている。
【００４５】そして、本発明の第３の実施の形態の高電
圧ＭＯＳＦＥＴの製造方法においては、半導体基板内に
第１導電形ウェルを形成する工程と、該第１導電形ウェ
ル内にドリフト領域を形成する工程と、該ドリフト領域
の形成された基板上にゲート絶縁膜を形成し該絶縁膜上
にゲートを形成する工程と、該ゲートに隣接した部分の
ドリフト領域に低濃度のｎ型又はｐ型不純物領域を形成
する工程と、前記第１導電形ウェル内に埋没拡散領域を
形成する工程と、該埋没拡散領域上の一方側にボディコ
ンタクトの形成されたソース／ドレインを形成する工程
と、前記ゲートを包含した基板全面にソース／ドレイン
表面が露出するようにコンタクトホールの形成された絶
縁膜を形成する工程と、該絶縁膜上に金属薄膜を形成す
る工程と、前記金属薄膜をマスクを用いて食刻してソー
ス／ドレイン電極及び金属電界板を形成する工程と、を
順次行うようになっている。
圧ＭＯＳＦＥＴの製造方法においては、半導体基板内に
第１導電形ウェルを形成する工程と、該第１導電形ウェ
ル内にドリフト領域を形成する工程と、該ドリフト領域
の形成された基板上にゲート絶縁膜を形成し該絶縁膜上
にゲートを形成する工程と、該ゲートに隣接した部分の
ドリフト領域に低濃度のｎ型又はｐ型不純物領域を形成
する工程と、前記第１導電形ウェル内に埋没拡散領域を
形成する工程と、該埋没拡散領域上の一方側にボディコ
ンタクトの形成されたソース／ドレインを形成する工程
と、前記ゲートを包含した基板全面にソース／ドレイン
表面が露出するようにコンタクトホールの形成された絶
縁膜を形成する工程と、該絶縁膜上に金属薄膜を形成す
る工程と、前記金属薄膜をマスクを用いて食刻してソー
ス／ドレイン電極及び金属電界板を形成する工程と、を
順次行うようになっている。
【００４６】更に、本発明に係る高電圧のＭＯＳＦＥＴ
の構造の第４の実施の形態においては、半導体基板と、
該基板内に形成された第１導電形ウェルと、該第１導電
形ウェルの形成された基板表面に形成されたゲートと、
相互所定間隔離隔され該ゲートの両方側端下部に夫々接
続されるように前記第１導電形ウェル内に形成された第
１、第２ドリフト領域と、前記第１、第２ドリフト領域
内に形成されたソース／ドレインと、前記第１導電形ウ
ェル内に形成され第１、第２ドリフト領域と隔離膜とを
介在して一方側に夫々形成されたボディコンタクトと、
前記ゲート及び隔離膜を包含した基板上に形成されソー
ス／ドレイン及びボディコンタクト表面が露出するよう
にコンタクトホールの形成された第１絶縁膜と、前記コ
ンタクトホールを包含した第１絶縁膜の所定部位に形成
されたソース／ドレイン電極と、前記ドリフト領域及び
ゲート上の第１絶縁膜上に位置し前記ソース／ドレイン
電極と離隔されるようにその間に形成された第１、第２
電界板と、前記ソース／ドレイン電極及び第１、第２電
界板を包含した絶縁膜上に形成された第２絶縁膜と、か
ら構成されている。
の構造の第４の実施の形態においては、半導体基板と、
該基板内に形成された第１導電形ウェルと、該第１導電
形ウェルの形成された基板表面に形成されたゲートと、
相互所定間隔離隔され該ゲートの両方側端下部に夫々接
続されるように前記第１導電形ウェル内に形成された第
１、第２ドリフト領域と、前記第１、第２ドリフト領域
内に形成されたソース／ドレインと、前記第１導電形ウ
ェル内に形成され第１、第２ドリフト領域と隔離膜とを
介在して一方側に夫々形成されたボディコンタクトと、
前記ゲート及び隔離膜を包含した基板上に形成されソー
ス／ドレイン及びボディコンタクト表面が露出するよう
にコンタクトホールの形成された第１絶縁膜と、前記コ
ンタクトホールを包含した第１絶縁膜の所定部位に形成
されたソース／ドレイン電極と、前記ドリフト領域及び
ゲート上の第１絶縁膜上に位置し前記ソース／ドレイン
電極と離隔されるようにその間に形成された第１、第２
電界板と、前記ソース／ドレイン電極及び第１、第２電
界板を包含した絶縁膜上に形成された第２絶縁膜と、か
ら構成されている。
【００４７】そして、本発明の第４の実施の形態の高電
圧ＭＯＳＦＥＴの製造方法においては、半導体基板内に
第１導電形ウェルを形成する工程と、該第１導電形ウェ
ル内に第１、第２ドリフト領域を夫々形成する工程と、
各第１、第２ドリフト領域の両方側端に酸化膜を成長さ
せる工程と、ゲート絶縁膜を形成する工程と、各第１、
第２ドリフト領域間のゲート絶縁膜上にゲートを形成す
る工程と、該ゲートに隣接した部分の第１、第２ドリフ
ト領域に低濃度のｎ型又はｐ型不純物領域を形成する工
程と、各第１、第２ドリフト領域内にソース／ドレイン
領域を形成すると共に酸化膜の両方側にボディコンタク
トを形成する工程と、前記ゲートを包含した基板全面に
ソース／ドレイン領域及びボディコンタクト表面が露出
するようにコンタクトホールの形成された絶縁膜を形成
する工程と、該絶縁膜上に金属薄膜を形成する工程と、
該金属薄膜をマスクを用いて食刻してソース／ドレイン
電極及び第１、第２金属電界板を形成する工程と、を順
次行うようになっている。
圧ＭＯＳＦＥＴの製造方法においては、半導体基板内に
第１導電形ウェルを形成する工程と、該第１導電形ウェ
ル内に第１、第２ドリフト領域を夫々形成する工程と、
各第１、第２ドリフト領域の両方側端に酸化膜を成長さ
せる工程と、ゲート絶縁膜を形成する工程と、各第１、
第２ドリフト領域間のゲート絶縁膜上にゲートを形成す
る工程と、該ゲートに隣接した部分の第１、第２ドリフ
ト領域に低濃度のｎ型又はｐ型不純物領域を形成する工
程と、各第１、第２ドリフト領域内にソース／ドレイン
領域を形成すると共に酸化膜の両方側にボディコンタク
トを形成する工程と、前記ゲートを包含した基板全面に
ソース／ドレイン領域及びボディコンタクト表面が露出
するようにコンタクトホールの形成された絶縁膜を形成
する工程と、該絶縁膜上に金属薄膜を形成する工程と、
該金属薄膜をマスクを用いて食刻してソース／ドレイン
電極及び第１、第２金属電界板を形成する工程と、を順
次行うようになっている。
【００４８】以下、図面を用いて本発明の実施例につい
てさらに詳しく説明する。先ず、理想的な電力ＭＯＳＦ
ＥＴにおいては、最小の面積で最大の降伏電圧を具現す
るために完全なＲＥＳＵＲＦ効果（基板表面の電界が減
少する現像）が奏されるべきであって、このような完全
なＲＥＳＵＲＦ効果が奏されると、電流電導経路に歪曲
が発生されず、電導抵抗が理想値に近似される。
てさらに詳しく説明する。先ず、理想的な電力ＭＯＳＦ
ＥＴにおいては、最小の面積で最大の降伏電圧を具現す
るために完全なＲＥＳＵＲＦ効果（基板表面の電界が減
少する現像）が奏されるべきであって、このような完全
なＲＥＳＵＲＦ効果が奏されると、電流電導経路に歪曲
が発生されず、電導抵抗が理想値に近似される。
【００４９】しかし、実際、素子の製造に際しては、降
伏電圧と電導抵抗とを相互折衝すべきであるため、降伏
電圧を最大値にし、電導抵抗を低くさせて素子を設計す
ることは難しいことである。そこで、本発明では、この
ような点を鑑みて、従来ＬＤＭＯＳＦＥＴ、ＲＥＳＵＲ
Ｆ ＬＣＭＯＳＦＥＴ、及びＲＥＳＵＲＦ ＥＤＭＯＳ
ＦＥＴの各長所を取り入れて高降伏電圧を有すると共
に、電流歪曲経路を無くして低い電導抵抗を具現し得る
新しい構造のＲＥＳＵＲＦ ＥＤＭＯＳＦＥＴを提案し
ている。そして、本発明のＲＥＳＵＲＦ ＥＤＭＯＳＦ
ＥＴでは、金属により電界板を形成するため、追加の製
造工程を必要とせず、低いしきい電圧を有するように調
整が可能であり、多様な応用回路に適用することができ
るという特長がある。
伏電圧と電導抵抗とを相互折衝すべきであるため、降伏
電圧を最大値にし、電導抵抗を低くさせて素子を設計す
ることは難しいことである。そこで、本発明では、この
ような点を鑑みて、従来ＬＤＭＯＳＦＥＴ、ＲＥＳＵＲ
Ｆ ＬＣＭＯＳＦＥＴ、及びＲＥＳＵＲＦ ＥＤＭＯＳ
ＦＥＴの各長所を取り入れて高降伏電圧を有すると共
に、電流歪曲経路を無くして低い電導抵抗を具現し得る
新しい構造のＲＥＳＵＲＦ ＥＤＭＯＳＦＥＴを提案し
ている。そして、本発明のＲＥＳＵＲＦ ＥＤＭＯＳＦ
ＥＴでは、金属により電界板を形成するため、追加の製
造工程を必要とせず、低いしきい電圧を有するように調
整が可能であり、多様な応用回路に適用することができ
るという特長がある。
【００５０】図１、図２は、夫々、かかるＲＥＳＵＲＦ
ＥＤＭＯＳＦＥＴのｎチャネル、ｐチャネルの構造を
示す。次に、このＭＯＳＦＥＴの製造方法について説明
する。尚、ここでは、ツインウェル方式について説明す
るが、シングルウェル方式についても、同様に本製造方
法を適用することができる。即ち、シングルウェル方式
における工程は、図３〜図８に示す製造工程中、選択的
にウェルを一つだけ形成することだけを除き、ツインウ
ェル方式の製造工程と同じである。
ＥＤＭＯＳＦＥＴのｎチャネル、ｐチャネルの構造を
示す。次に、このＭＯＳＦＥＴの製造方法について説明
する。尚、ここでは、ツインウェル方式について説明す
るが、シングルウェル方式についても、同様に本製造方
法を適用することができる。即ち、シングルウェル方式
における工程は、図３〜図８に示す製造工程中、選択的
にウェルを一つだけ形成することだけを除き、ツインウ
ェル方式の製造工程と同じである。
【００５１】先ず、図３（Ａ）は、最初の工程を示す。
即ち、ｎ型又はｐ型のシリコン基板３４上にｎウェル４
２の形成される部分のシリコン基板３４の表面が露出す
るように窒化膜ハード(nitride hard)マスクを形成し、
該マスクを用いてｎ型不純物をイオン注入する。次い
で、前記ｎウェル４２の形成される部分のシリコン基板
上に酸化膜（図示せず）を成長させた後、前記窒化膜ハ
ードマスクを除去してｐウェル３３の形成される部分の
シリコン基板３４の表面を露出させ、前記酸化膜をマス
クとしてシリコン基板３４の露出部分にｐ型不純物をイ
オン注入して拡散し、アクチブウェルのｎウェル４２及
びｐウェル３３を夫々形成した後、前記酸化膜を除去す
る。
即ち、ｎ型又はｐ型のシリコン基板３４上にｎウェル４
２の形成される部分のシリコン基板３４の表面が露出す
るように窒化膜ハード(nitride hard)マスクを形成し、
該マスクを用いてｎ型不純物をイオン注入する。次い
で、前記ｎウェル４２の形成される部分のシリコン基板
上に酸化膜（図示せず）を成長させた後、前記窒化膜ハ
ードマスクを除去してｐウェル３３の形成される部分の
シリコン基板３４の表面を露出させ、前記酸化膜をマス
クとしてシリコン基板３４の露出部分にｐ型不純物をイ
オン注入して拡散し、アクチブウェルのｎウェル４２及
びｐウェル３３を夫々形成した後、前記酸化膜を除去す
る。
【００５２】この場合、図３（Ａ）に示すように、前記
ｎウェル４２を形成する過程で酸化膜を成長させるの
で、シリコン基板３４の表面が均一でなく、酸化膜を成
長させた領域のシリコン基板の一部が食刻され、段差(s
tep)が形成される。次いで、図３（Ｂ）に示すように、
前記ｐウェル３３表面の所定部位が露出するようにマス
クを形成し、該露出部位にｎ型不純物をイオン注入し、
前記マスクを除去する。
ｎウェル４２を形成する過程で酸化膜を成長させるの
で、シリコン基板３４の表面が均一でなく、酸化膜を成
長させた領域のシリコン基板の一部が食刻され、段差(s
tep)が形成される。次いで、図３（Ｂ）に示すように、
前記ｐウェル３３表面の所定部位が露出するようにマス
クを形成し、該露出部位にｎ型不純物をイオン注入し、
前記マスクを除去する。
【００５３】その後、前記ｎウェル２１表面の所定部位
が露出するようにマスクを形成し、該露出部位にｐ型不
純物をイオン注入し、マスクを除去する。その後、所定
適正温度及び時間で拡散を施し、ｐウェル３３にｎ型ド
リフト領域３２を形成し、ｎウェル４２にｐ型ドリフト
領域４１を形成する。次いで、図３（Ｃ）に示すよう
に、素子間の隔離のため、薄い熱酸化膜ｃを４００Åの
厚さに形成し、該熱酸化膜ｃ上に窒化膜を蒸着させた
後、前記ｐウェル１２及びｎウェル２１の隣接した部分
の窒化膜をマスクを用いて食刻し、ｎチャネルフィール
ドストップ(n-channel field stop)イオン注入を施す。
その後、ＬＯＣＯＳ方法により酸化膜ａを成長させ、前
記窒化膜を除去する。
が露出するようにマスクを形成し、該露出部位にｐ型不
純物をイオン注入し、マスクを除去する。その後、所定
適正温度及び時間で拡散を施し、ｐウェル３３にｎ型ド
リフト領域３２を形成し、ｎウェル４２にｐ型ドリフト
領域４１を形成する。次いで、図３（Ｃ）に示すよう
に、素子間の隔離のため、薄い熱酸化膜ｃを４００Åの
厚さに形成し、該熱酸化膜ｃ上に窒化膜を蒸着させた
後、前記ｐウェル１２及びｎウェル２１の隣接した部分
の窒化膜をマスクを用いて食刻し、ｎチャネルフィール
ドストップ(n-channel field stop)イオン注入を施す。
その後、ＬＯＣＯＳ方法により酸化膜ａを成長させ、前
記窒化膜を除去する。
【００５４】この過程においてｎチャネルフィールドス
トップイオン注入領域も一緒に活性化されて前記酸化膜
ａ下部にｐ+ 領域が形成されるため、電気的にｎチャネ
ル素子とｐチャネル素子とを隔離させることができる。
次いで、図４（Ｄ）に示すように、感光膜ｂをマスクと
して、ｎチャネル素子のしきい電圧Ｖｔを調整するため
のイオン注入を施し、図４（Ｅ）に示すように、感光膜
ｂをマスクとして、ｐチャネル素子のしきい電圧調整イ
オン注入を施す。
トップイオン注入領域も一緒に活性化されて前記酸化膜
ａ下部にｐ+ 領域が形成されるため、電気的にｎチャネ
ル素子とｐチャネル素子とを隔離させることができる。
次いで、図４（Ｄ）に示すように、感光膜ｂをマスクと
して、ｎチャネル素子のしきい電圧Ｖｔを調整するため
のイオン注入を施し、図４（Ｅ）に示すように、感光膜
ｂをマスクとして、ｐチャネル素子のしきい電圧調整イ
オン注入を施す。
【００５５】そして、前記ｐ+ 領域に形成された素子隔
離用酸化膜左右の感光膜ｂ及び薄い酸化膜ｃを除去す
る。次いで、図４（Ｆ）に示すように、素子隔離用酸化
膜左右の基板上にゲート酸化膜４３を熱酸化工程により
成長させると、ｐ型ドリフト領域４１のホウ素は前記ゲ
ート酸化膜４３内に浸透(segregation）し、表面のドー
ピング濃度が低くなる。よって、ｎウェル４２の燐が前
記低いドーピング濃度の領域に拡散するため、ｐ型ドリ
フト領域４１はその形状が歪曲するようになる。同様
に、ｐウェル３３のホウ素が前記ゲート酸化膜４３内に
浸透するため、ｐウェル３３の表面のドーピング濃度が
低くなり、ｎ型ドリフト領域３２の燐が前記領域に拡散
して、もり上がり(pile up）現象が発生する。この状態
において、前記ゲート酸化膜４３上に多結晶シリコンを
蒸着し、ＰＯＣＬ3 ドーピングを施してｎ+ 多結晶シリ
コンを形成した後、それをマスクとして食刻し、ｎ+ 多
結晶シリコンゲート２１を形成する。その後、前記ｎ+
多結晶シリコンゲート２１を包含したゲート酸化膜４３
上に、ｎ+ 多結晶シリコンゲート２１に隣接した側のｎ
ドリフト領域３２上に形成されたゲート酸化膜４３が所
定部分露出するようにマスク層（図中、斜線の部分）を
形成し、該露出部分に低濃度のｎ型不純物をイオン注入
し、ｎ型ＬＤドリフト領域４４を自己整合によりゲート
端部に形成し、前記マスク層を除去する。
離用酸化膜左右の感光膜ｂ及び薄い酸化膜ｃを除去す
る。次いで、図４（Ｆ）に示すように、素子隔離用酸化
膜左右の基板上にゲート酸化膜４３を熱酸化工程により
成長させると、ｐ型ドリフト領域４１のホウ素は前記ゲ
ート酸化膜４３内に浸透(segregation）し、表面のドー
ピング濃度が低くなる。よって、ｎウェル４２の燐が前
記低いドーピング濃度の領域に拡散するため、ｐ型ドリ
フト領域４１はその形状が歪曲するようになる。同様
に、ｐウェル３３のホウ素が前記ゲート酸化膜４３内に
浸透するため、ｐウェル３３の表面のドーピング濃度が
低くなり、ｎ型ドリフト領域３２の燐が前記領域に拡散
して、もり上がり(pile up）現象が発生する。この状態
において、前記ゲート酸化膜４３上に多結晶シリコンを
蒸着し、ＰＯＣＬ3 ドーピングを施してｎ+ 多結晶シリ
コンを形成した後、それをマスクとして食刻し、ｎ+ 多
結晶シリコンゲート２１を形成する。その後、前記ｎ+
多結晶シリコンゲート２１を包含したゲート酸化膜４３
上に、ｎ+ 多結晶シリコンゲート２１に隣接した側のｎ
ドリフト領域３２上に形成されたゲート酸化膜４３が所
定部分露出するようにマスク層（図中、斜線の部分）を
形成し、該露出部分に低濃度のｎ型不純物をイオン注入
し、ｎ型ＬＤドリフト領域４４を自己整合によりゲート
端部に形成し、前記マスク層を除去する。
【００５６】次いで、図５（Ｇ）に示すように、前記ｎ
+ 多結晶シリコンゲート２１を包含したゲート酸化膜４
３上に、ｎ+ 多結晶シリコンゲート２１に隣接した側の
ｐ型ドリフト領域４１上に形成されたゲート酸化膜４３
が所定部分露出するようにマスク層（図中、斜線の部
分）を形成し、該露出部分に低濃度のｐ型不純物をイオ
ン注入し、ｐ型ＬＤドリフト領域４５を自己整合により
ゲート端部に形成し、前記マスク層を除去する。
+ 多結晶シリコンゲート２１を包含したゲート酸化膜４
３上に、ｎ+ 多結晶シリコンゲート２１に隣接した側の
ｐ型ドリフト領域４１上に形成されたゲート酸化膜４３
が所定部分露出するようにマスク層（図中、斜線の部
分）を形成し、該露出部分に低濃度のｐ型不純物をイオ
ン注入し、ｐ型ＬＤドリフト領域４５を自己整合により
ゲート端部に形成し、前記マスク層を除去する。
【００５７】次いで、図５（Ｈ）に示すように、拡散工
程を施してｎ+ 多結晶シリコンゲート２１に隣接した側
のｎ型ドリフト領域３２及びｐ型ドリフト領域４１を追
加形成する。このようにドリフト領域を二重に形成する
のは、工程進行中ミスアラインメントにより発生される
素子の不良要因、即ち、前記ｎ+ 多結晶シリコンゲート
２１とｎ型ドリフト領域３２及びｐ型ドリフト領域４１
間の短絡(short）のような現象を防止するためであっ
て、前記の工程により既存素子に比べてｎ+ 多結晶シリ
コンゲート２１の長さを相当に減らし得るようになる。
それは、既存の素子が工程誤差による素子の不良要因ま
でも勘案してゲート長さを形成したものである反面、本
発明では、二重の拡散工程により水平方向にその長さが
多少延長した形状のドリフト領域を形成するのであっ
て、工程誤差により増加したゲート長さを減らすことが
できる。
程を施してｎ+ 多結晶シリコンゲート２１に隣接した側
のｎ型ドリフト領域３２及びｐ型ドリフト領域４１を追
加形成する。このようにドリフト領域を二重に形成する
のは、工程進行中ミスアラインメントにより発生される
素子の不良要因、即ち、前記ｎ+ 多結晶シリコンゲート
２１とｎ型ドリフト領域３２及びｐ型ドリフト領域４１
間の短絡(short）のような現象を防止するためであっ
て、前記の工程により既存素子に比べてｎ+ 多結晶シリ
コンゲート２１の長さを相当に減らし得るようになる。
それは、既存の素子が工程誤差による素子の不良要因ま
でも勘案してゲート長さを形成したものである反面、本
発明では、二重の拡散工程により水平方向にその長さが
多少延長した形状のドリフト領域を形成するのであっ
て、工程誤差により増加したゲート長さを減らすことが
できる。
【００５８】例えば、本発明のＲＥＳＵＲＦ ＥＤＭＯ
ＳＦＥＴの場合、１００ｖ素子を基準とするとき、ゲー
トの長さを最低１．２μｍ〜最高１．５μｍの範囲内で
形成し、その結果、素子のサイズを減らすことができて
システムで占める素子の面積を減らすことができる。次
いで、図５（Ｉ）に示すように、寄生バイポーラトラン
ジスタによるラッチアップ現象を抑制するため、先ず、
ｐチャネル素子のｎ+ 多結晶シリコンゲート２１に自己
整合し、高濃度のｎ型不純物をマスクを用いて高エネル
ギにイオン注入し、ｎ−チャネル素子のｎ+ 多結晶シリ
コンゲート２１に自己整合して高濃度のｐ型不純物をマ
スクを用いて高エネルギにイオン注入した後、これを活
性化させてｎウェル４２内に埋没ｎ+ 領域３７を形成
し、ｐウェル３３内に埋没ｐ+ 領域２８を形成する。こ
の埋没ｎ+ 領域３７、埋没ｐ+ 領域２８は、ソースから
ボディコンタクト方向に電流が流れることを防止し、寄
生バイポーラのターンオン現象を防止するために形成さ
れるものである。
ＳＦＥＴの場合、１００ｖ素子を基準とするとき、ゲー
トの長さを最低１．２μｍ〜最高１．５μｍの範囲内で
形成し、その結果、素子のサイズを減らすことができて
システムで占める素子の面積を減らすことができる。次
いで、図５（Ｉ）に示すように、寄生バイポーラトラン
ジスタによるラッチアップ現象を抑制するため、先ず、
ｐチャネル素子のｎ+ 多結晶シリコンゲート２１に自己
整合し、高濃度のｎ型不純物をマスクを用いて高エネル
ギにイオン注入し、ｎ−チャネル素子のｎ+ 多結晶シリ
コンゲート２１に自己整合して高濃度のｐ型不純物をマ
スクを用いて高エネルギにイオン注入した後、これを活
性化させてｎウェル４２内に埋没ｎ+ 領域３７を形成
し、ｐウェル３３内に埋没ｐ+ 領域２８を形成する。こ
の埋没ｎ+ 領域３７、埋没ｐ+ 領域２８は、ソースから
ボディコンタクト方向に電流が流れることを防止し、寄
生バイポーラのターンオン現象を防止するために形成さ
れるものである。
【００５９】次いで、図６（Ｊ）に示すように、ｎ+ 多
結晶シリコンゲート２１を包含したシリコン基板３４全
面にマスク層（図中斜線の部分）を形成し、それを各埋
没ｎ + 領域３７上の酸化膜表面、埋没ｐ+ 領域２８上の
酸化膜表面、及びｎ型ドリフト領域３２表面の所定部位
が露出するように食刻処理した後、該露出された部位に
ｎ+ ソース／ドレインイオン注入を施し、前記マスク層
を除去する。
結晶シリコンゲート２１を包含したシリコン基板３４全
面にマスク層（図中斜線の部分）を形成し、それを各埋
没ｎ + 領域３７上の酸化膜表面、埋没ｐ+ 領域２８上の
酸化膜表面、及びｎ型ドリフト領域３２表面の所定部位
が露出するように食刻処理した後、該露出された部位に
ｎ+ ソース／ドレインイオン注入を施し、前記マスク層
を除去する。
【００６０】次いで、図６（Ｋ）に示すように、ｎ+ 多
結晶シリコンゲート２１を包含した基板全面に再びマス
ク層（図中斜線の部分）を形成し、それを埋没ｎ+ 領域
３７上の各酸化膜表縁、前記埋没ｐ+ 領域２８上の酸化
膜表面、及びｐ型ドリフト領域４１表面の所定部位が露
出するように食刻した後、該露出された部位にｐ+ ソー
ス／ドレインイオン注入を施し、前記マスク層を除去す
る。
結晶シリコンゲート２１を包含した基板全面に再びマス
ク層（図中斜線の部分）を形成し、それを埋没ｎ+ 領域
３７上の各酸化膜表縁、前記埋没ｐ+ 領域２８上の酸化
膜表面、及びｐ型ドリフト領域４１表面の所定部位が露
出するように食刻した後、該露出された部位にｐ+ ソー
ス／ドレインイオン注入を施し、前記マスク層を除去す
る。
【００６１】以後、図７（Ｌ）に示すように、前記イオ
ン注入領域を活性化させると、その結果、埋没ｐ+ 領域
２８上には一方側に隣接してｐ+ ボディコンタクト２６
の形成されたｎ+ 型ソース２７が形成され、ｎ型ドリフ
ト領域３２にはｎ+ ドレイン３１が形成され、埋没ｎ+
領域３７上には、一方側に隣接してｎ+ ボディコンタク
ト３５の形成されたｐ+ ソース３６が形成され、ｐ型ド
リフト領域４１には、ｐ+ ドレイン４０が形成される。
即ち、前記ｐウェル３３内にｎチャネルが形成され、前
記ｎウェル４２内にｐチャネルが形成される。
ン注入領域を活性化させると、その結果、埋没ｐ+ 領域
２８上には一方側に隣接してｐ+ ボディコンタクト２６
の形成されたｎ+ 型ソース２７が形成され、ｎ型ドリフ
ト領域３２にはｎ+ ドレイン３１が形成され、埋没ｎ+
領域３７上には、一方側に隣接してｎ+ ボディコンタク
ト３５の形成されたｐ+ ソース３６が形成され、ｐ型ド
リフト領域４１には、ｐ+ ドレイン４０が形成される。
即ち、前記ｐウェル３３内にｎチャネルが形成され、前
記ｎウェル４２内にｐチャネルが形成される。
【００６２】次いで、図７（Ｍ）に示すように、前記ｎ
+ 多結晶シリコンゲート２１を包含したシリコン基板３
４の全面に絶縁膜のシリコン酸化膜４６を蒸着した後、
それをマスクとしてソース及びドレインの所定部位が露
出するように食刻してコンタクトホールを形成し、該コ
ンタクトホールを包含したシリコン酸化膜４６全面に電
極形成用金属薄膜を蒸着した後、それを選択食刻してソ
ース電極２２、ドレイン電極２３、及び金属電界板２５
を夫々形成する。
+ 多結晶シリコンゲート２１を包含したシリコン基板３
４の全面に絶縁膜のシリコン酸化膜４６を蒸着した後、
それをマスクとしてソース及びドレインの所定部位が露
出するように食刻してコンタクトホールを形成し、該コ
ンタクトホールを包含したシリコン酸化膜４６全面に電
極形成用金属薄膜を蒸着した後、それを選択食刻してソ
ース電極２２、ドレイン電極２３、及び金属電界板２５
を夫々形成する。
【００６３】次いで、図８（Ｎ）に示すように、ソース
電極２２、ドレイン電極２３、及び金属電界板２５を包
含したシリコン酸化膜４６全面に保護膜の酸化膜４７を
蒸着し、パッド部分の酸化膜を食刻して、本工程を終了
する。このとき、前記高電圧ＥＤＭＯＳＦＥＴの応用降
伏電圧範囲は２０ｖ乃至６０ｖであり、ウェルドーピン
グプロファイル、ドリフトドーピングプロファイル、ド
リフト領域の長さ、及びゲートの長さを最適条件に変化
させることによりこの降伏電圧範囲にすることが可能と
なる。
電極２２、ドレイン電極２３、及び金属電界板２５を包
含したシリコン酸化膜４６全面に保護膜の酸化膜４７を
蒸着し、パッド部分の酸化膜を食刻して、本工程を終了
する。このとき、前記高電圧ＥＤＭＯＳＦＥＴの応用降
伏電圧範囲は２０ｖ乃至６０ｖであり、ウェルドーピン
グプロファイル、ドリフトドーピングプロファイル、ド
リフト領域の長さ、及びゲートの長さを最適条件に変化
させることによりこの降伏電圧範囲にすることが可能と
なる。
【００６４】次に、このように製造されたＲＥＳＵＲＦ
ＥＤＭＯＳＦＥＴの動作について説明する。尚、ｎ−
チャネルＲＥＳＵＲＦ ＥＤＭＯＳＦＥＴ及びｐ−チャ
ネルＲＥＳＵＲＦ ＥＤＭＯＳＦＥＴは同一原理により
動作が行われるため、ここではｎ−チャネルＲＥＳＵＲ
Ｆ ＥＤＭＯＳＦＥＴの動作について説明する。先ず、
ｎ+ 多結晶シリコンゲート２１にしきい電圧よりも高い
電圧を印加し、ドレイン電極２３端子に、ソース電極２
２端子よりも高い電圧を印加すると、ｎ + 型ソース２７
からの電子がｐチャネル領域２９を通って電流の電導経
路の歪曲なしにｎ型ドリフト領域３２の端部３０を通っ
てｎ+ ドレイン３１に流れる。この過程中、金属電界板
２５により降伏電圧を高くして、ｎ+ ドレイン３１に近
接した側のゲート端部における降伏現象の発生を防止す
ることができるし、金属電界板２５に適切な電圧を印加
してｎ型ドリフト領域３２の電流電導経路を改善するこ
とができ、電導抵抗が改善される。
ＥＤＭＯＳＦＥＴの動作について説明する。尚、ｎ−
チャネルＲＥＳＵＲＦ ＥＤＭＯＳＦＥＴ及びｐ−チャ
ネルＲＥＳＵＲＦ ＥＤＭＯＳＦＥＴは同一原理により
動作が行われるため、ここではｎ−チャネルＲＥＳＵＲ
Ｆ ＥＤＭＯＳＦＥＴの動作について説明する。先ず、
ｎ+ 多結晶シリコンゲート２１にしきい電圧よりも高い
電圧を印加し、ドレイン電極２３端子に、ソース電極２
２端子よりも高い電圧を印加すると、ｎ + 型ソース２７
からの電子がｐチャネル領域２９を通って電流の電導経
路の歪曲なしにｎ型ドリフト領域３２の端部３０を通っ
てｎ+ ドレイン３１に流れる。この過程中、金属電界板
２５により降伏電圧を高くして、ｎ+ ドレイン３１に近
接した側のゲート端部における降伏現象の発生を防止す
ることができるし、金属電界板２５に適切な電圧を印加
してｎ型ドリフト領域３２の電流電導経路を改善するこ
とができ、電導抵抗が改善される。
【００６５】例えば、この構造を用いて１００ｖ級ｎチ
ャネルＥＤＭＯＳＦＥＴを最適に設計した場合の降伏電
圧は１０１．５ｖで、電導抵抗は１．１４ｍΩｃｍ2 で
あって、現在まで報告された水平形電力素子としては最
も優秀な特性を示すことが実験結果から分かる。この場
合、前記ＲＥＳＵＲＦ ＥＤＭＯＳＦＥＴは、使用者の
要求特性に従い次の二つの方法により駆動可能となる。
その一つは、金属電界板２５にｎ+ 多結晶シリコンゲー
ト２１の電圧を印加して降伏電圧を上昇させると共に電
導抵抗の特性を改善する方法であり、他の一つはｎ+ 多
結晶シリコンゲート２１と異なる所定電圧を金属電界板
２５に印加して電導抵抗を低くさせる方法である。
ャネルＥＤＭＯＳＦＥＴを最適に設計した場合の降伏電
圧は１０１．５ｖで、電導抵抗は１．１４ｍΩｃｍ2 で
あって、現在まで報告された水平形電力素子としては最
も優秀な特性を示すことが実験結果から分かる。この場
合、前記ＲＥＳＵＲＦ ＥＤＭＯＳＦＥＴは、使用者の
要求特性に従い次の二つの方法により駆動可能となる。
その一つは、金属電界板２５にｎ+ 多結晶シリコンゲー
ト２１の電圧を印加して降伏電圧を上昇させると共に電
導抵抗の特性を改善する方法であり、他の一つはｎ+ 多
結晶シリコンゲート２１と異なる所定電圧を金属電界板
２５に印加して電導抵抗を低くさせる方法である。
【００６６】図９には、図１、図２に示すＲＥＳＵＲＦ
ＥＤＭＯＳＦＥＴに金属電界板２５を形成した場合
に、降伏電圧１０１．５ｖ、ドレインの印加電圧が１０
０ｖである時の最大降伏電圧までの電圧等電位線の分布
を示す。該電圧等電位線がドレイン側のｎ+ 多結晶シリ
コンゲート２１の端部から最大電界ベクターがゲート酸
化膜内の方向に誘導され、等電位線は継続してｎ+ ドレ
イン領域３１側に拡張し、全体的な降伏電圧は高くな
る。
ＥＤＭＯＳＦＥＴに金属電界板２５を形成した場合
に、降伏電圧１０１．５ｖ、ドレインの印加電圧が１０
０ｖである時の最大降伏電圧までの電圧等電位線の分布
を示す。該電圧等電位線がドレイン側のｎ+ 多結晶シリ
コンゲート２１の端部から最大電界ベクターがゲート酸
化膜内の方向に誘導され、等電位線は継続してｎ+ ドレ
イン領域３１側に拡張し、全体的な降伏電圧は高くな
る。
【００６７】一方、図１０には、金属電界板２５が形成
されない場合に、降伏電圧６８ｖ、ドレイン印加電圧７
０ｖである時の最大降伏電圧までの電圧等電位線の分布
を示す。この図から分かるように、金属電界板２５がな
いため、等電位線はドレイン側のｎ+ 多結晶シリコンゲ
ート２１の端部で偏るようになり、このため、全体的な
等電位線がｎ+ ドレイン領域３１側に拡張した前ドレイ
ン側のｎ+ 多結晶シリコンゲート２１端部で降伏現象が
起こるようになる。
されない場合に、降伏電圧６８ｖ、ドレイン印加電圧７
０ｖである時の最大降伏電圧までの電圧等電位線の分布
を示す。この図から分かるように、金属電界板２５がな
いため、等電位線はドレイン側のｎ+ 多結晶シリコンゲ
ート２１の端部で偏るようになり、このため、全体的な
等電位線がｎ+ ドレイン領域３１側に拡張した前ドレイ
ン側のｎ+ 多結晶シリコンゲート２１端部で降伏現象が
起こるようになる。
【００６８】この図９、図１０を比較することにより、
金属電界板２５を用いて降伏電圧を増加させることがで
きるということがわかる。次に、図１に示すＲＥＳＵＲ
Ｆ ＥＤＭＯＳＦＥＴに金属電界板２５を形成して金属
電界板２５に適切な電圧を加えたときの電流電導経路と
金属電界板２５を形成しないときの電流電導経路とを、
夫々、図１１、図１２に示す。これらの図において、ド
リフト領域内の電流電導経路の発生形状を線形領域で示
す。
金属電界板２５を用いて降伏電圧を増加させることがで
きるということがわかる。次に、図１に示すＲＥＳＵＲ
Ｆ ＥＤＭＯＳＦＥＴに金属電界板２５を形成して金属
電界板２５に適切な電圧を加えたときの電流電導経路と
金属電界板２５を形成しないときの電流電導経路とを、
夫々、図１１、図１２に示す。これらの図において、ド
リフト領域内の電流電導経路の発生形状を線形領域で示
す。
【００６９】これらの図を比較すると、金属電界板２５
に適切な電圧を印加した場合、金属電界板２５の形成さ
れない場合に比べてドリフト領域で電流電導経路が狭く
なるが、該金属電界板２５下方のドリフト領域に電流か
らなるキャリヤがドリフト領域の表面に集中して流れる
ため、電流の電導経路が短くなって電導抵抗を減らすこ
とができるようになる。
に適切な電圧を印加した場合、金属電界板２５の形成さ
れない場合に比べてドリフト領域で電流電導経路が狭く
なるが、該金属電界板２５下方のドリフト領域に電流か
らなるキャリヤがドリフト領域の表面に集中して流れる
ため、電流の電導経路が短くなって電導抵抗を減らすこ
とができるようになる。
【００７０】ｎ−チャネル素子の場合には、金属電界板
２５に電圧を印加することにより、ドリフト領域近傍に
は電子が蓄積され、ｐ−チャネル素子の場合には、金属
電界板に陰電圧を印加することによりドリフト領域近傍
には正孔が蓄積される。この電子又は正孔の蓄積量は、
金属電界板２５に印加された電圧又は陰電圧が高くなる
に従って増え、電導抵抗を決定する線形領域での電流が
一層増加する。
２５に電圧を印加することにより、ドリフト領域近傍に
は電子が蓄積され、ｐ−チャネル素子の場合には、金属
電界板に陰電圧を印加することによりドリフト領域近傍
には正孔が蓄積される。この電子又は正孔の蓄積量は、
金属電界板２５に印加された電圧又は陰電圧が高くなる
に従って増え、電導抵抗を決定する線形領域での電流が
一層増加する。
【００７１】次に、両方向(bi-directional)駆動のＲＥ
ＳＵＲＦ ＥＤＭＯＳＦＥＴについて説明する。前記Ｒ
ＥＳＵＲＦ ＥＤＭＯＳＦＥＴを駆動する場合、例え
ば、ドレインからソースへの駆動のような単一方向(uni
- directional)の駆動だけでなく、両方向の駆動が可能
であり、両方向に駆動する場合、シリコン基板３４内の
ソース端にドリフト領域が形成される。
ＳＵＲＦ ＥＤＭＯＳＦＥＴについて説明する。前記Ｒ
ＥＳＵＲＦ ＥＤＭＯＳＦＥＴを駆動する場合、例え
ば、ドレインからソースへの駆動のような単一方向(uni
- directional)の駆動だけでなく、両方向の駆動が可能
であり、両方向に駆動する場合、シリコン基板３４内の
ソース端にドリフト領域が形成される。
【００７２】図１３は、このようなｎ−チャネル両方向
駆動のＲＥＳＵＲＦ ＥＤＭＯＳＦＥＴの断面を示す。
尚、ｐ−チャネル両方向駆動のＲＥＳＵＲＦ ＥＤＭＯ
ＳＦＥＴの構造も、前述したように、ｎ−チャネル素子
とドーピングされる不純物だけが異なるだけで、基本構
造は実質的に同様であるので、ここでは、ｎ−チャネル
についてだけ説明する。
駆動のＲＥＳＵＲＦ ＥＤＭＯＳＦＥＴの断面を示す。
尚、ｐ−チャネル両方向駆動のＲＥＳＵＲＦ ＥＤＭＯ
ＳＦＥＴの構造も、前述したように、ｎ−チャネル素子
とドーピングされる不純物だけが異なるだけで、基本構
造は実質的に同様であるので、ここでは、ｎ−チャネル
についてだけ説明する。
【００７３】両方向駆動のＲＥＳＵＲＦ ＥＤＭＯＳＦ
ＥＴの構造は、基本的に単一方向駆動のＲＥＳＵＲＦＥ
ＤＭＯＳＦＥＴの構造に類似しているが、両方向駆動の
ものでは、単一方向駆動のものと比較して、ドレインの
ｎ型ドリフト領域３２がソース端子２２にも形成される
ため、ドレインとソースの区分なしに、高電圧が印加さ
れた方がドレインとなり、もう一方がソースとなる。両
方向駆動のものは、この点で単一方向駆動のものと相違
する。
ＥＴの構造は、基本的に単一方向駆動のＲＥＳＵＲＦＥ
ＤＭＯＳＦＥＴの構造に類似しているが、両方向駆動の
ものでは、単一方向駆動のものと比較して、ドレインの
ｎ型ドリフト領域３２がソース端子２２にも形成される
ため、ドレインとソースの区分なしに、高電圧が印加さ
れた方がドレインとなり、もう一方がソースとなる。両
方向駆動のものは、この点で単一方向駆動のものと相違
する。
【００７４】この時、ｐ+ ボディコンタクト２６の端子
は、ソースが固定されていないため、前記図からもわか
るように、ｎ型ドリフト領域３２の両端に、別々に、前
記ｐウェル３３と同様な物質をイオン注入して形成す
る。前記図中ｐ+ 領域が該当する。次に、両方向駆動の
ＲＥＳＵＲＦ ＥＤＭＯＳＦＥＴの製造方法について説
明する。尚、ｎ−チャネルのものもｐ−チャネルのもの
も略同様の製造方法となるので、ここでは、ｎ−チャネ
ルのものの製造方法についてのみ説明する。
は、ソースが固定されていないため、前記図からもわか
るように、ｎ型ドリフト領域３２の両端に、別々に、前
記ｐウェル３３と同様な物質をイオン注入して形成す
る。前記図中ｐ+ 領域が該当する。次に、両方向駆動の
ＲＥＳＵＲＦ ＥＤＭＯＳＦＥＴの製造方法について説
明する。尚、ｎ−チャネルのものもｐ−チャネルのもの
も略同様の製造方法となるので、ここでは、ｎ−チャネ
ルのものの製造方法についてのみ説明する。
【００７５】図１４及び図１５の（Ａ）乃至（Ｅ）は、
ｎ−チャネル両方向駆動のＲＥＳＵＲＦ ＥＤＭＯＳＦ
ＥＴの製造方法を示す。先ず、図１４（Ａ）に示すよう
に、ｐ型シリコン基板３４内に高電圧ｎ−チャネル素子
の収納されるアクチブ領域を形成するため、ｐ型不純物
イオン注入及び拡散工程によりｐウェル１２を形成し、
マスクを用い、該ｐウェル３３内に再びｎ型不純物イオ
ン注入及び拡散工程により、第１ｎ型ドリフト領域５
１、第２ｎ型ドリフト領域５２を、夫々、形成する。そ
の後、図１４（Ｂ）に示すように、各第１ｎ型ドリフト
領域５１、第２ｎ型ドリフト領域５２の一側端部にＬＯ
ＣＯＳ工程を適用して厚い酸化膜を成長させる。
ｎ−チャネル両方向駆動のＲＥＳＵＲＦ ＥＤＭＯＳＦ
ＥＴの製造方法を示す。先ず、図１４（Ａ）に示すよう
に、ｐ型シリコン基板３４内に高電圧ｎ−チャネル素子
の収納されるアクチブ領域を形成するため、ｐ型不純物
イオン注入及び拡散工程によりｐウェル１２を形成し、
マスクを用い、該ｐウェル３３内に再びｎ型不純物イオ
ン注入及び拡散工程により、第１ｎ型ドリフト領域５
１、第２ｎ型ドリフト領域５２を、夫々、形成する。そ
の後、図１４（Ｂ）に示すように、各第１ｎ型ドリフト
領域５１、第２ｎ型ドリフト領域５２の一側端部にＬＯ
ＣＯＳ工程を適用して厚い酸化膜を成長させる。
【００７６】次いで、図１４（Ｃ）に示すように、該酸
化膜間の基板上にゲート酸化膜４３を熱酸化して成長さ
せた後、多結晶シリコンを蒸着する。そして、ＰＯＣＬ
3 ドーピングにより、ｎ+ 多結晶シリコンを蒸着し、マ
スクを用いて選択食刻し、第１ｎ型ドリフト領域５１、
第２ｎ型ドリフト領域５２間の基板上にゲートｎ+ 多結
晶シリコン２１を形成する。この場合、前述したよう
に、前記ゲート酸化膜４３を成長させると、ｎ型ドリフ
ト領域３２はｐウェル３３のホウ素が前記ゲート酸化膜
４３内に浸透するため、ｐウェル３３の表面のドーピン
グ濃度が低くなり、ｎ型ドリフト領域３２内の燐が前記
領域に拡散して、もり上がり現象が発生するため、ドリ
フト領域が図に示すような形状を有するようになる。
化膜間の基板上にゲート酸化膜４３を熱酸化して成長さ
せた後、多結晶シリコンを蒸着する。そして、ＰＯＣＬ
3 ドーピングにより、ｎ+ 多結晶シリコンを蒸着し、マ
スクを用いて選択食刻し、第１ｎ型ドリフト領域５１、
第２ｎ型ドリフト領域５２間の基板上にゲートｎ+ 多結
晶シリコン２１を形成する。この場合、前述したよう
に、前記ゲート酸化膜４３を成長させると、ｎ型ドリフ
ト領域３２はｐウェル３３のホウ素が前記ゲート酸化膜
４３内に浸透するため、ｐウェル３３の表面のドーピン
グ濃度が低くなり、ｎ型ドリフト領域３２内の燐が前記
領域に拡散して、もり上がり現象が発生するため、ドリ
フト領域が図に示すような形状を有するようになる。
【００７７】尚、ｐチャネル素子の場合、同一の原理に
より、ｐ型ドリフト領域４１のホウ素がゲート酸化膜４
３内に浸透する現象が発生して表面のドーピング濃度が
低くなり、よって、ｎウェルの燐が前記ドーピング濃度
の低い領域に拡散し、ｐ型ドリフト領域４１は、図４
（Ｆ）に示すように、形状の歪曲が発生するようにな
る。
より、ｐ型ドリフト領域４１のホウ素がゲート酸化膜４
３内に浸透する現象が発生して表面のドーピング濃度が
低くなり、よって、ｎウェルの燐が前記ドーピング濃度
の低い領域に拡散し、ｐ型ドリフト領域４１は、図４
（Ｆ）に示すように、形状の歪曲が発生するようにな
る。
【００７８】次いで、図１５（Ｄ）に示すように、前記
ｎ+ 多結晶シリコンゲート２１を包含したゲート酸化膜
４３上に、ｎ+ 多結晶シリコンゲート２１に隣接した側
のｎ形ドリフト領域３２上に形成されたゲート酸化膜４
３が所定部位露出するようにマスク層を形成し、該露出
部位に低濃度ｎ形不純物をイオン注入してｎ形ＬＤイオ
ンを注入し、ｎ型ドリフト領域４４を自己整合により形
成する。そして、前記マスク層を除去し、拡散工程を施
してｎ+ 多結晶シリコンゲート２１に隣接した側の第１
ｎ型ドリフト領域５１、第２ｎ型ドリフト領域５２を追
加形成する。
ｎ+ 多結晶シリコンゲート２１を包含したゲート酸化膜
４３上に、ｎ+ 多結晶シリコンゲート２１に隣接した側
のｎ形ドリフト領域３２上に形成されたゲート酸化膜４
３が所定部位露出するようにマスク層を形成し、該露出
部位に低濃度ｎ形不純物をイオン注入してｎ形ＬＤイオ
ンを注入し、ｎ型ドリフト領域４４を自己整合により形
成する。そして、前記マスク層を除去し、拡散工程を施
してｎ+ 多結晶シリコンゲート２１に隣接した側の第１
ｎ型ドリフト領域５１、第２ｎ型ドリフト領域５２を追
加形成する。
【００７９】次いで、図１５（Ｅ）に示すように、第１
ｎ型ドリフト領域５１、第２ｎ型ドリフト領域５２内に
高濃度のｎ型不純物イオン注入及び拡散により、ｎ+ 型
ソース２７、ｎ+ 型ドレイン３１を形成し、各第１ｎ型
ドリフト領域５１、第２ｎ型ドリフト領域５２の一側端
部に形成された酸化膜を介在させて、両方側に高濃度の
ｐ形不純物をイオン注入及び拡散によりｐ+ ボディコン
タクト２６を形成した後、前記ｎ+ 多結晶シリコンゲー
ト２１下部を除いたゲート酸化膜４３を除去する。
ｎ型ドリフト領域５１、第２ｎ型ドリフト領域５２内に
高濃度のｎ型不純物イオン注入及び拡散により、ｎ+ 型
ソース２７、ｎ+ 型ドレイン３１を形成し、各第１ｎ型
ドリフト領域５１、第２ｎ型ドリフト領域５２の一側端
部に形成された酸化膜を介在させて、両方側に高濃度の
ｐ形不純物をイオン注入及び拡散によりｐ+ ボディコン
タクト２６を形成した後、前記ｎ+ 多結晶シリコンゲー
ト２１下部を除いたゲート酸化膜４３を除去する。
【００８０】次いで、前記ｎ+ 多結晶シリコンゲート２
１を包含したシリコン基板３４上に絶縁膜のシリコン酸
化膜４６を蒸着した後、マスクを用いてｎ+ 型ソース２
７、ｎ+ 型ドレイン３１及びｐ+ ボディコンタクト２６
の所定部位が露出するように食刻してコンタクトホール
を形成する。その後、前記コンタクトホールを包含した
シリコン酸化膜４６全面に電極形成用金属薄膜を蒸着
し、それを選択食刻してソース電極２２、ドレイン電極
２３、及び第１金属電界板５３、第２金属電界板５４を
形成した後、ソース電極２２、ドレイン電極２３、及び
第１金属電界板５３、第２金属電界板５４を包含したシ
リコン酸化膜４６上に保護膜としての酸化膜４７を蒸着
して、本発明の工程を終了する。
１を包含したシリコン基板３４上に絶縁膜のシリコン酸
化膜４６を蒸着した後、マスクを用いてｎ+ 型ソース２
７、ｎ+ 型ドレイン３１及びｐ+ ボディコンタクト２６
の所定部位が露出するように食刻してコンタクトホール
を形成する。その後、前記コンタクトホールを包含した
シリコン酸化膜４６全面に電極形成用金属薄膜を蒸着
し、それを選択食刻してソース電極２２、ドレイン電極
２３、及び第１金属電界板５３、第２金属電界板５４を
形成した後、ソース電極２２、ドレイン電極２３、及び
第１金属電界板５３、第２金属電界板５４を包含したシ
リコン酸化膜４６上に保護膜としての酸化膜４７を蒸着
して、本発明の工程を終了する。
【００８１】尚、本実施の形態では、ツインウェル方式
について説明したが、前述のように、シングルウェル方
式でも同じように製造可能である。即ち、シングルウェ
ル方式の該製造工程では、図１４及び図１５に示す工程
から選択的にウェルを一つだけ形成すればよい。
について説明したが、前述のように、シングルウェル方
式でも同じように製造可能である。即ち、シングルウェ
ル方式の該製造工程では、図１４及び図１５に示す工程
から選択的にウェルを一つだけ形成すればよい。
【００８２】
【発明の効果】以上説明したように、請求項１の発明に
かかるＭＯＳＦＥＴによれば、金属電界板を形成し、こ
れに適切な電圧を印加できるようになっているため、電
界板の形成のために別途の製造工程を必要とせず、低い
しきい電圧を有するように調節が可能であり、電流歪曲
経路を無くして低い電導抵抗及び高い降伏電圧を得るこ
とができるし、ドリフト領域及びゲートの長さが縮小し
て素子の占有面積が減少し、既存の素子に比べてチップ
内の発熱量が減少して高信頼性の高電圧ＭＯＳＦＥＴを
具現し得るという効果がある。
かかるＭＯＳＦＥＴによれば、金属電界板を形成し、こ
れに適切な電圧を印加できるようになっているため、電
界板の形成のために別途の製造工程を必要とせず、低い
しきい電圧を有するように調節が可能であり、電流歪曲
経路を無くして低い電導抵抗及び高い降伏電圧を得るこ
とができるし、ドリフト領域及びゲートの長さが縮小し
て素子の占有面積が減少し、既存の素子に比べてチップ
内の発熱量が減少して高信頼性の高電圧ＭＯＳＦＥＴを
具現し得るという効果がある。
【００８３】請求項２の発明にかかるＭＯＳＦＥＴによ
れば、第１、第２ドリフト領域を形成したものにおい
て、同様の効果が得られる。請求項３の発明にかかるＭ
ＯＳＦＥＴによれば、ｎウェルにゲート等を形成するこ
とができる。請求項４の発明にかかるＭＯＳＦＥＴによ
れば、ｐウェルにゲート等を形成することができる。
れば、第１、第２ドリフト領域を形成したものにおい
て、同様の効果が得られる。請求項３の発明にかかるＭ
ＯＳＦＥＴによれば、ｎウェルにゲート等を形成するこ
とができる。請求項４の発明にかかるＭＯＳＦＥＴによ
れば、ｐウェルにゲート等を形成することができる。
【００８４】請求項５の発明にかかるＭＯＳＦＥＴによ
れば、シングルウェル方式のものにおいて、電界板を形
成し、電流歪曲経路を無くして低い電導抵抗及び高い降
伏電圧を得ることができる。請求項６の発明にかかるＭ
ＯＳＦＥＴによれば、シングルウェル方式、第１、第２
ドリフト領域を形成したものにおいても、同様の効果が
得られる。
れば、シングルウェル方式のものにおいて、電界板を形
成し、電流歪曲経路を無くして低い電導抵抗及び高い降
伏電圧を得ることができる。請求項６の発明にかかるＭ
ＯＳＦＥＴによれば、シングルウェル方式、第１、第２
ドリフト領域を形成したものにおいても、同様の効果が
得られる。
【００８５】請求項７の発明にかかるＭＯＳＦＥＴによ
れば、第１導電形ウェルをｎウェル又はｐウェルで形成
しても同様の効果が得られる。請求項８の発明にかかる
ＭＯＳＦＥＴによれば、電界板に金属が含まれるので、
効率的に電界を形成させることができる。請求項９の発
明にかかるＭＯＳＦＥＴによれば、もっともふさわしい
ゲートの長さとなる。
れば、第１導電形ウェルをｎウェル又はｐウェルで形成
しても同様の効果が得られる。請求項８の発明にかかる
ＭＯＳＦＥＴによれば、電界板に金属が含まれるので、
効率的に電界を形成させることができる。請求項９の発
明にかかるＭＯＳＦＥＴによれば、もっともふさわしい
ゲートの長さとなる。
【００８６】請求項１０の発明にかかるＭＯＳＦＥＴの
製造方法によれば、ツインウェル方式のものにおいて、
電界板を形成することができる。請求項１１の発明にか
かるＭＯＳＦＥＴの製造方法によれば、ドリフト領域に
低濃度のｎ型及びｐ型不純物領域を形成することができ
る。請求項１２の発明にかかるＭＯＳＦＥＴの製造方法
によれば、第１、第２導電形ウェル内の埋没拡散領域上
の一方側にボディコンタクトを形成することができる。
製造方法によれば、ツインウェル方式のものにおいて、
電界板を形成することができる。請求項１１の発明にか
かるＭＯＳＦＥＴの製造方法によれば、ドリフト領域に
低濃度のｎ型及びｐ型不純物領域を形成することができ
る。請求項１２の発明にかかるＭＯＳＦＥＴの製造方法
によれば、第１、第２導電形ウェル内の埋没拡散領域上
の一方側にボディコンタクトを形成することができる。
【００８７】請求項１３の発明にかかるＭＯＳＦＥＴの
製造方法によれば、ツィンウェル方式のものにおいて、
電界板を形成することができる。請求項１４の発明にか
かるＭＯＳＦＥＴの製造方法によれば、第１、第２ドリ
フト領域を備えたものにおいて、電界板を形成すること
ができる。請求項１５の発明にかかるＭＯＳＦＥＴの製
造方法によれば、ボディコンタクトを形成することがで
きる。
製造方法によれば、ツィンウェル方式のものにおいて、
電界板を形成することができる。請求項１４の発明にか
かるＭＯＳＦＥＴの製造方法によれば、第１、第２ドリ
フト領域を備えたものにおいて、電界板を形成すること
ができる。請求項１５の発明にかかるＭＯＳＦＥＴの製
造方法によれば、ボディコンタクトを形成することがで
きる。
【００８８】請求項１６の発明にかかるＭＯＳＦＥＴの
製造方法によれば、第１導電形ウェルを形成することが
できる。請求項１７の発明にかかるＭＯＳＦＥＴの製造
方法によれば、第２導電形ウェルを形成することができ
る。請求項１８の発明にかかるＭＯＳＦＥＴの製造方法
によれば、シングルウェル方式において、電界板を形成
することができる。
製造方法によれば、第１導電形ウェルを形成することが
できる。請求項１７の発明にかかるＭＯＳＦＥＴの製造
方法によれば、第２導電形ウェルを形成することができ
る。請求項１８の発明にかかるＭＯＳＦＥＴの製造方法
によれば、シングルウェル方式において、電界板を形成
することができる。
【００８９】請求項１９の発明にかかるＭＯＳＦＥＴの
製造方法によれば、ドリフト領域に低濃度のｎ型及びｐ
型不純物領域を形成することができる。請求項２０の発
明にかかるＭＯＳＦＥＴの製造方法によれば、第１導電
形ウェル内の埋没拡散領域上の一方側にボディコンタク
トを形成したソース／ドレインを形成することができ
る。
製造方法によれば、ドリフト領域に低濃度のｎ型及びｐ
型不純物領域を形成することができる。請求項２０の発
明にかかるＭＯＳＦＥＴの製造方法によれば、第１導電
形ウェル内の埋没拡散領域上の一方側にボディコンタク
トを形成したソース／ドレインを形成することができ
る。
【００９０】請求項２１の発明にかかるＭＯＳＦＥＴの
製造方法によれば、第１、２ドリフト領域を形成するも
のにおいて、電界板を形成することができる。請求項２
２の発明にかかるＭＯＳＦＥＴの製造方法によれば、ゲ
ートに隣接した部分の第１、第２ドリフト領域に低濃度
のｎ型及びｐ型不純物領域を形成することができる。
製造方法によれば、第１、２ドリフト領域を形成するも
のにおいて、電界板を形成することができる。請求項２
２の発明にかかるＭＯＳＦＥＴの製造方法によれば、ゲ
ートに隣接した部分の第１、第２ドリフト領域に低濃度
のｎ型及びｐ型不純物領域を形成することができる。
【００９１】請求項２３の発明にかかるＭＯＳＦＥＴの
製造方法によれば、第１、第２ドリフト領域にソース／
ドレインを形成すると共に、酸化膜両側にボディコンタ
クトを形成することができる。請求項２４の発明にかか
るＭＯＳＦＥＴの製造方法によれば、第１導電形ウェル
を、ｐ型又はｎ型不純物をイオン注入して形成すること
ができる。
製造方法によれば、第１、第２ドリフト領域にソース／
ドレインを形成すると共に、酸化膜両側にボディコンタ
クトを形成することができる。請求項２４の発明にかか
るＭＯＳＦＥＴの製造方法によれば、第１導電形ウェル
を、ｐ型又はｎ型不純物をイオン注入して形成すること
ができる。
【００９２】請求項２５の発明にかかるＭＯＳＦＥＴの
製造方法によれば、もっともふさわしい長さのゲートを
形成することができる。請求項２６の発明にかかるＭＯ
ＳＦＥＴの製造方法によれば、電界板にゲート電圧と同
じ電圧又は該ゲート電圧とは異なる所定電圧の電圧を印
加することができる。
製造方法によれば、もっともふさわしい長さのゲートを
形成することができる。請求項２６の発明にかかるＭＯ
ＳＦＥＴの製造方法によれば、電界板にゲート電圧と同
じ電圧又は該ゲート電圧とは異なる所定電圧の電圧を印
加することができる。
【００９３】請求項２７の発明にかかるＭＯＳＦＥＴの
製造方法によれば、高い降伏電圧値を有するようにな
る。
製造方法によれば、高い降伏電圧値を有するようにな
る。
【図１】本発明に係るN-チャネルRESURF EDMOSFET の断
面図。
面図。
【図２】本発明に係るP-チャネルRESURF EDMOSFET の断
面図。
面図。
【図３】図１及び図２のMOSFETの製造方法を示す断面
図。
図。
【図４】同上断面図。
【図５】同上断面図。
【図６】同上断面図。
【図７】同上断面図。
【図８】同上断面図。
【図９】図１及び図２の特性を示す電圧分布図。
【図１０】図９の特性を比較するための電圧分布図。
【図１１】図１及び図２の特性を示す電圧分布図。
【図１２】図１１の特性を比較するための電圧分布図。
【図１３】本発明に係るn-チャネル両方向駆動のMOSFET
の断面図。
の断面図。
【図１４】図１３の製造方法を示す断面図。
【図１５】同上断面図。
【図１６】従来のMOSFETの断面図。
【図１７】同上断面図。
２１ ｎ+ 多結晶シリコンゲート ２２ ソース電極 ２３ ドレイン電極 ２５ 金属電界板 ２８ 埋没ｐ+ 領域 ２９ ｐチャネル領域 ３２ ｎ型ドリフト領域 ３４ シリコン基板（ｎ型又はｐ型） ３８ ｎチャネル領域 ３７ 埋没ｎ+ 領域 ４１ ｐ型ドリフト領域
Claims (27)
- 【請求項１】半導体基板と、 該半導体基板内に形成された第１、第２導電形ウェル
と、 該第１、第２導電形ウェル間の半導体基板上に形成され
た隔離膜と、 前記第１、第２導電形ウェルが形成された半導体基板上
に夫々形成されたゲートと、 該ゲートの一方側端下部に接続されるように第１、第２
導電形ウェル内に夫々形成されたドリフト領域と、 各ドリフト領域内に夫々形成されたドレインと、 前記ゲートの他方側端下部に接続されるように第１、第
２導電形ウェル内に夫々形成されたソースと、 前記第１、第２導電形ウェル内に夫々形成され該ソース
の一方側に形成されたボディコンタクトと、 前記ゲート及び隔離膜を包含した半導体基板上に形成さ
れソース及びドレインの表面が露出するようにコンタク
トホールの形成された第１絶縁膜と、 該第１絶縁膜の所定部位に夫々形成されたソース／ドレ
イン電極と、 前記ドリフト領域及びゲート上の第１絶縁膜上に夫々位
置し前記ソース／ドレイン電極と離隔されるようにその
間に形成され、電圧が印加されて電界を形成する電界板
と、 前記ソース／ドレイン電極及び電界板を包含した第１絶
縁膜上に形成された第２絶縁膜と、を備えて構成された
ことを特徴とするＭＯＳ電界効果トランジスタ。 - 【請求項２】半導体基板と、 該半導体基板内に形成された第１、第２導電形ウェル
と、 該第１、第２導電形ウェル間の半導体基板上に形成され
た隔離膜と、 前記第１、第２導電形ウェルが形成された半導体基板上
に夫々形成されたゲートと、 相互所定間隔離隔され該ゲートの両方側端下部に夫々接
続されるように前記第１導電形ウェル内に形成された第
１、第２ドリフト領域と、 各第１、第２ドリフト領域内に夫々形成されたソース／
ドレインと、 前記第１、第２導電形ウェル内に夫々形成され前記第
１、第２ドリフト領域と隔離膜とを介在して一方側に夫
々形成されたボディコンタクトと、 前記ゲート及び隔離膜を包含した半導体基板上に形成さ
れソース／ドレイン及びボディコンタクト表面が露出す
るようにコンタクトホールの形成された第１絶縁膜と、 該コンタクトホールを包含した第１絶縁膜の所定部位に
形成されたソース／ドレイン電極と、 前記ドリフト領域及びゲート上の第１絶縁膜上に夫々位
置し前記ソース／ドレイン電極と離隔されるようにその
間に形成され、電圧が印加されて電界を形成する第１、
第２電界板と、 前記ソース／ドレイン電極及び第１、第２電界板を包含
した第１絶縁膜上に形成された第２絶縁膜と、を備えて
構成されたことを特徴とするＭＯＳ電界効果トランジス
タ。 - 【請求項３】前記第１導電形ウェルは、ｎウェルからな
ることを特徴とする請求項１又は請求項２記載のＭＯＳ
トランジスタ。 - 【請求項４】前記第２導電形ウェルは、ｐウェルからな
ることを特徴とする請求項１〜請求項３のいずれか１つ
に記載のＭＯＳトランジスタ。 - 【請求項５】半導体基板と、 該半導体基板内に形成された第１導電形ウェルと、 該第１導電形ウェルの形成された半導体基板上に形成さ
れたゲートと、 該ゲートの一方側端下部に接続されるように前記第１導
電形ウェル内に形成されたドリフト領域と、 該ドリフト領域内に形成されたドレインと、 前記ゲートの他方側端下部に接続されるように前記第１
導電形ウェル内に形成されたソースと、 前記ゲートを包含した半導体基板上に形成されソース及
びドレイン表面が露出するようにコンタクトホールの形
成された第１絶縁膜と、 該コンタクトホールを包含した第１絶縁膜の所定部位に
形成されたソース／ドレイン電極と、 前記ドリフト領域及びゲート上の第１絶縁膜上に位置し
前記ソース／ドレイン電極と離隔されるようにその間に
形成され、電圧が印加されて電界を形成する電界板と、 前記ソース／ドレイン電極及び電界板を包含した第１絶
縁膜上に形成された第１絶縁膜と、を備えて構成された
ことを特徴とするＭＯＳ電界効果トランジスタ。 - 【請求項６】半導体基板と、 該半導体基板内に形成された第１導電形ウェルと、 該第１導電形ウェルの形成された半導体基板表面に形成
されたゲートと、 相互所定間隔離隔され該ゲートの両方側端下部に夫々接
続されるように前記第１導電形ウェル内に形成された第
１、第２ドリフト領域と、 前記第１、第２ドリフト領域内に形成されたソース／ド
レインと、 前記第１導電形ウェル内に形成され第１、第２ドリフト
領域と隔離膜とを介在して一方側に夫々形成されたボデ
ィコンタクトと、 前記ゲート及び隔離膜を包含した半導体基板上に形成さ
れソース／ドレイン及びボディコンタクト表面が露出す
るようにコンタクトホールの形成された第１絶縁膜と、 前記コンタクトホールを包含した第１絶縁膜の所定部位
に形成されたソース／ドレイン電極と、 前記ドリフト領域及びゲート上の第１絶縁膜上に位置し
前記ソース／ドレイン電極と離隔されるようにその間に
形成され、電圧が印加されて電界を形成する第１、第２
電界板と、 前記ソース／ドレイン電極及び第１、第２電界板を包含
した絶縁膜上に形成された第２絶縁膜と、を備えて構成
されたことを特徴とするＭＯＳ電界効果トランジスタ。 - 【請求項７】前記第１導電形ウェルは、ｎウェル又はｐ
ウェルからなることを特徴とする請求項５又は請求項６
記載のＭＯＳ電界効果トランジスタ。 - 【請求項８】前記電界板は、金属を含んで構成されたこ
とを特徴とする請求項１〜請求項７のいずれか１つに記
載のＭＯＳ電界効果トランジスタ。 - 【請求項９】前記ゲートは、１．２μ〜１．５μの長さ
に形成されることを特徴とする請求項１〜請求項７のい
ずれか１つに記載のＭＯＳトランジスタ。 - 【請求項１０】半導体基板内に第１、第２導電形ウェル
を夫々形成する工程と、 各第１、第２導電形ウェル内にドリフト領域を夫々形成
する工程と、 前記第１、第２導電形ウェル間の半導体基板上に隔離膜
を成長させる工程と、 ゲート絶縁膜を形成する工程と、 各第１、第２導電形ウェル上のゲート絶縁膜上にゲート
を形成する工程と、 該ゲートに隣接した部分のドリフト領域に低濃度のｎ型
及びｐ型不純物領域を夫々形成する工程と、 ソース／ドレインを形成する工程と、 前記ゲート及び隔離膜を包含した半導体基板全面にソー
ス／ドレイン表面が露出するようにコンタクトの形成さ
れた絶縁膜を形成する工程と、 該絶縁膜上に金属薄膜を形成する工程と、 該金属薄膜をマスクを用いて食刻してソース／ドレイン
電極及び電界板を形成する工程と、を順次行うことを特
徴とするＭＯＳ電界効果トランジスタの製造方法。 - 【請求項１１】前記ゲートに隣接した部分のドリフト領
域に低濃度のｎ型及びｐ型不純物領域を夫々形成する工
程は、 前記ゲートを包含した絶縁膜全面に第１マスクを形成す
る工程と、 前記第２導電形ウェル内に形成されたドリフト領域上の
ゲートと隣接した側の絶縁膜が所定部位露出するように
該第１マスクを食刻する工程と、 前記ゲートに自己整合して前記露出部位に低濃度のｎ型
不純物をイオン注入した後、前記第１マスクを除去する
工程と、 前記ゲートを包含したゲート絶縁膜の全面に第２マスク
を形成する工程と、 前記第１導電形ウェル内に形成されたドリフト領域上の
ゲートに隣接した側の絶縁膜が所定部位が露出するよう
に該第２マスクを食刻する工程と、 前記ゲートに自己整合して該露出部位に低濃度のｐ型不
純物をイオン注入した後、前記第２マスクを除去する工
程と、 拡散を施す工程と、を含む工程であることを特徴とする
請求項１０記載のＭＯＳ電界効果トランジスタの製造方
法。 - 【請求項１２】前記ソース／ドレインを形成する工程
は、 前記ゲートを包含した絶縁膜全面に第１マスクを形成す
る工程と、 第１導電形ウェル、第２導電形ウェル内に、夫々、埋没
拡散領域を形成する工程と、 前記第１導電形ウェル内に形成された埋没拡散領域上の
絶縁膜表面及び第２導電形ウェル内に形成された埋没拡
散領域上の絶縁膜表面が所定部位が露出するように前記
第１マスクを食刻する工程と、 該露出部位に高濃度のｎ型不純物をイオン注入した後前
記第１マスクを除去する工程と、 前記ゲートを包含した絶縁膜全面に第２マスクを形成す
る工程と、 前記第１導電形ウェル内に形成された埋没拡散領域上の
絶縁膜表面及び第２導電形ウェル内に形成された埋没拡
散領域上の絶縁膜表面が所定部位が露出するように該第
２マスクを食刻する工程と、 該露出部位に高濃度のｐ型不純物をイオン注入した後前
記第２マスクを除去するする工程と、 前記イオン注入領域を活性化させる工程と、を含む工程
であることを特徴とする請求項１０又は請求項１１記載
のＭＯＳ電界効果トランジスタの製造方法。 - 【請求項１３】半導体基板内に第１、第２導電形ウェル
を夫々形成する工程と、 該第１導電形ウェル内に第１、第２ｐ型ドリフト領域を
形成する工程と、 前記第２導電形ウェル内に第１、第２ｎ導電形ドリフト
領域を形成する工程と、 前記第１、第２導電形ウェル間の半導体基板上に隔離膜
を成長させる工程と、 前記第１、第２ｐ型ドリフト領域の両端及び前記第、第
２ｎ型ドリフト領域の両端に酸化膜を夫々成長させる工
程と、 ゲート絶縁膜を形成する工程と、 前記第１、第２ｐ型ドリフト領域間のゲート絶縁膜上に
ゲートを形成する工程と、 該ゲートに隣接した部分の第１、第２ｐ型ドリフト領域
及び第１、第２ｎ型ドリフト領域に低濃度のｎ型とｐ型
不純物領域を形成する工程と、 各第１、第２ｎ型ドリフト領域内にソース／ドレイン領
域を活性させると共に酸化膜の両方側にボディコンタク
トホールを形成する工程と、 前記ゲート及び隔離膜を包含した半導体基板全面にソー
ス／ドレイン領域及びボディコンタクト表面が露出する
ようにコンタクトホールの形成された絶縁膜を形成する
工程と、 該絶縁膜上に金属薄膜を形成する工程と、 該金属薄膜をマスクを用いて食刻してソース／ドレイン
電極及び第１、第２電界板を形成する工程と、を順次行
うことを特徴とするＭＯＳ電界効果トランジスタの製造
方法。 - 【請求項１４】前記ゲートに隣接した部分の第１、第２
ｐ型ドリフト領域と第１、第２ｎ型ドリフト領域とに低
濃度のｎ型及びｐ型不純物領域を夫々形成する工程は、
前記ゲートを包含した絶縁膜全面に第１マスクを形成す
る工程と、 前記ゲート下部左右側の第１、第２ｎ型ドリフト領域上
の絶縁膜が所定部位が露出するように該第１マスクを食
刻する工程と、 該露出部位に低濃度のｎ型不純物をイオン注入した後、
前記第１マスクを除去する工程と、 前記ゲートを包含したゲート絶縁膜の全面に第２マスク
を形成する工程と、 前記ゲート下部左右側の第１、第２ｐ型ドリフト領域上
の絶縁膜が所定部位が露出するように該第２マスクを食
刻する工程と、 該露出部位に低濃度のｐ型不純物をイオン注入した後、
前記第２マスクを除去する工程と、 拡散を施す工程と、を含む工程であることを特徴とする
請求項１３記載のＭＯＳ電界効果トランジスタ。 - 【請求項１５】前記第１、第２ｐ型ドリフト領域及び前
記第１、第２ｎ型ドリフト領域内にソース／ドレイン領
域を夫々形成すると共に、酸化膜両側にボディコンタク
トを形成する工程は、前記ゲートを包含した絶縁膜全面
に第１マスクを形成する工程と、 前記第１、第２ｐ型ドリフト領域表面の所定部位、及び
第１、第２ｎ型ドリフト領域の両端に形成された酸化膜
左右側半導体基板表面の所定部位が露出するように前記
第１マスクを食刻する工程と、 前記ゲートを包含した絶縁膜全面に第２マスクを形成す
る工程と、 前記第１、第２ｎ型ドリフト領域表面の所定部位、及び
第１、第２ｐ型ドリフト領域の両端に形成された酸化膜
左右側半導体基板表面の所定部位が露出するように該第
２マスクを食刻する工程と、 該露出部位に高濃度のｎ型不純物をイオン注入した後前
記第２マスクを除去する工程と、 前記イオン注入領域を活性化させる工程と、を含む工程
であることを特徴とする請求項１３又は請求項１４記載
のＭＯＳ電界効果トランジスタの製造方法。 - 【請求項１６】前記第１導電形ウェルは、ｐ型不純物を
イオン注入後、拡散の工程により形成されることを特徴
とする請求項１０〜請求項１５のいずれか１つに記載の
ＭＯＳ電界効果トランジスタの製造方法。 - 【請求項１７】前記第２導電形ウェルは、ｎ型不純物を
イオン注入した後、拡散の工程により形成されることを
特徴とする請求項１０〜請求項１６のいずれか１つに記
載のＭＯＳ電界効果トランジスタの製造方法。 - 【請求項１８】半導体基板内に第１導電形ウェルを形成
する工程と、 該第１導電形ウェル内にドリフト領域を形成する工程
と、 該ドリフト領域の形成された半導体基板上にゲート絶縁
膜を形成し該絶縁膜上にゲートを形成する工程と、 該ゲートに隣接した部分のドリフト領域に低濃度のｎ型
又はｐ型不純物領域を形成する工程と、 ソース／ドレインを形成する工程と、 前記ゲートを包含した半導体基板全面にソース／ドレイ
ン表面が露出するようにコンタクトホールの形成された
絶縁膜を形成する工程と、 該絶縁膜上に金属薄膜を形成する工程と、 前記金属薄膜をマスクとして用い、食刻してソース／ド
レイン電極及び電界板を形成する工程と、を順次行うこ
とを特徴とするＭＯＳ電界効果トランジスタの製造方
法。 - 【請求項１９】前記ゲートに隣接した部分のドリフト領
域に低濃度のｎ型及びｐ型不純物領域を夫々形成する工
程は、前記ゲートを包含した絶縁膜全面にマスクを形成
する工程と、 前記ドリフト領域上のゲートに隣接した側の絶縁膜が所
定部位が露出するようにマスクを食刻する工程と、 前記ゲートに自己整合して前記露出部位に低濃度のｎ型
又はｐ型不純物をイオン注入した後、前記マスクを除去
する工程と、 拡散を施す工程と、を含む工程であることを特徴とする
請求項１８記載のＭＯＳ電界効果トランジスタの製造方
法。 - 【請求項２０】前記ソース／ドレインを形成する工程
は、 前記ゲートを包含した絶縁膜全面にマスクを形成する工
程と、 前記第１導電形ウェル内に埋没拡散領域を形成する工程
と、 前記埋没拡散領域上の絶縁膜表面の所定部位が露出する
ように前記マスクを食刻する工程と、 該露出部位に高濃度のｎ型又はｐ不純物をイオン注入し
た後前記マスクを除去する工程と、 前記イオン注入領域を活性化させる工程と、を含む工程
であることを特徴とする請求項１８又は請求項１９記載
のＭＯＳ電界効果トランジスタの製造方法。 - 【請求項２１】半導体基板内に第１導電形ウェルを形成
する工程と、 該第１導電形ウェル内に第１、第２ドリフト領域を夫々
形成する工程と、 各第１、第２ドリフト領域の両方側端に酸化膜を成長さ
せる工程と、 ゲート絶縁膜を形成する工程と、 各第１、第２ドリフト領域間のゲート絶縁膜上にゲート
を形成する工程と、 該ゲートに隣接した部分の第１、第２ドリフト領域に低
濃度のｎ型又はｐ型不純物領域を形成する工程と、 各第１、第２ドリフト領域内にソース／ドレイン領域を
形成すると共に酸化膜の両方側にボディコンタクトを形
成する工程と、 前記ゲートを包含した半導体基板全面にソース／ドレイ
ン領域及びボディコンタクト表面が露出するようにコン
タクトホールの形成された絶縁膜を形成する工程と、 該絶縁膜上に金属薄膜を形成する工程と、 該金属薄膜をマスクを用いて食刻してソース／ドレイン
電極及び第１、第２電界板を形成する工程と、を順次行
うことを特徴とするＭＯＳ電界効果トランジスタの製造
方法。 - 【請求項２２】前記ゲートに隣接した部分の第１、第２
ドリフト領域に低濃度のｎ型及びｐ型不純物領域を夫々
形成する工程は、前記ゲートを包含した絶縁膜全面にマ
スクを形成する工程と、 前記ゲート下部左右側の第１、第２ドリフト領域上の絶
縁膜が所定部位が露出するようにマスクを食刻する工程
と、 前記露出部位に低濃度のｎ型又はｐ型不純物をイオン注
入した後、前記マスクを除去する工程と、 拡散を施す工程と、を含む工程であることを特徴とする
請求項２１記載のＭＯＳ電界効果トランジスタの製造方
法。 - 【請求項２３】前記第１、第２ドリフト領域にソース／
ドレインを形成すると共に、酸化膜両側にボディコンタ
クトを形成する工程は、前記ゲートを包含した絶縁膜全
面に第１マスクを形成する工程と、 前記第１、第２ドリフト領域両端に形成された酸化膜左
右側の半導体基板表面が所定部位が露出するように前記
第１マスクを食刻する工程と、 該露出部位に高濃度のｎ型又はｐ不純物をイオン注入し
た後前記第１マスクを除去する工程と、 前記ゲートを包含した絶縁膜全面に第２マスクを形成す
る工程と、 前記第１、第２ドリフト領域表面が所定部位が露出する
ように該第２マスクを食刻する工程と、 該露出部位に高濃度のｎ型又はｐ型不純物をイオン注入
した後、前記第２マスクを除去する工程と、 前記イオン注入領域を活性化させる工程と、を含む工程
であることを特徴とする請求項２１又は請求項２２記載
のＭＯＳ電界効果トランジスタの製造方法。 - 【請求項２４】前記第１導電形ウェルは、ｐ型又はｎ型
不純物をイオン注入した後、拡散を施して形成されるこ
とを特徴とする請求項１８〜請求項２３のいずれか１つ
に記載のＭＯＳ電界効果トランジスタの製造方法。 - 【請求項２５】前記ゲートは、１．２μｍ〜１．５μｍ
の長さに形成されることを特徴とする請求項１０〜請求
項２４のいずれか１つに記載のＭＯＳ電界効果トランジ
スタの製造方法。 - 【請求項２６】前記電界板は、ゲート電圧と同じ電圧又
は該ゲート電圧とは異なる所定電圧が印加されるように
形成されることを特徴とする請求項１０〜請求項２５の
いずれか１つに記載のＭＯＳ電界効果トランジスタの製
造方法。 - 【請求項２７】前記ＭＯＳ電界効果トランジスタは、20
ｖ〜600 ｖ範囲内の降伏電圧値を有するように形成され
ることを特徴とする請求項１０〜請求項２６のいずれか
１つに記載のＭＯＳ電界効果トランジスタの製造方法。
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