KR100948303B1 - 수평형 디모스 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 향상된 SOA와 온저항 특성을 가지는 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor)트랜지스터의 제조방법에 관한 것이다.
본 발명에 따른 수평형 디모스 트랜지스터의 제조방법은 반도체 기판 상에 버퍼산화막을 형성하는 단계와; 상기 버퍼산화막 상에 제 1 도전형의 불순물 이온을 주입하여 제 1 도전형의 반도체 영역을 형성하는 단계와; 상기 반도체 기판의 일부에 제 2 도전형의 불순물 이온을 주입하여 상기 제 1 도전형의 반도체 영역과 접촉면을 갖는 제 2 도전형의 바디 영역을 형성하는 단계와; 상기 제 2 도전형의 바디 영역의 에지 곡선면 부분에 저농도의 제 2 도전형의 불순물 이온을 주입하여 저농도 제 2 도전형 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
수평형 디모스 트랜지스터
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 향상된 SOA(Safe Operating Area)와 온저항 특성을 가지는 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor)트랜지스터의 제조방법에 관한 것이다.
반도체 소자의 집적도 향상과 그에 따른 제조 설계기술의 발달로 인하여 반도체 칩을 하나로 시스템을 구성하려는 시도가 크게 일어나고 있다. 시스템의 1칩화는 콘트롤러와 메모리 기타 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술 위주로 발전되어 왔다.
그러나, 시스템의 경량화, 소형화가 되기 위해서는 시스템의 전원을 조절하는 회로부, 즉, 입력단과 출력단과의 주요 기능을 하는 회로와 1개 칩화를 하여야 가능하게 된다. 입력단과 출력단은 고전압이 인가되는 회로이므로 일반적인 저전압CMOS 회로로는 구성할 수 없어 고전압 파워트랜지스터로 구성된다.
따라서, 시스템의 크기나 무게를 줄이기 위해서는 전원의 입력/출력단과 콘트롤러를 1개 칩으로 구성해야 한다. 이를 가능하게 하는 기술이 파워 IC로, 이는 고전압 트랜지스터와 저전압 CMOS트랜지스터 회로를 하나의 칩으로 구성하는 것이다.
파워 IC 기술은 종래의 불연속 파워트랜지스터(Discrete Power Transistor)인 VDMOS(Vertical DMOS) 소자 구조를 개선한 것으로, 전류를 수평으로 흐르게 하기 위하여 드레인을 수평으로 배치하고 드리프트(Drift)영역을 채널과 드레인 사이에 두어 고전압 브레이크다운(Breakdown) 확보를 가능하게 하는 LDMOS(Lateral DMOS) 소자가 구현된다.
이와 같은 종래의 수평형 디모스 트랜지스터를 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 종래의 수평형 디모스 트랜지스터를 설명하기 위하여 나타내 보인 단면도이다.
도 1을 참조하면, 소자분리막(60)에 의해 활성 영역이 한정되는 n-형 반도체 기판(10) 위에 버퍼산화막(20)이 형성되어 있고, 버퍼산화막(20) 상에는 n-형 반도체 영역(30)이 형성된다. p형 바디 영역(40)과 n-형 확장된 드레인 영역(50)이 상호 일정 간격 이격되도록 배치된다. p형 바디 영역(40)의 상부에는 n+형 소스 영역(42)이 배치된다. p형 바디 영역(40)의 상부 영역 중 n+형 소스 영역(42)에 인접하고 게이트 절연막 및 게이트 도전막과 중첩되는 부분은 채널 영역이다. n-형 확장된 드레인 영역(50)의 상부에는 n+형 드레인 영역(52)이 배치된다. 채널 영역 위에는 게이트 절연막과 게이트 도전막(70)이 순차적으로 적층되고, 게이트 도전막(70)의 측벽에는 게이트 스페이서막이 형성된다. n+형 소스 영역(42) 및 n+형 드 레인 영역(52)은 통상의 배선을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 전기적으로 연결된다.
하지만, 종래의 수평형 디모스 트랜지스터는 온저항을 낮추기 위해 n-형 반도체 영역의 도즈(dose)를 높일 경우 게이트의 에지 부분의 전계가 증가하고 n-형 반도체 영역과 버퍼산화막 사이에서 전계가 증가하기 때문에 내압이 감소하게 된다. 또한, 종래의 수평형 디모스 트랜지스터는 버퍼산화막 사이에서 브레이크다운(break-down)이 발생하게 되는데, 이는 이온 주입된 p형 바디영역의 농도가 높으면서 측면의 곡면에서 전기장이 폴리는 현상을 발생시킨다. 따라서, 이러한 구조로 인하여 브레이크 다운 전압(BVdss)과 온저항을 향상시키는 데 제한이 있는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 향상된 SOA와 온저항 특성을 가지는 향상수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor)트랜지스터 및 그 제조방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 수평형 디모스 트랜지스터의 제조방법은 반도체 기판 상에 버퍼산화막 및 제 2 도전형의 에피층을 차례대로 형성하는 단계와; 상기 제 2 도전형의 에피층에 제 1 도전형의 반도체 영역을 형성하는 단계와; 상기 제 1 도전형의 반도체 영역의 일부영역에 상기 제 1 도전형의 반도체 영역과 접촉면을 갖는 제 2 도전형의 바디 영역을 형성하는 단계와; 상기 제 2 도전형의 바디 영역의 하부에지 곡선면 부분에 저농도 제 2 도전형 버퍼영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 수평형 디모스 트랜지스터 및 그 제조방법은 종래의 수평형 디모스 트랜지스터에 비해 향상된 온저항 특성의 설계가 가능함으로써 게이트 에지 부분의 전계를 낮출 수 있고 버퍼산화막과 n-형 반도체 영역 사이의 전계를 낮출 수 있으므로 브레이크 다운 전압을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 수평형 디모스 트랜지스터의 제조방법을 상세히 설명한다.
도 2a 내지 2d는 본 발명의 제 1 실시예에 따른 수평형 디모스 트랜지스터를 설명하기 위한 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(110) 상에 버퍼산화막(130)을 먼저 형성한 후, 버퍼산화막(130) 상에 불순물이온을 주입하여 p형 에피층(120a)을 성장시킨다.
이어서, 도 2b에 도시된 바와 같이, 노출된 p형 에피층(120a)의 전면에 n-형 불순물 이온, 예를 들어 인(phosphorus) 이온을 dose=6.6E12cm2, Energy=900KeV 조건하에서 기존의 농도보다 높게 고에너지 이온주입한 후, 일정 온도 및 시간 예를 들어 420분 동안 N2, 0.5%O2에서 1150℃로 확산하고, 130분동안 N2에서 1150℃로 확산하는 드라이브 인으로 불순물 확산 공정을 수행하여 n-형 반도체 영역(120)을 형성한다. 이때, n-형 반도체 영역(120)은 불순물 이온이 버퍼산화막(130)의 상부면에 이르도록 실시함으로써 n-형 반도체 영역(120)은 버퍼산화막(130)의 상부면까지 연장된다.
다음으로, 도 2c에 도시된 바와 같이, n-형 반도체 영역(120) 상부에 보호막(145)을 형성한 후, 보호막(145)의 일부를 노출시키는 제 1 이온주입 마스크(미도시)를 이용하여 선택적으로 p형 불순물 이온, 예를 들어 보론(B) 이온을 고에너지 이온주입하여 n-형 반도체 영역(120)과 접촉면을 갖는 p형 바디 영역(140)을 형성한다.
이후, 제 1 이온주입 마스크를 제거한 후, 바로 p형 바디영역(140)과 인접한 보호막(145)의 일부를 노출시키는 제 2 이온주입 마스크(150)를 형성하고 이를 이용하여 선택적으로 p형 불순물 이온, 예를 들어 보론(B) 이온을 p형 바디영역(140)보다 낮은 농도로 고에너지 이온주입하여 p형 바디 영역(140)의 하부에지의 곡선면에 접촉면을 갖는 저농도 p형 버퍼영역(155)를 형성한다.
이후, 제 1 이온주입 마스크를 제거한 후, 바로 p형 바디영역(140)과 인접한 보호막(145)의 일부를 노출시키는 제 2 이온주입 마스크(150)를 형성하고 이를 이용하여 선택적으로 p형 불순물 이온, 예를 들어 보론(B) 이온을 p형 바디영역(140)보다 낮은 농도로 고에너지 이온주입하여 p형 바디 영역(140)의 하부에지의 곡선면에 접촉면을 갖는 저농도 p형 버퍼영역(155)를 형성한다.
이후, 도 2d에 도시된 바와 같이, 활성 영역을 한정시키는 소자분리막(160)을 형성하고, 소자분리막(160)의 일정부분과 n-형 반도체 영역(120) 일정부분 상에 게이트 도전막(170)이 적층한다. 이어서, 게이트 도전막(170)의 측벽에는 게이트 스페이서막이 형성된다. 그리고나서, p형 바디 영역(140)과 상호 일정 간격 이격되도록 n-형 확장된 드레인 영역(150)을 형성하고, p형 바디 영역(140)의 상부에 n+형 소스 영역(142)을, n-형 확장된 드레인 영역(150) 상부에는 n+형 드레인 영역(152)이 형성된다. 여기서, n+형 소스 영역(142) 및 n+형 드레인 영역(152)은 통상의 배선을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 전기적으로 연결된다.
이러한 공정방법으로 제조된 본 발명의 제 1 실시예에 따른 수평형 디모스 트랜지스터는 저농도 p형 버퍼영역(155)으로 인하여 도 4에 도시된 바와 같이 기존구조와 비교하여 디플레이션(depletion) 확산이 기존구조보다 넓게 되기 때문에 게이트 에지 부분의 전계를 낮출 수 있다. 또한, 전계를 줄임으로 인해 브레이크 다운 전압을 높일 수 있으며 n-형 반도체 영역(130)의 농도도 높일 수 있어 온저항 특성을 향상시킬 수 있다.
도 3a 내지 3c는 본 발명의 제 2 실시예에 따른 수평형 디모스 트랜지스터를 설명하기 위한 공정단면도이다.
먼저, 도 3a에 도시된 바와 같이, 먼저 반도체 기판(410) 상에 버퍼산화막(420)을 형성한 후, 버퍼산화막(420) 상에 불순물이온을 주입하여 p형 에피층(430)을 성장시킨다.
이어서, 노출된 p형 에피층(430)의 전면에 n-형 불순물 이온 확산 공정을 수 행하여 n-형 반도체 영역(440)을 형성한다. 이때, n-형 반도체 영역(440)은 불순물 이온이 버퍼산화막(420)의 상부면에 이르도록 실시함으로써 n-형 반도체 영역(440)은 버퍼산화막(420)의 상부면까지 연장된다. 그리고, 불순물 이온이 후속공정에서 형성될 소자분리막(160)의 일정부분 아래에 이르도록 실시함으로써 n-형 반도체 영역(440)은 버퍼산화막(420)의 상부면의 일정부분에 형성된다.
다음으로, 도 3b에 도시된 바와 같이, n-형 반도체 영역(440)을 가리며 p형 에피층(430)의 일정부분을 노출시키는 이온주입 마스크(445)를 이용하여 선택적으로 p형 불순물 이온, 예를 들어 보론(B) 이온을 깊게 고에너지 이온주입하여 버퍼산화막(420)과 접촉면을 가지는 저농도 p형 버퍼영역(450)를 형성한다. 이후, 바로 동일한 이온주입 마스크(445)를 사용하여 저농도 p형 영역(450) 상에 n-형 불순물 이온, 예를 들어 인(phosphorus) 이온을 고에너지 이온주입하여 저농도 p형 영역(450)과 n-형 반도체 영역(440)과 접촉면을 가지는 n형 버퍼영역(455)을 형성한다.
이어서, 도 3c에 도시된 바와 같이, n-형 반도체 영역(440) 일부를 노출시키는 이온주입 마스크을 이용하여 선택적으로 p형 불순물 이온, 예를 들어 보론(B) 이온을 고에너지 이온주입하여 n-형 반도체 영역(440)과 접촉면을 갖는 p형 바디 영역(460)을 형성한다. 이후, 활성 영역을 한정시키는 소자분리막(650)을 형성하고, 소자분리막(650)의 일정부분과 n-형 반도체 영역(440) 일정부분 상에 게이트 도전막(660)이 적층되고, 게이트 도전막(660)의 측벽에는 게이트 스페이서막이 형성된다. 그리고나서, p형 바디 영역(460)의 상부에 n+형 소스 영역(642)을, n-형 반도체 영역(440) 상부에는 n+형 드레인 영역(646)가 형성된다. 여기서, n+형 소스 영역(642) 및 n+형 드레인 영역(646)은 통상의 배선을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 전기적으로 연결된다.
이러한 공정방법으로 제조된 본 발명의 제 2 실시예에 따른 수평형 디모스 트랜지스터는 n형 버퍼영역(455) 밑에 있는 저농도 p형 버퍼영역(450)에서 디플레이션 영역이 올라오기 때문에 n형 버퍼영역(455)의 농도가 높아도 리서프(resurf)가 잘되어 게이트 에지 부근의 전계가 높아지지 않는다. 이로 인해, 트랜지스터의 Rsp를 낮게 하고 브레이크 다운 전압을 높게 한다. 또한, n형 버퍼영역(455) 및 저농도 p형 버퍼영역(450)이 게이트 에지 부근의 전계를 낮추어 주기 때문에 n-형 반도체 영역(440)의 농도를 높여도 브레이크 다운 전압이 감소하는 문제가 발생하지 않으며 브레이크 다운 전압을 높게 하며 Rsp를 낮게 할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 종래의 수평형 디모스 트랜지스터를 설명하기 위하여 나타내 보인 단면도.
도 2a 내지 2d는 본 발명의 제 1 실시예에 따른 수평형 디모스 트랜지스터를 설명하기 위한 공정단면도.
도 3a 내지 3c는 본 발명의 제 2 실시예에 따른 수평형 디모스 트랜지스터를 설명하기 위한 공정단면도.
도 4는 본 발명의 제 1 실시예에 따른 수평형 디모스 트랜지스터의 더블 리서프 디플레이션 영역의 확산 방향 및 도핑 농도를 나타낸 도면.
Claims (4)
- 반도체 기판 상에 버퍼산화막 및 제 2 도전형의 에피층을 차례대로 형성하는 단계와;상기 제 2 도전형의 에피층에 제 1 도전형의 반도체 영역을 형성하는 단계와;상기 제 1 도전형의 반도체 영역의 일부영역에 상기 제 1 도전형의 반도체 영역과 접촉면을 갖는 제 2 도전형의 바디 영역을 형성하는 단계와;상기 제 2 도전형의 바디 영역의 하부에지 곡선면 부분에 저농도 제 2 도전형 버퍼영역을 형성하는 단계를 포함하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
- 반도체 기판 상에 버퍼산화막 및 제 2 도전형의 에피층을 차례대로 형성하는 단계와;상기 제 2 도전형의 에피층에 제 1 도전형의 반도체 영역을 형성하는 단계와;상기 제 1 도전형의 반도체 영역과 버퍼산화막 사이의 접촉면 부분에 저농도 제 2 도전형 버퍼영역을 형성하는 단계와;상기 저농도 제 2 도전형 영역 상에 제 1 도전형 버퍼영역을 형성하는 단계와;상기 제 1 도전형의 반도체 영역의 일부에 상기 저농도의 제 2 도전형 영역과 상기 제 1 도전형 영역과 접촉면을 갖는 제 2 도전형의 바디 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
- 제 1항 또는 제 2항에 있어서,상기 저농도 제 2 도전형 버퍼영역은 상기 제 2 도전형의 바디 영역보다 낮은 농도인 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
- 제 1항 또는 제 2항에 있어서,상기 반도체 기판 위로 소자 분리막과 게이트 도전막을 형성하는 단계; 및상기 제 2 도전형의 바디 영역 내에 제1 도전형의 소오스 영역을 형성하고, 상기 제 1 도전형의 반도체 영역 상부에 제 1 도전형의 드레인 영역을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0167273B1 (ko) * | 1995-12-02 | 1998-12-15 | 문정환 | 고전압 모스전계효과트렌지스터의 구조 및 그 제조방법 |
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| KR100264729B1 (ko) | 1997-12-29 | 2000-09-01 | 김영환 | 수평형 실리콘 온 인슐레이터 전력 모스페트 및 그 제조 방법 |
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