JP3185656B2 - 横型電界効果トランジスタおよびその製造方法 - Google Patents
横型電界効果トランジスタおよびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は高耐圧、低オン抵抗
の横型電界効果トランジスタ（以下ＦＥＴと記す）に関
し、例えば電源用、自動車用、モーター駆動用、ディス
プレイパネル駆動用等に電界効果トランジスタ単体とし
て、またはロジック部と一体化したパワーＩＣとして利
用される。
の横型電界効果トランジスタ（以下ＦＥＴと記す）に関
し、例えば電源用、自動車用、モーター駆動用、ディス
プレイパネル駆動用等に電界効果トランジスタ単体とし
て、またはロジック部と一体化したパワーＩＣとして利
用される。
【０００２】
【従来の技術】高耐圧、低オン抵抗の横型ＦＥＴの分野
では、耐圧と単位面積当たりのオン抵抗とのトレードオ
フの改善要求が強く、様々な取り組みがなされている。
図３に、従来の横型ＦＥＴの例としてｐチャネル型ＤＭ
ＯＳＦＥＴの断面を示す。なお、以下でｎ、ｐを冠した
層、領域等はそれぞれ電子、正孔が多数キャリアである
層、領域等を意味するものとする。
では、耐圧と単位面積当たりのオン抵抗とのトレードオ
フの改善要求が強く、様々な取り組みがなされている。
図３に、従来の横型ＦＥＴの例としてｐチャネル型ＤＭ
ＯＳＦＥＴの断面を示す。なお、以下でｎ、ｐを冠した
層、領域等はそれぞれ電子、正孔が多数キャリアである
層、領域等を意味するものとする。
【０００３】図３において、ｐ型基板４０１は比抵抗が
１５Ω・ｃｍのシリコンウェルハである。そのｐ型基板
４０１の表面層にｎ型不純物例えば燐のイオン注入によ
り、ｎウェル領域４０２が形成されている。ｎウェル領
域４０２の表面濃度は３×１０16ｃｍ-3であり、拡散深
さｘj は、約４μｍである。また、このｎウェル領域４
０２の表面層に、マスクを使用した選択的なイオン注入
により、それぞれｎベース領域４０５、ｐオフセット領
域４０６、ｐソース領域４０３、ｐドレイン領域４０４
が形成されている。ここで、ｎベース領域４０５は表面
濃度１×１０17ｃｍ-3、拡散深さｘj は、約１μｍであ
る。ｐオフセット領域４０６は、表面濃度が５×１０16
ｃｍ-3、拡散深さｘj が０．６μｍである。
１５Ω・ｃｍのシリコンウェルハである。そのｐ型基板
４０１の表面層にｎ型不純物例えば燐のイオン注入によ
り、ｎウェル領域４０２が形成されている。ｎウェル領
域４０２の表面濃度は３×１０16ｃｍ-3であり、拡散深
さｘj は、約４μｍである。また、このｎウェル領域４
０２の表面層に、マスクを使用した選択的なイオン注入
により、それぞれｎベース領域４０５、ｐオフセット領
域４０６、ｐソース領域４０３、ｐドレイン領域４０４
が形成されている。ここで、ｎベース領域４０５は表面
濃度１×１０17ｃｍ-3、拡散深さｘj は、約１μｍであ
る。ｐオフセット領域４０６は、表面濃度が５×１０16
ｃｍ-3、拡散深さｘj が０．６μｍである。
【０００４】ここでゲート電極４０８は、ゲート酸化膜
４０７上に形成され、そのドレイン側は厚い酸化膜ＬＯ
ＣＯＳ４０９上に形成されている。またドレインドリフ
ト領域であるｐオフセット領域４０６は、ＬＯＣＯＳ４
０９より約１μｍ程度ソース側に張り出している。ゲー
ト電極４０８−ＬＯＣＯＳ４０９間の距離Ｌgaは、約２
μｍであり、ＬＯＣＯＳ４０９の長さＬLOCOS は約１μ
ｍである。
４０７上に形成され、そのドレイン側は厚い酸化膜ＬＯ
ＣＯＳ４０９上に形成されている。またドレインドリフ
ト領域であるｐオフセット領域４０６は、ＬＯＣＯＳ４
０９より約１μｍ程度ソース側に張り出している。ゲー
ト電極４０８−ＬＯＣＯＳ４０９間の距離Ｌgaは、約２
μｍであり、ＬＯＣＯＳ４０９の長さＬLOCOS は約１μ
ｍである。
【０００５】とりわけ、耐圧数十Ｖの領域では、素子の
微細化（ゲート長Ｌgaの縮小や、ドレインドリフト長Ｌ
ｄ≒ＬLOCOS の縮小）、ｐオフセツト領域４０６、ｎベ
ース領域４０５の不純物濃度の最適化などによるトレー
ドオフ改善が行われている。しかし、特にｐチャネル型
ＭＯＳＦＥＴにおいては、ゲート長Ｌgaの縮小、ｐオフ
セツト領域４０６の高濃度化によって、パンチスルー耐
圧の劣化現象が顕著に現れ、素子の微細化を妨げてい
る。パンチスルー耐圧は、ベース濃度（ベース領域の不
純物濃度）の高濃度化によって向上するが、一方でベー
ス濃度の高濃度化は、しきい値電圧の上昇を招き、ゲー
ト駆動電圧一定の条件下では、チャネル抵抗の増大につ
ながる。
微細化（ゲート長Ｌgaの縮小や、ドレインドリフト長Ｌ
ｄ≒ＬLOCOS の縮小）、ｐオフセツト領域４０６、ｎベ
ース領域４０５の不純物濃度の最適化などによるトレー
ドオフ改善が行われている。しかし、特にｐチャネル型
ＭＯＳＦＥＴにおいては、ゲート長Ｌgaの縮小、ｐオフ
セツト領域４０６の高濃度化によって、パンチスルー耐
圧の劣化現象が顕著に現れ、素子の微細化を妨げてい
る。パンチスルー耐圧は、ベース濃度（ベース領域の不
純物濃度）の高濃度化によって向上するが、一方でベー
ス濃度の高濃度化は、しきい値電圧の上昇を招き、ゲー
ト駆動電圧一定の条件下では、チャネル抵抗の増大につ
ながる。
【０００６】
【発明が解決しようとする課題】本発明は、高耐圧、低
オン抵抗の横型電界効果トランジスタにおいて、パンチ
スルー耐圧を向上させ、或いは素子の微細化を推進して
オン抵抗を低減し、耐圧とオン抵抗のトレードオフを改
良することを課題とする。
オン抵抗の横型電界効果トランジスタにおいて、パンチ
スルー耐圧を向上させ、或いは素子の微細化を推進して
オン抵抗を低減し、耐圧とオン抵抗のトレードオフを改
良することを課題とする。
【０００７】
【課題を解決するための手段】上記課題解決のため本発
明は、第一導電型半導体基板と、その基板の表面層に形
成された第二導電型ウェル領域と、その第二導電型ウェ
ル領域内に互いに分離して形成された第一導電型ソース
領域および第一導電型ドレイン領域と、その第一導電型
ソース領域と第一導電型ドレイン領域との間の基板表面
上にゲート絶縁膜を介して設けられたゲート電極と、第
一導電型ソース領域の表面に接して設けられたソース電
極と、第一導電型ドレイン領域の表面に接して設けられ
たドレイン電極とを有する横型電界効果トランジスタに
おいて、表面不純物濃度が低く前記第一導電型ソース領
域に近い端が該第一導電型ソース領域方向に張り出して
いる第一導電型の第一オフセット領域と、該第一オフセ
ット領域より表面不純物濃度が高く前記第一導電型ソー
ス領域に近い端が前記第一オフセット領域のソース側端
よりドレイン領域側にずれている第一導電型の第二オフ
セット領域とからなる二重オフセット領域を備え、該二
重オフセット領域が前記第一導電型ドレイン領域の下部
を覆い、前記第一オフセット領域の張り出し部は、第二
オフセット領域が形成されず、第一オフセット領域のみ
がゲート絶縁膜下部に接しているものとする。
明は、第一導電型半導体基板と、その基板の表面層に形
成された第二導電型ウェル領域と、その第二導電型ウェ
ル領域内に互いに分離して形成された第一導電型ソース
領域および第一導電型ドレイン領域と、その第一導電型
ソース領域と第一導電型ドレイン領域との間の基板表面
上にゲート絶縁膜を介して設けられたゲート電極と、第
一導電型ソース領域の表面に接して設けられたソース電
極と、第一導電型ドレイン領域の表面に接して設けられ
たドレイン電極とを有する横型電界効果トランジスタに
おいて、表面不純物濃度が低く前記第一導電型ソース領
域に近い端が該第一導電型ソース領域方向に張り出して
いる第一導電型の第一オフセット領域と、該第一オフセ
ット領域より表面不純物濃度が高く前記第一導電型ソー
ス領域に近い端が前記第一オフセット領域のソース側端
よりドレイン領域側にずれている第一導電型の第二オフ
セット領域とからなる二重オフセット領域を備え、該二
重オフセット領域が前記第一導電型ドレイン領域の下部
を覆い、前記第一オフセット領域の張り出し部は、第二
オフセット領域が形成されず、第一オフセット領域のみ
がゲート絶縁膜下部に接しているものとする。
【０００８】そのようにすれば、ドレインドリフト層で
ある二重のオフセット領域のうち第一導電型ソース領域
に近い表面不純物濃度の低いオフセット領域は容易に空
乏化するが、二つのオフセット領域が重なる部分では空
乏化しにくく、パンチスルー耐圧が向上する。特に、二
重の第二導電型オフセット領域のうち表面不純物濃度の
低いオフセット領域が表面不純物濃度の高い第二オフセ
ット領域よりも第一導電型ソース領域に近い方向に張り
出していれば、第一導電型ソース領域に近い表面不純物
濃度の低いオフセット領域は空乏層し易く、表面不純物
濃度の高い第二オフセット領域は空乏化しにくく、パン
チスルー耐圧が向上する。
ある二重のオフセット領域のうち第一導電型ソース領域
に近い表面不純物濃度の低いオフセット領域は容易に空
乏化するが、二つのオフセット領域が重なる部分では空
乏化しにくく、パンチスルー耐圧が向上する。特に、二
重の第二導電型オフセット領域のうち表面不純物濃度の
低いオフセット領域が表面不純物濃度の高い第二オフセ
ット領域よりも第一導電型ソース領域に近い方向に張り
出していれば、第一導電型ソース領域に近い表面不純物
濃度の低いオフセット領域は空乏層し易く、表面不純物
濃度の高い第二オフセット領域は空乏化しにくく、パン
チスルー耐圧が向上する。
【０００９】更に、第一導電型ドレイン領域に近い側の
ゲート電極下に電界緩和用の厚い絶縁膜を有するものが
よい。そのようにすれば、厚い絶縁膜下の電界が緩和さ
れ、パンチスルー耐圧を高め易くなる。
ゲート電極下に電界緩和用の厚い絶縁膜を有するものが
よい。そのようにすれば、厚い絶縁膜下の電界が緩和さ
れ、パンチスルー耐圧を高め易くなる。
【００１０】また、第一導電型半導体基板と、その基板
の表面層に形成された第二導電型ウェル領域と、その第
二導電型ウェル領域内に互いに分離して形成された第一
導電型ソース領域および第一導電型ドレイン領域と、そ
の第一導電型ソース領域と第一導電型ドレイン領域との
間の基板表面上にゲート絶縁膜を介して設けられたゲー
ト電極と、第一導電型ソース領域の表面に接して設けら
れたソース電極と、第一導電型ドレイン領域の表面に接
して設けられたドレイン電極とを有する横型電界効果ト
ランジスタにおいて、表面不純物濃度が低く前記第一導
電型ソース領域に近い端が該第一導電型ソース領域方向
に張り出してなり、前記第一導電型ドレイン領域の下部
を覆う第一導電型の第一オフセット領域と、前記ドレイ
ン領域に近い側のゲート電極下の電界緩和用厚い絶縁膜
の下部にのみ形成され、前記第一オフセット領域より表
面不純物濃度が高く前記第一導電型ソース領域に近い端
が前記第一オフセット領域のソース側端よりドレイン領
域側にずれている第一導電型の第二オフセット領域とか
らなる二重オフセット領域を備え、前記第一オフセット
領域の張り出し部は、第二オフセット領域が形成され
ず、第一オフセット領域のみがゲート絶縁膜下部に接し
ているものとする。
の表面層に形成された第二導電型ウェル領域と、その第
二導電型ウェル領域内に互いに分離して形成された第一
導電型ソース領域および第一導電型ドレイン領域と、そ
の第一導電型ソース領域と第一導電型ドレイン領域との
間の基板表面上にゲート絶縁膜を介して設けられたゲー
ト電極と、第一導電型ソース領域の表面に接して設けら
れたソース電極と、第一導電型ドレイン領域の表面に接
して設けられたドレイン電極とを有する横型電界効果ト
ランジスタにおいて、表面不純物濃度が低く前記第一導
電型ソース領域に近い端が該第一導電型ソース領域方向
に張り出してなり、前記第一導電型ドレイン領域の下部
を覆う第一導電型の第一オフセット領域と、前記ドレイ
ン領域に近い側のゲート電極下の電界緩和用厚い絶縁膜
の下部にのみ形成され、前記第一オフセット領域より表
面不純物濃度が高く前記第一導電型ソース領域に近い端
が前記第一オフセット領域のソース側端よりドレイン領
域側にずれている第一導電型の第二オフセット領域とか
らなる二重オフセット領域を備え、前記第一オフセット
領域の張り出し部は、第二オフセット領域が形成され
ず、第一オフセット領域のみがゲート絶縁膜下部に接し
ているものとする。
【００１０】そのようであれば、厚い絶縁膜形成のため
の選択マスクを利用して第二オフセット領域を形成でき
る。更にまた、厚い絶縁膜が、他の素子部分の分離用や
反転防止用の厚い絶縁膜と同じ仕様であれば、それらと
同時に形成できる。第一導電型ドレイン領域に接して二
重の第二導電型オフセット領域を有し、表面不純物濃度
の低いオフセット領域が表面不純物濃度の高い第二オフ
セット領域よりも第一導電型ソース領域に近い方向に張
り出しており、第一導電型ドレイン領域に近い側のゲー
ト電極下に電界緩和用の厚い絶縁膜を有し、第二オフセ
ット領域がその厚い絶縁膜の下部にのみ形成されている
横型電界効果トランジスタの製造方法としては、シリコ
ン基板に酸化膜、窒化膜を形成し、厚い絶縁膜形成用マ
スクを使用して窒化膜を選択的に除去し、その窓を通じ
て第二オフセット領域を形成するための不純物イオン注
入をおこなった後、酸化雰囲気中で熱処理して、第二オ
フセット領域を形成すると同時にその表面に厚い絶縁膜
を形成するものとする。
の選択マスクを利用して第二オフセット領域を形成でき
る。更にまた、厚い絶縁膜が、他の素子部分の分離用や
反転防止用の厚い絶縁膜と同じ仕様であれば、それらと
同時に形成できる。第一導電型ドレイン領域に接して二
重の第二導電型オフセット領域を有し、表面不純物濃度
の低いオフセット領域が表面不純物濃度の高い第二オフ
セット領域よりも第一導電型ソース領域に近い方向に張
り出しており、第一導電型ドレイン領域に近い側のゲー
ト電極下に電界緩和用の厚い絶縁膜を有し、第二オフセ
ット領域がその厚い絶縁膜の下部にのみ形成されている
横型電界効果トランジスタの製造方法としては、シリコ
ン基板に酸化膜、窒化膜を形成し、厚い絶縁膜形成用マ
スクを使用して窒化膜を選択的に除去し、その窓を通じ
て第二オフセット領域を形成するための不純物イオン注
入をおこなった後、酸化雰囲気中で熱処理して、第二オ
フセット領域を形成すると同時にその表面に厚い絶縁膜
を形成するものとする。
【００１１】そのような製造方法をとれば、第二オフセ
ット領域を形成するためのマスク形成工程を改めて行う
必要が無い。第二オフセット層を二層形成する。
ット領域を形成するためのマスク形成工程を改めて行う
必要が無い。第二オフセット層を二層形成する。
【００１２】
【発明の実施の形態】以下図面を参照しながら本発明の
実施の形態を説明する。 ［実施例１］ 図１は、本発明の第一の実施例である横型ｐチャネル型
ＤＭＯＳＦＥＴの断面図である。ｐ型基板１０１は比抵
抗は１５Ω・ｃｍのシリコンウェハであり、そのｐ型基
板１０１の表面層にｎ型不純物である燐のイオン注入に
より、ｎウェル領域１０２が形成されている。ｎウェル
領域１０２の表面濃度は３×１０16ｃｍ-3であり、拡散
深さｘj は、約４μｍである。また、このｎウェル領域
１０２の表面層に、それぞれｎ型、ｐ型不純物のイオン
注入によりｎベース領域１０５、ｐオフセット領域１０
６、第二ｐオフセット領域１１０、ｐソース領域１０
３、ｐドレイン領域１０４が形成されている。図３の従
来の横型ＦＥＴとの違いは、ｐオフセット領域１０６と
一部重なるように第二ｐオフセット領域１１０がある点
である。ここで、ｎベース領域１０５の表面濃度は１×
１０17ｃｍ-3、拡散深さｘj は、約１μｍである。ま
た、ｐオフセット領域１０６、第二ｐオフセット領域１
１０は、それぞれ表面濃度が５×１０16ｃｍ-3、７×１
０16ｃｍ-3、拡散深さｘj が、０．６μｍ、１．０μｍ
である。ｐオフセット領域１０６と第二ｐオフセット領
域１１０とが重なった領域では表面濃度は両者の不純物
濃度の和である１．２×１０17ｃｍ-3となる。ｐソース
電領域１０３、ｐドレイン領域１０４の表面濃度はとも
に１×１０20ｃｍ-3、拡散深さｘj が、０．３μｍであ
る。ｐソース電領域１０３、ｐドレイン領域１０４の表
面上には、それぞれＡｌ合金からなるソース電極１１
１、ドレイン電極１１２が設けられている。
実施の形態を説明する。 ［実施例１］ 図１は、本発明の第一の実施例である横型ｐチャネル型
ＤＭＯＳＦＥＴの断面図である。ｐ型基板１０１は比抵
抗は１５Ω・ｃｍのシリコンウェハであり、そのｐ型基
板１０１の表面層にｎ型不純物である燐のイオン注入に
より、ｎウェル領域１０２が形成されている。ｎウェル
領域１０２の表面濃度は３×１０16ｃｍ-3であり、拡散
深さｘj は、約４μｍである。また、このｎウェル領域
１０２の表面層に、それぞれｎ型、ｐ型不純物のイオン
注入によりｎベース領域１０５、ｐオフセット領域１０
６、第二ｐオフセット領域１１０、ｐソース領域１０
３、ｐドレイン領域１０４が形成されている。図３の従
来の横型ＦＥＴとの違いは、ｐオフセット領域１０６と
一部重なるように第二ｐオフセット領域１１０がある点
である。ここで、ｎベース領域１０５の表面濃度は１×
１０17ｃｍ-3、拡散深さｘj は、約１μｍである。ま
た、ｐオフセット領域１０６、第二ｐオフセット領域１
１０は、それぞれ表面濃度が５×１０16ｃｍ-3、７×１
０16ｃｍ-3、拡散深さｘj が、０．６μｍ、１．０μｍ
である。ｐオフセット領域１０６と第二ｐオフセット領
域１１０とが重なった領域では表面濃度は両者の不純物
濃度の和である１．２×１０17ｃｍ-3となる。ｐソース
電領域１０３、ｐドレイン領域１０４の表面濃度はとも
に１×１０20ｃｍ-3、拡散深さｘj が、０．３μｍであ
る。ｐソース電領域１０３、ｐドレイン領域１０４の表
面上には、それぞれＡｌ合金からなるソース電極１１
１、ドレイン電極１１２が設けられている。
【００１３】ここでｐソース領域１０３からｐオフセッ
ト領域１０６にかけてのシリコン基板の表面上にゲート
酸化膜１０７を介して多結晶シリコンのゲート電極１０
８が設けられ、ｐオフセット領域のｐドレイン領域１０
４に近い表面には厚い酸化膜ＬＯＣＯＳ１０９が形成さ
れている。そしてｐオフセット領域１０６は、ＬＯＣＯ
Ｓ１０９より約１μｍ程度、ｐソース領域１０３側に張
り出している。
ト領域１０６にかけてのシリコン基板の表面上にゲート
酸化膜１０７を介して多結晶シリコンのゲート電極１０
８が設けられ、ｐオフセット領域のｐドレイン領域１０
４に近い表面には厚い酸化膜ＬＯＣＯＳ１０９が形成さ
れている。そしてｐオフセット領域１０６は、ＬＯＣＯ
Ｓ１０９より約１μｍ程度、ｐソース領域１０３側に張
り出している。
【００１４】第二ｐオフセット領域１１０は、ｐオフセ
ット領域１０６より約０．７μｍ程度ドレイン側に形成
されている。ゲート電極１０８−ＬＯＣＯＳ１０９間の
距離Ｌgaは、約２μｍであり、ＬＯＣＯＳ１０９の長さ
ＬLOCOS は約１μｍである。図１の横型ＦＥＴの構造
は、以下のような工程で製造される。ｐ型基板１０１の
表面層にｎ型不純物である燐の拡散により、ｎウェル領
域１０２を形成する。そのｎウェル領域１０２の表面に
フォトレジストや酸化膜の選択的なマスクを形成し、そ
のマスクを通じての燐、ホウ素のイオン注入およびその
後の熱処理によりｎベース領域１０５、ｐオフセット領
域１０６、第二ｐオフセット領域１１０を形成する。表
面に酸化膜を形成し、窒化膜を堆積し、その窒化膜をフ
ォトエツチング技術により部分的に除去したのち、酸化
雰囲気中で熱処理して、厚い酸化膜のＬＯＣＯＳ１０９
を形成する。窒化膜を除去し、酸化膜を部分的に除去し
てホウ素のイオン注入およびその後の熱処理によりｐソ
ース領域１０３、ｐドレイン領域１０４を形成する。Ｌ
ＯＣＯＳ１０９を残しシリコン基板表面の酸化膜を除去
し、酸化して薄いゲート酸化膜１０７を形成する。その
ゲート酸化膜１０７およびＬＯＣＯＳ１０９の上に減圧
ＣＶＤ法により多結晶シリコン膜を堆積し、パターン形
成してゲート電極１０８とする。ｐソース領域１０３、
ｐドレイン領域１０４上野酸化膜に窓を開け、Ａｌ合金
をスパッタ蒸着し、パターン形成して、ソース電極１１
１、ドレイン電極１１２とする。更にパッシベーション
膜で覆うこともある。
ット領域１０６より約０．７μｍ程度ドレイン側に形成
されている。ゲート電極１０８−ＬＯＣＯＳ１０９間の
距離Ｌgaは、約２μｍであり、ＬＯＣＯＳ１０９の長さ
ＬLOCOS は約１μｍである。図１の横型ＦＥＴの構造
は、以下のような工程で製造される。ｐ型基板１０１の
表面層にｎ型不純物である燐の拡散により、ｎウェル領
域１０２を形成する。そのｎウェル領域１０２の表面に
フォトレジストや酸化膜の選択的なマスクを形成し、そ
のマスクを通じての燐、ホウ素のイオン注入およびその
後の熱処理によりｎベース領域１０５、ｐオフセット領
域１０６、第二ｐオフセット領域１１０を形成する。表
面に酸化膜を形成し、窒化膜を堆積し、その窒化膜をフ
ォトエツチング技術により部分的に除去したのち、酸化
雰囲気中で熱処理して、厚い酸化膜のＬＯＣＯＳ１０９
を形成する。窒化膜を除去し、酸化膜を部分的に除去し
てホウ素のイオン注入およびその後の熱処理によりｐソ
ース領域１０３、ｐドレイン領域１０４を形成する。Ｌ
ＯＣＯＳ１０９を残しシリコン基板表面の酸化膜を除去
し、酸化して薄いゲート酸化膜１０７を形成する。その
ゲート酸化膜１０７およびＬＯＣＯＳ１０９の上に減圧
ＣＶＤ法により多結晶シリコン膜を堆積し、パターン形
成してゲート電極１０８とする。ｐソース領域１０３、
ｐドレイン領域１０４上野酸化膜に窓を開け、Ａｌ合金
をスパッタ蒸着し、パターン形成して、ソース電極１１
１、ドレイン電極１１２とする。更にパッシベーション
膜で覆うこともある。
【００１５】オフ時の耐圧は、先ずｐオフセット領域１
０６で担われ、ｎウェル領域１０２−ｐオフセット領域
１０６間のｐｎ接合から空乏層が広がる。ｐオフセット
領域１０６は、不純物濃度が低いため容易に空乏化され
る。しかし、空乏層が第二ｐオフセット領域１１０にか
かると、不純物濃度が高いため、（つまりｐオフセット
領域１０６の不純物濃度５×１０16ｃｍ-3と、第二ｐオ
フセット領域１１０の不純物濃度７×１０16ｃｍ-3との
和で表面濃度は１．２×１０17ｃｍ-3になっている）空
乏層はそれ以上は延び難くなる。つまりパンチスルー耐
圧は向上する。
０６で担われ、ｎウェル領域１０２−ｐオフセット領域
１０６間のｐｎ接合から空乏層が広がる。ｐオフセット
領域１０６は、不純物濃度が低いため容易に空乏化され
る。しかし、空乏層が第二ｐオフセット領域１１０にか
かると、不純物濃度が高いため、（つまりｐオフセット
領域１０６の不純物濃度５×１０16ｃｍ-3と、第二ｐオ
フセット領域１１０の不純物濃度７×１０16ｃｍ-3との
和で表面濃度は１．２×１０17ｃｍ-3になっている）空
乏層はそれ以上は延び難くなる。つまりパンチスルー耐
圧は向上する。
【００１６】また、オン時にはゲート電極１０８直下の
ｐオフセット領域１０６、第二ｐオフセット領域１１０
の表面層には正孔が蓄積されるため、ドレインドリフト
抵抗が低減される。この第二ｐオフセット領域１１０を
設けた構造の横型ＦＥＴの耐圧、単位面積当たりのオン
抵抗（ＲｏｎＡ）の値は以前にくらべ、次に示すように
それぞれ向上した。
ｐオフセット領域１０６、第二ｐオフセット領域１１０
の表面層には正孔が蓄積されるため、ドレインドリフト
抵抗が低減される。この第二ｐオフセット領域１１０を
設けた構造の横型ＦＥＴの耐圧、単位面積当たりのオン
抵抗（ＲｏｎＡ）の値は以前にくらべ、次に示すように
それぞれ向上した。
【００１７】 耐圧 ２０Ｖ → ３０Ｖ ＲｏｎＡ ０．３４Ωｍｍ2 → ０．２５Ωｍｍ2 ［実施例２］ 図２は、本発明第二の実施例の横型ｐチャネル型ＤＭＯ
ＳＦＥＴの断面図である。
ＳＦＥＴの断面図である。
【００１８】この例では、第二ｐオフセット領域２１０
がｐドレイン領域２０４の全部を含むように広がってお
らず、ＬＯＣＯＳ２０９の下方にだけ形成されている。
第二ｐオフセット領域２１０の表面不純物濃度、拡散深
さは、第一の実施例と同じである。この様な構造とする
には、第二ｐオフセット領域２１０を、ＬＯＣＯＳ２０
９形成のためのマスクをそのまま使用して形成すればよ
い。具体的には、ＬＯＣＯＳ２０９形成のため、まず、
下地にベース酸化膜を形成し、その上に窒化膜を堆積す
る。ＬＯＣＯＳ２０９形成のためのマスクでＬＯＣＯＳ
２０９形成部分の窒化膜を除去したのち、第二ｐオフセ
ット領域２１０形成のためのホウ素イオン注入を行う。
そして、ＬＯＣＯＳ２０９形成工程（酸化）を行う。こ
のとき、ホウ素原子が深くドライブされ、第二ｐオフセ
ット領域２１０が形成されるとともに、表面には厚いＬ
ＯＣＯＳ２０９が形成される。従って、第一の実施例に
比べ、第二ｐオフセット領域２１０のためのマスク形成
工程が省略できる。
がｐドレイン領域２０４の全部を含むように広がってお
らず、ＬＯＣＯＳ２０９の下方にだけ形成されている。
第二ｐオフセット領域２１０の表面不純物濃度、拡散深
さは、第一の実施例と同じである。この様な構造とする
には、第二ｐオフセット領域２１０を、ＬＯＣＯＳ２０
９形成のためのマスクをそのまま使用して形成すればよ
い。具体的には、ＬＯＣＯＳ２０９形成のため、まず、
下地にベース酸化膜を形成し、その上に窒化膜を堆積す
る。ＬＯＣＯＳ２０９形成のためのマスクでＬＯＣＯＳ
２０９形成部分の窒化膜を除去したのち、第二ｐオフセ
ット領域２１０形成のためのホウ素イオン注入を行う。
そして、ＬＯＣＯＳ２０９形成工程（酸化）を行う。こ
のとき、ホウ素原子が深くドライブされ、第二ｐオフセ
ット領域２１０が形成されるとともに、表面には厚いＬ
ＯＣＯＳ２０９が形成される。従って、第一の実施例に
比べ、第二ｐオフセット領域２１０のためのマスク形成
工程が省略できる。
【００１９】この例でも、二重のオフセット領域が空乏
層の広がりを抑制するのでオフ時のパンチスルー耐圧は
向上する。またオン時には、ドレインドリフト抵抗を低
減するので、オン抵抗を低くするという効果も変わらな
い。
層の広がりを抑制するのでオフ時のパンチスルー耐圧は
向上する。またオン時には、ドレインドリフト抵抗を低
減するので、オン抵抗を低くするという効果も変わらな
い。
【００２０】
【発明の効果】以上説明したように本発明によれば、高
耐圧低オン抵抗の横型電界効果トランジスタにおいて、
ドレイン領域に接して、ソース領域に近い側の端がずれ
た二重のオフセット領域を形成することによって、下記
の効果を奏する。パンチスルー耐圧が向上する。同じ
耐圧クラスの電界効果トランジスタとするなら、素子の
微細化が可能となる。
耐圧低オン抵抗の横型電界効果トランジスタにおいて、
ドレイン領域に接して、ソース領域に近い側の端がずれ
た二重のオフセット領域を形成することによって、下記
の効果を奏する。パンチスルー耐圧が向上する。同じ
耐圧クラスの電界効果トランジスタとするなら、素子の
微細化が可能となる。
【００２４】セルフアライン技術および全面拡散を活
用することによって、マスクずれマージンが不要とな
る。これにより、更に微細化が可能となる。また、ド
レインドリフト抵抗の低減により、オン抵抗が低減され
る。これらの要素により、耐圧とオン抵抗とのトレード
オフが改良された横型電界効果トランジスタとすること
ができる。
用することによって、マスクずれマージンが不要とな
る。これにより、更に微細化が可能となる。また、ド
レインドリフト抵抗の低減により、オン抵抗が低減され
る。これらの要素により、耐圧とオン抵抗とのトレード
オフが改良された横型電界効果トランジスタとすること
ができる。
【図１】本発明第一の実施例のｐチャネル型ＤＭＯＳＦ
ＥＴの断面図
ＥＴの断面図
【図２】本発明第二の実施例のｐチャネル型ＤＭＯＳＦ
ＥＴの断面図
ＥＴの断面図
【図３】従来のｐチャネル型ＤＭＯＳＦＥＴの断面図
１０１、２０１、４０１ ｐ型基板 １０２、２０２、４０２ ｎウェル領域 １０３、２０３、４０３ ｐソース領域 １０４、２０４、４０４ ｐドレイン領域 １０５、２０５、４０５ ｎベース領域 １０６、２０６、４０６ ｐオフセット領域 １０７、２０７、４０７ ゲート酸化膜 １０８、２０８、４０８ ゲート電極 １０９、２０９、４０９ ＬＯＣＯＳ １１０、２１０、４１０ 第二ｐオフセット領域 １１１、２１１、４１１ ソース電極 １１２ ２１２、４１２ ドレイン電極
Claims (4)
- 【請求項１】第一導電型半導体基板と、その基板の表面
層に形成された第二導電型ウェル領域と、その第二導電
型ウェル領域内に互いに分離して形成された第一導電型
ソース領域および第一導電型ドレイン領域と、その第一
導電型ソース領域と第一導電型ドレイン領域との間の基
板表面上にゲート絶縁膜を介して設けられたゲート電極
と、第一導電型ソース領域の表面に接して設けられたソ
ース電極と、第一導電型ドレイン領域の表面に接して設
けられたドレイン電極とを有する横型電界効果トランジ
スタにおいて、表面不純物濃度が低く前記第一導電型ソース領域に近い
端が該第一導電型ソース領域方向に張り出している第一
導電型の第一オフセット領域と、該第一オフセット領域
より表面不純物濃度が高く前記第一導電型ソース領域に
近い端が前記第一オフセット領域のソース側端よりドレ
イン領域側にずれている第一導電型の第二オフセット領
域とからなる二重オフセット領域を備え、該二重オフセ
ット領域が前記第一導電型ドレイン領域の下部を覆い、
前記第一オフセット領域の張り出し部は、第二オフセッ
ト領域が形成されず、第一オフセット領域のみがゲート
絶縁膜下部に接している ことを特徴とする横型電界効果
トランジスタ。 - 【請求項２】ドレイン領域に近い側のゲート電極下に電
界緩和用の厚い絶縁膜を有することを特徴とする請求項
１に記載の横型電界効果トランジスタ。 - 【請求項３】第一導電型半導体基板と、その基板の表面
層に形成された第二導電型ウェル領域と、その第二導電
型ウェル領域内に互いに分離して形成された第一導電型
ソース領域および第一導電型ドレイン領域と、その第一
導電型ソース領域と第一導電型ドレイン領域との間の基
板表面上にゲート絶縁膜を介して設けられたゲート電極
と、第一導電型ソース領域の表面に接して設けられたソ
ース電極と、第一導電型ドレイン領域の表面に接して設
けられたドレイン電極とを有する横型電界効果トランジ
スタにおいて、 表面不純物濃度が低く前記第一導電型ソース領域に近い
端が該第一導電型ソース領域方向に張り出してなり、前
記第一導電型ドレイン領域の下部を覆う第一導電 型の第
一オフセット領域と、前記ドレイン領域に近い側のゲー
ト電極下の電界緩和用厚い絶縁膜の下部にのみ形成さ
れ、前記第一オフセット領域より表面不純物濃度が高く
前記第一導電型ソース領域に近い端が前記第一オフセッ
ト領域のソース側端よりドレイン領域側にずれている第
一導電型の第二オフセット領域とからなる二重オフセッ
ト領域を備え、前記第一オフセット領域の張り出し部
は、第二オフセット領域が形成されず、第一オフセット
領域のみがゲート絶縁膜下部に接している ことを特徴と
する横型電界効果トランジスタ。 - 【請求項４】シリコン基板に酸化膜、窒化膜を形成し、
厚い絶縁膜形成用マスクを使用して窒化膜を選択的に除
去し、その窓を通じて第二オフセット領域を形成するた
めの不純物イオン注入をおこなった後、酸化雰囲気中で
熱処理して、第二オフセット領域を形成すると同時にそ
の表面に厚い絶縁膜を形成することを特徴とする請求項
２または請求項３に記載の横型電界効果トランジスタの
製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06574696A JP3185656B2 (ja) | 1996-03-22 | 1996-03-22 | 横型電界効果トランジスタおよびその製造方法 |
| DE19711729.5A DE19711729B4 (de) | 1996-03-22 | 1997-03-20 | Horizontal-Feldeffekttransistor und Verfahren zu seiner Herstellung |
| US08/821,460 US5981997A (en) | 1996-03-22 | 1997-03-21 | Horizontal field effect transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06574696A JP3185656B2 (ja) | 1996-03-22 | 1996-03-22 | 横型電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260651A JPH09260651A (ja) | 1997-10-03 |
| JP3185656B2 true JP3185656B2 (ja) | 2001-07-11 |
Family
ID=13295903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06574696A Expired - Lifetime JP3185656B2 (ja) | 1996-03-22 | 1996-03-22 | 横型電界効果トランジスタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5981997A (ja) |
| JP (1) | JP3185656B2 (ja) |
| DE (1) | DE19711729B4 (ja) |
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|---|---|---|---|---|
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| US6236084B1 (en) * | 1998-06-01 | 2001-05-22 | Seiko Instruments Inc. | Semiconductor integrated circuit device having double diffusion insulated gate field effect transistor |
| US6111291A (en) * | 1998-06-26 | 2000-08-29 | Elmos Semiconductor Ag | MOS transistor with high voltage sustaining capability |
| US6525397B1 (en) * | 1999-08-17 | 2003-02-25 | National Semiconductor Corporation | Extended drain MOSFET for programming an integrated fuse element to high resistance in low voltage process technology |
| JP3723410B2 (ja) * | 2000-04-13 | 2005-12-07 | 三洋電機株式会社 | 半導体装置とその製造方法 |
| JP3831598B2 (ja) * | 2000-10-19 | 2006-10-11 | 三洋電機株式会社 | 半導体装置とその製造方法 |
| US20020117714A1 (en) * | 2001-02-28 | 2002-08-29 | Linear Technology Corporation | High voltage MOS transistor |
| CN100388442C (zh) * | 2003-05-23 | 2008-05-14 | 上海宏力半导体制造有限公司 | 可改善组件特性的高压组件的制造方法 |
| DE102004009521B4 (de) * | 2004-02-27 | 2020-06-10 | Austriamicrosystems Ag | Hochvolt-PMOS-Transistor, Maske zur Herstellung einer Wanne und Verfahren zur Herstellung eines Hochvolt-PMOS-Transistors |
| US7238986B2 (en) * | 2004-05-03 | 2007-07-03 | Texas Instruments Incorporated | Robust DEMOS transistors and method for making the same |
| JP2006245548A (ja) * | 2005-02-01 | 2006-09-14 | Toshiba Corp | 半導体装置 |
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| US8558307B2 (en) * | 2007-12-18 | 2013-10-15 | Sanyo Semiconductor Co., Ltd. | Semiconductor device with diffused MOS transistor and manufacturing method of the same |
| JP5420854B2 (ja) | 2008-04-28 | 2014-02-19 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| JP4645861B2 (ja) * | 2008-07-03 | 2011-03-09 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US8159029B2 (en) * | 2008-10-22 | 2012-04-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage device having reduced on-state resistance |
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| US20110169079A1 (en) * | 2010-01-14 | 2011-07-14 | Broadcom Corporation | Semiconductor device having an overlapping multi-well implant and method for fabricating same |
| JP2011181709A (ja) * | 2010-03-02 | 2011-09-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US8283722B2 (en) | 2010-06-14 | 2012-10-09 | Broadcom Corporation | Semiconductor device having an enhanced well region |
| US9123807B2 (en) | 2010-12-28 | 2015-09-01 | Broadcom Corporation | Reduction of parasitic capacitance in a semiconductor device |
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