JPH01264262A - Ｍｏｓ型電界効果トランジスタ - Google Patents

Ｍｏｓ型電界効果トランジスタ

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JPH01264262A
JPH01264262A JP63091773A JP9177388A JPH01264262A JP H01264262 A JPH01264262 A JP H01264262A JP 63091773 A JP63091773 A JP 63091773A JP 9177388 A JP9177388 A JP 9177388A JP H01264262 A JPH01264262 A JP H01264262A
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oxide layer
impurity region
impurity
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Koji Shirai
浩司 白井
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は高耐圧ＩＣの出力回路に適用するＭＯＳ型電界
効果トランジスタに関する。
（従来の技術） 最近高耐圧で高速のＭＯＳ　ＦＥＴにはＬＤＤ（Ｌｉｇ
ｈｔｌｙＤｏｐｅｄ　Ｄｒａｉｎ）が良く利用されてい
るのが現状である。ところで、高耐圧Ｎｃｈ　Ｄ−ＭＯ
Ｓ　ＦＥＴと高耐圧Ｐｃｈ　ＭＯＳ−ＦＥＴをモノリシ
ックに形成した高耐圧ＩＣに適用する高耐圧Ｐｃｈ　Ｍ
ＯＳ−ＦＥＴの構造としては、第４図に示すものが知ら
れている。
簡単にその構造と製法を説明すると、即ち準備したＮ−
導電型の半導体基板５０にはいわゆるＰ−ＷｅｌｌＷＪ
５１とＮ−リｅｌ１層５２を選択的に形成して夫々にド
レイン領域及びソース領域を形成するが、この両領域の
設置に先立ってこの半導体基板５０表面には常法通りス
ティーム酸化により酸化膜をＶ！置する。
そしてこの画素子を形成する位置に形成する酸化膜部用
は、食刻工程により厚さ１０００オンダストローク程度
に薄くしてから、Ｐ−Ｗｅｌ１層５１層成１形成予定 イオン注入法により導入後酸化膜を溶除し、スランビン
グ工程を実施してＰ−Ｗｅｌ１Ｍ５１とＮ−ｖｅｌ１層
５２を選択的に形成後、新たに厚さ１０００オングスト
ロームのゲート酸化物層５３を半導体基板５０全表面に
被覆する。
次に両Ｗｅｌ１層５１．　５２の中間に位置するいわゆ
るフィールド部分に相当する半導体基板５０表面部分の
反転電圧を高めるためにｐ領域５４を設置するが、この
工程ではこの領域を除いた半導体基板５０表面部分にレ
ジスト層を被着してマスクに利用する。
ところでこのｐ領域５３の設置に先立って、両Ｗｅｌ１
層間ならびに他のフィールド層に相当する半導体基板５
１表面部分に選択酸化（Ｌｏｃａｌ　０ｘｉｄａｔｉｏ
ｎ）物層５５を被覆するが、このためにマスクとして機
能する窒化けい素層（図示せず）を選択的即ち両ＩＪｅ
１１層表面に積層して設置後、常法に従ってこの選択酸
化物層５５を形成する。その後この窒化けい素マスクを
除去して両Ｗｅｌ１層に薄いゲート酸化物層５３を、他
のフィールド部分には厚い酸化物層（選択酸化層）５５
を被覆するのは前述の通りである。
更にＮ−Ｗｅｌ１層５２と、これを覆う薄いゲート酸化
物層５３ならびにこれに連続して形成する厚い酸化物層
５５にまたがった多結晶けい素層５６を形成していわゆ
るゲート層を設置する。これには、前述の酸化物層５３
．　５５が被覆された半導体基板５０に多結晶けい素層
５６を堆積後バターニング工程を経て形成するのが一般
的であり、更にＡＩを両Ｗａｌ１層に接続して電極を常
法通りに形成する。
（発明が解決しようとする課題） このような製法により得られる高耐圧ＩＣは、ｐ領域５
４のイオン注入時に実施する熱処理により第４図に明ら
かなようにＮ−Ｗｅｌ１層５２とｐ領域５４の端部が接
触する形状になるために、電界が集中してこのｐ領域５
３の降伏電圧を向上することがなかなか困難である。
本発明はこのような難点を除去した新規なＭＯ３型電界
効果トランジスタを提供し、特に高耐圧Ｎｃｈ−Ｄ−Ｍ
Ｏ３と同一の工程で高耐圧Ｐｃｈ　ＭＯＳ　ＦＥＴを形
成可能とすることを目的とするものである。
〔発明の構成〕
（課題を解決するための手段） この目的を達成するのに本発明ではｐ領域とＮ−１ｌｌ
ａｌｌ領域を不連続状態に形成する方式を採用する。
と言うのはＰｃｈ　ＭＯＳ　ＦＥＴを例にとると，ｐ−
Ｗａｌｌ領域に形成するｐ層をドレイン領域に、ソース
領域はＮ−Ｗｅｌ１層に包まれたｐ層を使用し、更にこ
の両Ｗｅｌ１層間のフィールド部分には厚い酸化物層を
形成する。一方、この両ｐ領域に積層するゲート酸化物
層は薄く形成して厚い酸化物層にまたがって多結晶けい
素を堆積する。
このドレイン領域を構成するｐ層に連続し厚い酸化物層
に沿ってこのｐ層より低濃度のｐ層を形成する。ただし
その端部はソース領域を包むＮ−ｖｅｌ１層とは不連続
の関係に維持するが，前述の導電型と逆の導電型によっ
て各部品を構成しても差支えないことは勿論である。
（作　用） このような構造を持つＭＯＳ　ＦＥＴではドレイン領域
を構成するｐ層に連続しこれより低濃度のｐ層が厚い酸
化物層に沿って形成され，しかもＮ−Ｗｅｌ１層とは不
連続状態を維持している。従って電界集中が防止できる
と共に、このＭＯＳ　ＦＥＴの動作に伴ってＮ−Ｗｅｌ
１層に発生する空乏層は前述のｐ層を伝わってドレイン
領域を構成するｐ層に到達するまではこの素子の耐圧を
保障することになる。このためしＤＤ素子とほぼ同様な
機能を果たす外に、高耐圧でしかも高速動作が可能とな
る。
（実施例） 第１図ａ　”　ｋ乃至第３図により本発明に係わる実施
例について詳述する。
不純物としてリンを５　Ｘ　１０”　ａｎ−３程度含む
Ｎ基板１を準備し、これを約１０００℃のスティーム雰
囲気中で酸化して表面に５０００オングストロームのけ
い素酸化物層２を第１図ａのように被覆する。
次にＭＯ３型電界効果トランジスタ（以下ＦＥＴと記載
する）として必須のドレイン及びソース領域の形成予定
位置に対応するけい未酸化物層２部分には開口部（図示
せず）を形成後更に約１０００℃のスティーム雰囲気中
で酸化して１０００オングストロームのけい未酸化物層
２より薄いけい未酸化物層３を第１図すに示すように形
成する。
第１図Ｃにはこの薄いけい未酸化物層３を通してドレイ
ン領域用としてＢ、ソース領域用としてリンをイオン注
入するが、その条件は前者はドーズ量５　Ｘ　１０１１
０ｌ２”６０ＫｅＶ、後者がドーズ量５Ｘ１０”　Ｃｌ
１ｌ−２１６０ＫｅＶである。この工程に当たってはイ
オン注入しない開口部をレジスト（図示せず）層で塞ぐ
。
この工程後は１２００℃に維持した窒素雰囲気中に１２
時間熱処理を施し、更にふっ酸により半導体基板１表面
に被覆した全部のけい未酸化物層を剥離し、新たに１０
００℃におけるスティーム酸化により１０００オングス
トロームのけい未酸化物層４を設置する。
この結果第１図ｄに明らかなようにドレイン領域用Ｐ−
Ｗｅｌ１層５とソース領域Ｎ−リｅｌ１層６が設けられ
る。
次にドレイン領域用Ｐ−Ｗｅｌ１層５に連続する半導体
基板１表面部分を除いてレジスト層７を被覆し、ソース
領域用Ｎ−Ｗｅｌ１層端部との間にある程度の間隔をあ
ける。この状態のもとでＢイオンをＤｏｓｅｊｔ２　Ｘ
　１０”　ｃｍ−２，８０ＫｅＶの条件で注入後、１０
００℃に維持した窒素雰囲気中で２時間加熱してドレイ
ン領域５より低濃度のｐ領域８を形成し、その断面図を
第１図ｅに示した。
次いでドレイン領域用ならびにソース領域用Ｐ。
Ｎ−ｗｅｌ１層５，６には窒化けい素層をデポ（Ｄｅｐ
ｏｓｉｔｉｏｎ）後バターニング（Ｐａｔｔｅｒｎｉｎ
ｇ）　して選択酸化用マスク９を第１図ｆに示すように
設置してから、引続いて１０００℃でスティーム酸化を
実施して７０００オングストロームの選択酸化物層１０
を第１図７に明らかなように形成する。
なおこの選択酸化用マスク９として機能する窒化けい素
層はＤｒｙ　Ｅｔｃｈｉｎｇ法により除去後厚さ５００
０オングストロームの多結晶けい素層１１を堆積し、更
に必要な位置以外をバターニング工程により除去する。
更に多結晶けい素層１０をマスクとし、前述のゲート酸
化酸化物層４を通してＢをドーズ量５×１０”ｍ−”６
０ＫｅＶ　ｔ’イオン注入しテカら、ＣＶＤけい未酸化
物層１２を１０００℃に維持した酸素雰囲気中で３０分
間熱処理して第１図ｉの断面構造に明らかなようにトレ
イン領域１３ソース領域１４を持つＭＯＳ　ＦＥＴを得
る。なおこのドレイン領域１３ソース領域１４を構成す
るｐ領域のＸｊはせいぜい０．８μｓ程度のシャ口（Ｓ
ｈａｌｌｏｗ）として高速性を保持するように配慮した
。
次にこのＣＶＤのけい未酸化物層１２には通常のＰＥＰ
（Ｐｈｏｔｏ　Ｅｎｇｒａｖｉｎｇ　Ｐｒｏｃｅｓｓ）
工程を施してコンタクト用の開口を形成後、厚さ２．０
庫のＡｌ２１５を第１図ｊのように堆積し更にＰＥＰ工
程によりパターニングを第１図にのように行う。更に又
４５０’Ｃの窒素雰囲気における３０分のシンター（Ｓ
ｉｎｔｅｒ）処理を経てからＰＳＧ膜（図示せず）をＣ
ＶＤ法により堆積してＰ−ａｈ　ＭＯＳ　ＦＥＴを完成
する。
第２図にはこのＰ−ａｈ　ＭＯＳ　ＦＥＴとＮ−ａｈ　
Ｄ−ＭＯＳ　ＦＥＴをＰ半導体基板２０にモノリシック
に形成した例を示した。
このＰ半導体基板２０は不純物としてＢを５×１０”Ｃ
ｌ１ｌ−’程度含有しており、ここには第１図のＰ−ｃ
ｈＭＯ５ＦＥＴと同様な素子を設置するので、全く同一
のそれを適用し、素子分離を完全に行うためにｓｂをＩ
　Ｘ　１０”　ａｍ−”含むＮ埋込領域２１．２１を常
法通り設置する。
従ってこのＰ半導体基板２０表面の所定の位置にｓｂを
導入して領域を設置後、エピタキシャル成長法によりＮ
エピタキシャル層２２を形成する。更にこのＮエピタキ
シャル層２２をＢ拡散層で貫通して形成する素子分離領
域２３により島領域を設置する。
この一方の島領域にはＰ−ｃｈ　ＭＯＳ　ＦＥＴを、他
方のそれにはＮ−ｃｈ　Ｄ−ＭＯＳ　ＦＥＴを形成する
が前者は第１図の製法ならびに構造はほぼ同一であるの
で詳細な説明は省略する。
Ｎ−ａｈ　Ｄ−ＭＯＳ　ＦＥＴではリンを利用するＤｅ
ｅｐ　Ｎ十層２５を形成しこの内部に設置され接合端部
をこのＤｅｅｐ　Ｎ＋層２５表面に露出するＮ十層２６
を設置し更にドレイン及びソース端子２７をＡＱの堆積
により形成する。このような素子分離領域により設置す
る島領域を構成するＮエピタキシャル層２２にはＮ−ｃ
ｈＤ−ＭＯＳ　ＦＥＴを形成するためにＰ−Ｗｅｌ１層
２７．２８をＰ−ａｈ　ＭＯＳ　ＦＥＴのＰ−Ｗｅｌ１
層２９．３０形成と同時に実施する。
又Ｐ−Ｗｅｌ１層２７内にＮ十領域３１を形成するには
別工程により砒素を導入して第２図に示すＮ−ａｈ　Ｄ
−ＭＯＳＦＥＴを完成し、必要な電極の形成工程は常法
通りであるので説明は省略する。第１図の例と相違する
工程としては選択酸化層ではなく熱酸化膜を適用する点
であり、図面には平坦な酸化膜を表示してその相違を示
すが公知の手段を採用しているので詳細な説明は割愛す
る。
第３図にはエピタキシャル成長層をＰ半導体基板３２の
特定の場所に形成した方式を示した。と言うのはこのシ
リコンＰ半導体基板３２の特定位置をフッ硝酸による等
方性食刻工程により５０−立方程度の孔部を２箇所設置
し、露出したシリコンＰ半導体基板３１にＮ埋込領域３
３．３３を形成する。このＮ埋込領域３３．３３の形成
は第２図に示した２１．２１と全く同様に形成し、次に
リンを５　Ｘ　１０”　ａｎ−’程度含有したエピタキ
シャル成長層３４を堆積して島領域を形成後、第２図と
同様にしてＮ−Ｃｈ　Ｄ−ＭＯＳ　ＦＥＴとＰ−ｃｈ　
ＭＯＳ　ＦＥＴをモノリシックにＰ半導体基板３２に形
成する。
なお第２図と第３図に示したＮ−ａｈ　Ｄ−ＭＯＳ　Ｆ
ＥＴ用のＰ−Ｗｅｌ１層の濃度はＢを１０１Ｇａｎ−’
、　Ｎ十層のそれは砒素をＬＯ”ａｍ−’程度含有して
いる。さらにＮ−ａｈ　Ｄ−ＭＯｊＦＥＴ用Ｎ埋込領域
３３の一端にはＮＪｅｌｌ領域３５の内部にＮ領域３６
を設置してＰＮ接合の降伏電圧の低下分を保障する。
〔発明の効果〕
ところで、素子の耐圧を上げる手法としては■素子を構
成する各拡散層の不純物濃度を下げ、■ＰＮ接合の表面
からの深さＸｉを大きくし、■１ζわゆるフィールド部
分の絶縁物の厚さを大きくする等が知られている。しか
し■は不純物濃度の制御が難かしいので歩留りの低下を
招き、■に関しては熱処理時間が長くなるので工程のス
ループット（Ｔｈｒｏｕｇｈ　Ｐｕｔ）低減からコスト
アップを招き、■ではシリコン酸化膜が厚すぎるとシリ
コン基板間の熱膨張係数差からクラシックが発生する等
の弊害が起こる。
しかし、本発明ではＰＮ接合用不純物添加領域の濃度及
び深さＸｊの値は従来と同様にし、前述のＰ領域とＮ−
ＩＪｅｌ１層間の不連続部の距離をＰ領域の距離２０μ
ｓ乃至３０μｍに対してその１７１０程度の１０−にす
るだけで高速かつ約１０００Ｖの耐圧を持つＭＯＳ　Ｆ
ＥＴが得られる。
【図面の簡単な説明】
第１図ａ　＝　ｋは本発明に係わる実施例の工程を示す
断面図、第２図ならびに第３図は他の実施例の断面図、
第４図は従来のＭＯＳ　ＦＥＴの断面図である。 代理人　弁理士　大　胡　典　夫 １５二ハＬ 号　　　１　　　図　（Ｙの２２ ＠　　ｌ　　因　αで３） ＠　　２　　図 第　　３　＝

Claims (1)

    【特許請求の範囲】
  1. 　ある導電型を示す半導体層と、この半導体層内にある
    導電型を示し高濃度の不純物を導入して形成する第１の
    不純物領域と、この第１の不純物領領から離れて位置す
    るある導電型の半導体層内に反対導電型を示す不純物を
    導入して形成する第２の不純物領域と、この第１の不純
    物領域に同種の不純物をより高濃度に導入して形成する
    第３の不純物領域と、第２の不純物領域内にある導電型
    の不純物を導入して形成する第４の不純物領域と、第１
    の不純物領域に連続しかつ反対導電型を示す第２の不純
    物領域から離れて形成する低い濃度のある導電型を示す
    第５の不純物領域と、この第５の不純物領域に対向して
    形成する第１酸化物層と、第１、第２の不純物領域部分
    に対向して形成し第１酸化物層より厚さが薄いゲート酸
    化物層と、第２の不純物領域と第５不純物領域間に位置
    するある導電型の半導体層部分に対向する第１酸化物層
    及びゲート酸化物層に積層して配置する多結晶けい素層
    を具備することを特徴とするＭＯＳ型電界効果トランジ
    スタ
JP63091773A 1988-04-15 1988-04-15 Ｍｏｓ型電界効果トランジスタ Pending JPH01264262A (ja)

Priority Applications (3)

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