KR20010057342A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR20010057342A
KR20010057342A KR1019990060103A KR19990060103A KR20010057342A KR 20010057342 A KR20010057342 A KR 20010057342A KR 1019990060103 A KR1019990060103 A KR 1019990060103A KR 19990060103 A KR19990060103 A KR 19990060103A KR 20010057342 A KR20010057342 A KR 20010057342A
Authority
KR
South Korea
Prior art keywords
formation region
low
bipolar transistor
semiconductor substrate
breakdown voltage
Prior art date
Application number
KR1019990060103A
Other languages
English (en)
Inventor
김용찬
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990060103A priority Critical patent/KR20010057342A/ko
Publication of KR20010057342A publication Critical patent/KR20010057342A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 회로에서 고내압 부분과 고전류 드라이브 부분이 동시에 사용될 경우, 공정의 별도 추가없이 저내압 CMOS소자, 고내압 CMOS소자와 바이폴라 소자를 동일 기판 위에 형성할 수 있는 반도체장치의 제조방법에 관한 것이다.
본 발명의 반도체장치의 제조방법은 저내압 CMOS 형성영역과 고내압 CMOS 형성영역과 바이폴라 트랜지스터 형성영역이 각각 정의된 반도체기판을 준비하는 공정과, 반도체기판의 저내압 CMOS 형성영역, 고내압 CMOS 형성영역 및 바이폴라 트랜지스터 형성영역에 각각의 제 1, 제 2도전형 웰을 형성하는 공정과, 반도체기판의 고내압 CMOS 형성영역 및 바이폴라 트랜지스터 형성영역의 제 1, 제 2도전형의 웰에 각각의 제 1, 제 2도전형 드리프트를 형성하는 공정과, 반도체기판의 저내압 CMOS 형성영역과 고내압 CMOS형성영역과 바이폴라 트랜지스터 형성영역의 소정 부위를 덮도록 마스크패턴을 형성하는 공정과, 마스크패턴을 마스크로 하여 반도체기판의 노출된 부위를 산화시키어 각각의 필드산화막을 형성하는 공정과, 반도체기판의 저내압 CMOS 형성영역과 고내압 CMOS형성영역에 각각의 게이트전극을 형성하는 공정과, 각각의 게이트전극 양측에 소오스/드레인인 제 1, 제 2도전형의 불순물영역 형성 및 바이폴라 트랜지스터 형성영역에 콜렉터, 에미터, 베이스를 형성하는 공정을 구비한 것이 특징이다.
따라서, 본 발명에서는 별도의 추가 공정없이 고내압 CMOS와 저내압 CMOS와 바이폴라 트랜지스터를 동일 기판 위에서 동시에 제조가능하고, 불순물영역의 접합깊이와농도를 조절함으로써 전체 공정 수를 간략화할 수 있다.
그리고 고내압용 접합으로 사용되는 드리프트영역을 바이폴라용 베이스로, 씨모스의 소오스/드레인으로 사용되는 n(+)/p(+)는 바이폴라의 에미터영역으로, hn/hp웰은 콜렉터영역으로 사용토록 제작됨으로써, 바이폴라 트랜지스터의 전류이득을 극대화할 수 있다.
또한, 셀프 어라인된 에미터 접합을 형성할 수 있는 잇점이 있다.

Description

반도체장치의 제조방법{Method of fabricating semiconductor devices}
본 발명은 반도체장치의 제조방법에 있어서, 특히, 회로에서 고내압 부분과 고전류 드라이브 부분이 동시에 사용될 경우, 공정의 별도 추가없이 저내압 CMOS소자, 고내압 CMOS소자와 바이폴라 소자를 동일 기판 위에 형성할 수 있는 반도체장치의 제조방법에 관한 것이다.
도 1a 내지 도1f는 종래기술에 따른 반도체장치의 저내압 CMOS소자, 고내압 CMOS소자가 형성되는 제조 과정을 보인 공정단면도이다.
도 1a와 같이, 반도체기판(100)에는 저내압 CMOS소자 형성영역(Ⅰ)과 고내압 CMOS소자 형성영역(Ⅱ)이 정의되어져 있으며, 저내압 CMOS소자 형성영역(Ⅰ)은 PMOS 형성영역과 NMOS 형성영역으로 분류되고, 고내압 CMOS소자 형성영역(Ⅱ)은 고내압 PMOS 형성영역과 고내압 NMOS형성영역으로 분류된다.
상기의 반도체기판(100) 전면에 p형 불순물로 도전된 p형 에피층(102)을 성장시킨다.
이 후, p형 에피층(102)에 고내압 CMOS소자 형성영역(Ⅱ)은 가리고, p형 에피층(102) 위의 저내압 CMOS소자 형성영역(Ⅰ)에 n-웰(a)과 p-웰(b)을 각각 형성한다.
그리고 n-웰(a)과 p-웰(b)이 형성된 저내압 CMOS소자 형성영역(Ⅰ)은 가리고, p형 에피층(102) 위의 고내압 CMOS소자 형성영역(Ⅱ)에 고농도의 n-웰(hn웰)(c)과 p-웰(hp웰)(d)을 각각 형성한다.
도 1b와 같이, 고내압 CMOS소자 형성영역(Ⅱ)의 고농도 n-웰(c)과 p-웰(d)에 각각의 p드리프트(n-drift)(e)와 n드리프트(p-drift)(f)를 형성한다.
그리고 n-웰/p-웰(a)(b)과 고농도의 n-웰/p-웰(c)(d)이 각각 형성된 반도체기판(100) 상에 산화실리콘을 증착하여 제 1절연막(104)을 형성한다.
이어서, 제 1절연막(104) 상에 질화실리콘을 증착하여 제 2절연막(106)을 형성한다.
이 때, 제 1절연막(104)은 반도체기판(100)과 제 2절연막(106) 사이에 개재되어 완충산화막 역할을 한다.
도 1c와 같이, 반도체기판(100) 전면에 감광막을 도포한 후, 제 1절연막과 제 2절연막을 저내압 CMOS소자 형성영역(Ⅰ)의 n-웰/p-웰(a)(b)의 일부를 덮고, 고내압CMOS소자 형성영역(Ⅱ)의 p드리프트(e)와 n드리프트(f) 전부 덮으며, 고농도n-웰/p-웰(c)(d)의 일부를 덮도록 패턴 식각하여 절연막패턴(110)을 형성한다.
도 1d와 같이, 절연막패턴을 마스크로 하여 기판(100)을 산화시킴으로써 필드산화막(112)이 형성된다.
필드산화막(112)은 저내압 CMOS소자 형성영역(Ⅰ)의 n-웰(a)과 p-웰(b)과, 고내압 CMOS소자 형성영역(Ⅱ)의 고농도의 n-웰(c)과 p-웰(d)사이에 각각 형성된다.
이 후, 절연막패턴을 제거한다.
도 1e와 같이, 필드산화막(112)이 형성된 반도체기판(100) 상에 다결정실리콘을 증착한 후, 소정부위 식각하여 게이트전극(114)을 형성한다.
도 1f와 같이, 반도체기판(100) 상에 저내압 CMOS소자 형성영역(Ⅰ)의 p-웰(b)과, 고내압 CMOS소자 형성영역(Ⅱ)의 고농도의 p-웰(d)을 가리고, 게이트전극(114)을 마스크로 하여 p타입의 불순물을 주입함으로써, 저내압 CMOS소자 형성영역(Ⅰ)과 고내압 CMOS소자 형성영역(Ⅱ)에 소오스/드레인인 각각의 불순물영역(p+)(g)이 형성된다.
다시, 불순물영역(p+)(g)이 형성된 반도체기판(100) 상에 저내압 CMOS소자 형성영역(Ⅰ)의 n-웰(a)과, 고내압 CMOS소자 형성영역(Ⅱ)의 고농도의 n-웰(c)을 가리고, 게이트전극(114)을 마스크로 하여 n타입의 불순물을 주입함으로써, 저내압 CMOS소자 형성영역(Ⅰ)의 p웰(b)과, 고내압 CMOS소자 형성영역(Ⅱ)의 고농도의 p-웰(d)에 소오스/드레인인 각각의 불순물영역(n+)(h)이 형성된다.
상기와 같은 방법을 통해 종래의 기술에서는 저내압 CMOS소자와 고내압 CMOS를 동일기판 위에 형성하였으며, 고내압용 CMOS의 경우는 저농도의 불순물 접합층을 소오스/드레인영역으로 사용하기 때문에 정션 브레이크다운(junction breakdown)과 트랜지스터의 채널 브레이크다운(channel breakdown) 특성이 통상의 CMOS소자에 비해 높다.
또한, 종래의 기술에서는 고내압용 소자와 저내압용 소자가 동일기판에 형성되지만 동시에 바이폴라 트랜지스터가 구현되지 못한 문제점이 있었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 고내압용 소자, 저내압용 소자 및 바이폴라 트랜지스터를 동시에 구현할 수 있는 반도체장치의 제조방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명의 반도체장치의 제조방법은 저내압 CMOS 형성영역과 고내압 CMOS 형성영역과 바이폴라 트랜지스터 형성영역이 각각 정의된 반도체기판을 준비하는 공정과, 반도체기판의 저내압 CMOS 형성영역, 고내압 CMOS 형성영역 및 바이폴라 트랜지스터 형성영역에 각각의 제 1, 제 2도전형 웰을 형성하는 공정과, 반도체기판의 고내압 CMOS 형성영역 및 바이폴라 트랜지스터 형성영역의 제 1, 제 2도전형의 웰에 각각의 제 1, 제 2도전형 드리프트를 형성하는 공정과, 반도체기판의 저내압 CMOS 형성영역과 고내압 CMOS형성영역과 바이폴라 트랜지스터 형성영역의 소정 부위를 덮도록 마스크패턴을 형성하는 공정과, 마스크패턴을 마스크로 하여 반도체기판의 노출된 부위를 산화시키어 각각의 필드산화막을 형성하는 공정과, 반도체기판의 저내압 CMOS 형성영역과 고내압 CMOS형성영역에 각각의 게이트전극을 형성하는 공정과, 각각의 게이트전극 양측에 소오스/드레인인 제 1, 제 2도전형의 불순물영역 형성 및 바이폴라 트랜지스터 형성영역에 콜렉터, 에미터, 베이스를 형성하는 공정을 구비한 것이 특징이다.
도 1a 내지 도1f는 종래기술에 따른 반도체장치의 저내압 CMOS소자, 고내압 CMOS소자가 형성되는 제조 과정을 보인 공정단면도이고,
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 저내압 CMOS소자, 고내압 CMOS소자 및 바이폴라 트랜지스터가 동일기판에 형성되는 제조 과정을 보인 공정단면도이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 저내압 CMOS소자, 고내압 CMOS소자 및 바이폴라 트랜지스터가 동일기판에 형성되는 제조 과정을 보인 공정단면도이다.
도 2a와 같이, 반도체기판(200)에는 저내압 CMOS소자 형성영역(Ⅲ)과 고내압 CMOS소자 형성영역(Ⅳ) 및 바이폴라 트랜지스터 형성영역(Ⅴ)이 각각 정의되어져 있다.
다시, 저내압 CMOS소자 형성영역(Ⅲ)은 PMOS 형성영역과 NMOS 형성영역으로 분류되고, 고내압 CMOS소자 형성영역(Ⅳ)은 고내압 PMOS 형성영역과 고내압 NMOS형성영역으로 분류되고, 바이폴라 트랜지스터 형성영역(Ⅴ)은 NPN 형성영역과 PNP 형성영역으로 분류된다.
상기의 반도체기판(200) 상에 p형 불순물로 도전된 p형 에피층(202)을 형성한다.
p형 에피층(202) 상에 고내압 CMOS소자 형성영역(Ⅳ) 및 트랜지스터 형성영역(Ⅴ)을 가리고, p형 에피층(102) 위의 저내압 CMOS소자 형성영역(Ⅲ)에 불순물 주입을 통해 n-웰(a`)과 p-웰(b`)을 각각 형성한다.
그리고 n-웰(a`)과 p-웰(b`)이 각각 형성된 저내압 CMOS소자 형성영역(Ⅲ)은 가리고, p형 에피층(102) 위의 고내압 CMOS소자 형성영역(Ⅳ) 및 바이폴라 트랜지스터 형성영역(Ⅴ)에 고농도의 hn-웰(c`)과 hp-웰(d`)을 각각 형성한다.
도 2b와 같이, 고내압 CMOS소자 형성영역(Ⅳ)의 hn-웰(c`)과 hp-웰(d`)와 트랜지스터 형성영역(Ⅴ)의 hn-웰(e`)과 hp-웰(f`)에 각각의 p드리프트(g`)(i`)와 n드리프트(h`)(j`)를 형성한다.
이 때, 바이폴라 트랜지스터 형성영역(Ⅴ)의 p드리프트(i`)와 n드리프트(j`)는 바이폴라의 베이스(Base)역할을 하게 된다.
이어서, p드리프트(g`)(i`)와 n드리프트(h`)(j`)가 각각 형성된 반도체기판(200) 상에 산화실리콘인 제 1절연막(204)과 질화실리콘인 제 2절연막(206)을 순차적으로 형성한다.
이 때, 제 1절연막(204)은 기판(200)과 제 2절연막(206) 사이에 개재되어 완충산화막 역할을 한다.
도 2c와 같이, 반도체기판(200) 전면에 감광막을 도포한 후, 제 1절연막과 제 2절연막을 저내압 CMOS소자 형성영역(Ⅲ)의 n-웰/p-웰(a`)(b`)의 일부를 덮고, 고내압 CMOS소자 형성영역(Ⅳ)의 p드리프트(g`)와 n드리프트(h`) 전부 덮으며, 바이폴라 트랜지스터 형성영역(Ⅴ)의 소정부위를 덮도록 패턴 식각하여 절연막패턴(210)을 형성한다.
도 2d와 같이, 절연막패턴을 마스크로 하여 기판(200)의 노출된 부위를 산화시킴으로써 필드산화막(212)이 형성된다.
이 후, 절연막패턴을 제거한다.
도 2e와 같이, 필드산화막(212)이 형성된 반도체기판(200) 상에 다결정실리콘을 증착한 후, 소정부위 식각하여 저내압 CMOS소자 형성영역(Ⅲ)과 고내압 CMOS소자 형성영역(Ⅳ)에 각각의 게이트전극(214)을 형성한다.
도 2f와 같이, 저내압 CMOS소자 형성영역(Ⅲ) 및 고내압 CMOS소자 형성영역(Ⅳ)에 게이트전극(214) 양측에 소오스/드레인인 불순물영역(p+)(n+)(j`)(k`)을 형성한다.
그리고 바이폴라 트랜지스터 형성영역(Ⅴ)에 에미터(E), 콜렉터(C)에 (n+), 베이스(B)에 (p+) 불순물영역을 각각 형성한다.
본 발명은 저내압 CMOS소자와 고내압 CMOS소자와 바이폴라 트랜지스터를 동일 기판 위에 형성하는 기술로, 웰 형성 후 형성되는 p형 또는 n형의 접합이 NPN 또는 PNP 바이폴라 트랜지스터의 베이스(B)로 사용된다. 그리고 저내압 CMOS 소자와 고내압 CMOS 의 드레인(D) 또는 소오스(S) 형성을 위한 p형과 n형 불순물은 각각 PNP 또는 NPN의 에미터(E) 역할을 하게 된다.
상술한 바와 같이, 본 발명에서는 별도의 추가 공정없이 고내압 CMOS와 저내압 CMOS와 바이폴라 트랜지스터를 동일 기판 위에서 동시에 제조가능하고, 불순물영역의 접합깊이와 농도를 조절함으로써 전체 공정 수를 간략화할 수 있다.
그리고 고내압용 접합으로 사용되는 드리프트영역을 바이폴라용 베이스로, 씨모스의 소오스/드레인으로 사용되는 n(+)/p(+)는 바이폴라의 에미터영역으로, hn/hp웰은 콜렉터영역으로 사용토록 제작됨으로써, 바이폴라 트랜지스터의 전류이득을 극대화할 수 있다.
또한, 셀프 어라인된 에미터 접합을 형성할 수 있는 잇점이 있다.

Claims (1)

  1. 저내압 CMOS 형성영역과 고내압 CMOS 형성영역과 바이폴라 트랜지스터 형성영역이 각각 정의된 반도체기판을 준비하는 공정과,
    상기 반도체기판의 저내압 CMOS 형성영역, 고내압 CMOS 형성영역 및 바이폴라 트랜지스터 형성영역에 각각의 제 1, 제 2도전형 웰을 형성하는 공정과,
    상기 반도체기판의 고내압 CMOS 형성영역 및 바이폴라 트랜지스터 형성영역의 제 1, 제 2도전형의 웰에 각각의 제 1, 제 2도전형 드리프트를 형성하는 공정과,
    상기 반도체기판의 저내압 CMOS 형성영역과 고내압 CMOS형성영역과 바이폴라 트랜지스터형성영역의 소정 부위를 덮도록 마스크패턴을 형성하는 공정과,
    상기 마스크패턴을 마스크로 하여 상기 반도체기판의 노출된 부위를 산화시키어 각각의 필드산화막을 형성하는 공정과,
    상기 반도체기판의 저내압 CMOS 형성영역과 고내압 CMOS형성영역에 각각의 게이트전극을 형성하는 공정과,
    상기 각각의 게이트전극 양측에 소오스/드레인인 제 1, 제 2도전형의 불순물영역 형성 및 상기 바이폴라 트랜지스터 형성영역에 콜렉터, 에미터, 베이스를 형성하는 공정을 구비한 반도체장치의 제조방법.
KR1019990060103A 1999-12-22 1999-12-22 반도체장치의 제조방법 KR20010057342A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990060103A KR20010057342A (ko) 1999-12-22 1999-12-22 반도체장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990060103A KR20010057342A (ko) 1999-12-22 1999-12-22 반도체장치의 제조방법

Publications (1)

Publication Number Publication Date
KR20010057342A true KR20010057342A (ko) 2001-07-04

Family

ID=19627889

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990060103A KR20010057342A (ko) 1999-12-22 1999-12-22 반도체장치의 제조방법

Country Status (1)

Country Link
KR (1) KR20010057342A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030070387A (ko) * 2002-02-25 2003-08-30 주식회사 하이닉스반도체 고전압 공정을 이용한 높은 이득 특성을 갖는 바이폴라트랜지스터의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030070387A (ko) * 2002-02-25 2003-08-30 주식회사 하이닉스반도체 고전압 공정을 이용한 높은 이득 특성을 갖는 바이폴라트랜지스터의 제조 방법

Similar Documents

Publication Publication Date Title
US4868135A (en) Method for manufacturing a Bi-CMOS device
US5119162A (en) Integrated power DMOS circuit with protection diode
US5424572A (en) Spacer formation in a semiconductor structure
US5065208A (en) Integrated bipolar and CMOS transistor with titanium nitride interconnections
US5102809A (en) SOI BICMOS process
EP0476380B1 (en) Self-aligned bipolar transistor structure and fabrication process
EP0676799B1 (en) Extended drain resurf lateral DMOS devices
US5970329A (en) Method of forming power semiconductor devices having insulated gate electrodes
US4962053A (en) Bipolar transistor fabrication utilizing CMOS techniques
JPH06318697A (ja) Ｄｍｏｓ構造及びその製造方法
KR100413015B1 (ko) 표면채널PMOS트랜지스터를가진BiCMOS소자의제조방법
WO2002103804A1 (en) Symmetric trench mosfet device and method of making same
US5049513A (en) Bi CMOS/SOI process flow
US6440788B2 (en) Implant sequence for multi-function semiconductor structure and method
EP0239216A2 (en) CMOS compatible bipolar transistor
EP0281235B1 (en) Bipolar transistor fabrication utilizing cmos techniques
JPH0244154B2 (ko)
US5065209A (en) Bipolar transistor fabrication utilizing CMOS techniques
KR20010057342A (ko) 반도체장치의 제조방법
US6337252B1 (en) Semiconductor device manufacturing method
JP3190370B2 (ja) 密接して離隔したコンタクトを有するＢｉＣＭＯＳ装置及びその製造方法
KR100259586B1 (ko) 반도체장치 제조방법
KR100190003B1 (ko) 고전압용 반도체 소자
KR100403053B1 (ko) 비씨디 소자 및 그 제조 방법
JP3300238B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination