JP2002314077A - 高電圧ｍｏｓトランジスタ - Google Patents
高電圧ｍｏｓトランジスタInfo
- Publication number
- JP2002314077A JP2002314077A JP2002054885A JP2002054885A JP2002314077A JP 2002314077 A JP2002314077 A JP 2002314077A JP 2002054885 A JP2002054885 A JP 2002054885A JP 2002054885 A JP2002054885 A JP 2002054885A JP 2002314077 A JP2002314077 A JP 2002314077A
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain
- dopant
- concentration
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002019 doping agent Substances 0.000 claims abstract description 244
- 239000004065 semiconductor Substances 0.000 claims abstract description 72
- 230000015556 catabolic process Effects 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims description 96
- 239000000758 substrate Substances 0.000 claims description 35
- 238000002513 implantation Methods 0.000 claims description 28
- 125000006850 spacer group Chemical group 0.000 claims description 24
- 210000000746 body region Anatomy 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000007943 implant Substances 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 7
- VLQGDKKHHCKIOJ-UHFFFAOYSA-N NNOS Chemical group NNOS VLQGDKKHHCKIOJ-UHFFFAOYSA-N 0.000 claims description 5
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 102000004213 Neuropilin-2 Human genes 0.000 claims 1
- 108090000770 Neuropilin-2 Proteins 0.000 claims 1
- 101710084464 Purine nucleoside phosphorylase DeoD-type 2 Proteins 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 230000005684 electric field Effects 0.000 description 11
- 230000000873 masking effect Effects 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000002800 charge carrier Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 108091006146 Channels Proteins 0.000 description 1
- 102100025353 G-protein coupled bile acid receptor 1 Human genes 0.000 description 1
- 101000857733 Homo sapiens G-protein coupled bile acid receptor 1 Proteins 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 高いブレークダウン電圧とドレイン中の特定
の低いＯＮ抵抗とを有する高電圧ＭＯＳトランジスタを
提供すること。 【解決手段】 高電圧ＭＯＳトランジスタを有する集積
回路において、高電圧ＭＯＳトランジスタは、半導体領
域におけるボディと、ボディ上のゲートと、半導体領域
中に形成されたドレインおよびソースであって、第１の
濃度のドーパント、第１の深さおよび第１の曲率半径と
を有する第１のドレイン領域と、第１の濃度のドーパン
トよりも低い第２の濃度のドーパント、第１の深さより
も大きい第２の深さ、および第１の曲率半径よりも大き
な第２の曲率半径を有する第２のドレイン領域と、第２
の領域から上記ゲートへと伸びる第３のドレイン領域で
あって、ゲートは、第２の濃度のドーパントよりも低い
第３の濃度のドーパントおよび第２の曲率半径よりも小
さな第３の曲率半径を有する、第３のドレイン領域と、
を含むドレインと、を備える。
の低いＯＮ抵抗とを有する高電圧ＭＯＳトランジスタを
提供すること。 【解決手段】 高電圧ＭＯＳトランジスタを有する集積
回路において、高電圧ＭＯＳトランジスタは、半導体領
域におけるボディと、ボディ上のゲートと、半導体領域
中に形成されたドレインおよびソースであって、第１の
濃度のドーパント、第１の深さおよび第１の曲率半径と
を有する第１のドレイン領域と、第１の濃度のドーパン
トよりも低い第２の濃度のドーパント、第１の深さより
も大きい第２の深さ、および第１の曲率半径よりも大き
な第２の曲率半径を有する第２のドレイン領域と、第２
の領域から上記ゲートへと伸びる第３のドレイン領域で
あって、ゲートは、第２の濃度のドーパントよりも低い
第３の濃度のドーパントおよび第２の曲率半径よりも小
さな第３の曲率半径を有する、第３のドレイン領域と、
を含むドレインと、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、高電圧トランジス
タのための装置および方法に関する。より詳細には、本
発明は、高いブレークダウン電圧を有する高電圧ＭＯＳ
電界効果トランジスタに関する。
タのための装置および方法に関する。より詳細には、本
発明は、高いブレークダウン電圧を有する高電圧ＭＯＳ
電界効果トランジスタに関する。
【０００２】
【従来の技術】半導体デバイスを用いた多くの用途の場
合、自身の端子において高電圧（例えば、４０ボルトよ
りも高い電圧）で動作することが可能なＭＯＳトランジ
スタが必要となる。ＭＯＳトランジスタ中のドレイン対
ボディ電圧が高くなると、大きな電界が発生し得、その
ため、バイアス電圧が逆にかかってＰＮ接合部がブレー
クダウンする。ブレークダウンが発生すると、ドレイン
とボディとの間またはドレインとトランジスタのソース
との間に望ましくない電流が流れる。ブレークダウン
は、デバイスの故障の原因にもなり得る。
合、自身の端子において高電圧（例えば、４０ボルトよ
りも高い電圧）で動作することが可能なＭＯＳトランジ
スタが必要となる。ＭＯＳトランジスタ中のドレイン対
ボディ電圧が高くなると、大きな電界が発生し得、その
ため、バイアス電圧が逆にかかってＰＮ接合部がブレー
クダウンする。ブレークダウンが発生すると、ドレイン
とボディとの間またはドレインとトランジスタのソース
との間に望ましくない電流が流れる。ブレークダウン
は、デバイスの故障の原因にもなり得る。
【０００３】従来から公知の高電圧ＰＭＯＳトランジス
タ１０の１つを、図１Ａに示す。トランジスタ１０は、
Ｐ＋領域１５によって形成されるソースと、Ｎ型エピタ
キシーまたはＮ型ウェル１２によって形成されるボディ
と、Ｐ＋領域１１によって部分的に形成されるドレイン
とを有する。トランジスタ１０はまた、トランジスタ１
０のドレイン領域のエクステンションであるＰ型ベース
領域１３も有する。Ｐ−ベース１３は、ドーピング濃度
の高いＰ＋ドレイン領域１１よりも濃度が低いＰ型のド
ーピング濃度を有する。ゲート１４がパターニングされ
た後、イオン注入によってＰ−ベース１３が形成され
る。Ｐ−ベース１３は、ＮＰＮバイポーラ接合部トラン
ジスタのベース領域が作製される際に用いられるように
最適化され、Ｐ−ベース１３の拡散は通常は浅く、表面
濃度は比較的高い。Ｐ−ベース１３は、ＰＭＯＳトラン
ジスタ中のドレイン領域のＰ型エクステンション用に最
適化されない。トランジスタ１０におけるブレークダウ
ン電圧は、特定の高電圧用途において必要な電圧よりも
低い。
タ１０の１つを、図１Ａに示す。トランジスタ１０は、
Ｐ＋領域１５によって形成されるソースと、Ｎ型エピタ
キシーまたはＮ型ウェル１２によって形成されるボディ
と、Ｐ＋領域１１によって部分的に形成されるドレイン
とを有する。トランジスタ１０はまた、トランジスタ１
０のドレイン領域のエクステンションであるＰ型ベース
領域１３も有する。Ｐ−ベース１３は、ドーピング濃度
の高いＰ＋ドレイン領域１１よりも濃度が低いＰ型のド
ーピング濃度を有する。ゲート１４がパターニングされ
た後、イオン注入によってＰ−ベース１３が形成され
る。Ｐ−ベース１３は、ＮＰＮバイポーラ接合部トラン
ジスタのベース領域が作製される際に用いられるように
最適化され、Ｐ−ベース１３の拡散は通常は浅く、表面
濃度は比較的高い。Ｐ−ベース１３は、ＰＭＯＳトラン
ジスタ中のドレイン領域のＰ型エクステンション用に最
適化されない。トランジスタ１０におけるブレークダウ
ン電圧は、特定の高電圧用途において必要な電圧よりも
低い。
【０００４】別の従来から公知の高電圧ＰＭＯＳトラン
ジスタ２０を図１Ｂに示す。トランジスタ２０は、ゲー
ト２１と、肉厚のフィールド酸化膜２２と、Ｐ＋ソース
領域２４と、Ｐ＋ドレイン領域２５とを含む。トランジ
スタ２０はまた、Ｐ−フィールド領域２３も含み、この
Ｐ−フィールド領域２３は、ドレインの一部であり、フ
ィールド酸化膜２２に対して自動位置調整される。トラ
ンジスタ２０において、肉厚のフィールド酸化膜２２
は、図１Ｂに示すように、Ｐ型フィールド（Ｐ型チャン
ネルストップとも呼ばれる）領域２３上に形成される。
肉厚のフィールド酸化膜２２は、ゲート２１の下部のＰ
−フィールド領域２３中の電界を低減させる。しかし、
肉厚のフィールド酸化膜２２が存在すると、トランジス
タ２０のデバイス寸法が望ましくないレベルまで大きく
なる。また、肉厚のフィールド酸化膜２２が存在する
と、ドレインとソースとの間のＯＮ抵抗（ＰDS-OS）も
増加する。これも、フィールド酸化膜２２がＰ−フィー
ルド領域２３内まで侵入する原因になるため、望ましく
ない。
ジスタ２０を図１Ｂに示す。トランジスタ２０は、ゲー
ト２１と、肉厚のフィールド酸化膜２２と、Ｐ＋ソース
領域２４と、Ｐ＋ドレイン領域２５とを含む。トランジ
スタ２０はまた、Ｐ−フィールド領域２３も含み、この
Ｐ−フィールド領域２３は、ドレインの一部であり、フ
ィールド酸化膜２２に対して自動位置調整される。トラ
ンジスタ２０において、肉厚のフィールド酸化膜２２
は、図１Ｂに示すように、Ｐ型フィールド（Ｐ型チャン
ネルストップとも呼ばれる）領域２３上に形成される。
肉厚のフィールド酸化膜２２は、ゲート２１の下部のＰ
−フィールド領域２３中の電界を低減させる。しかし、
肉厚のフィールド酸化膜２２が存在すると、トランジス
タ２０のデバイス寸法が望ましくないレベルまで大きく
なる。また、肉厚のフィールド酸化膜２２が存在する
と、ドレインとソースとの間のＯＮ抵抗（ＰDS-OS）も
増加する。これも、フィールド酸化膜２２がＰ−フィー
ルド領域２３内まで侵入する原因になるため、望ましく
ない。
【０００５】別の従来から公知の高電圧ＰＭＯＳトラン
ジスタ３０を図１Ｃに示す。トランジスタ３０は、ゲー
ト３１と、Ｐ＋ソース領域３５と、ドーピング濃度の高
いＰ＋ドレイン領域３３と、Ｎ−ウェルボディ領域３４
と、トランジスタ３０のドレインのエクステンションを
形成するＰ−ドリフト領域３２とを含む。Ｐ−ドリフト
領域３２は、ゲート３１の後に形成される。Ｐ−ドリフ
ト領域３２を形成する際に用いられるＰ型ドーパントの
注入を、ゲート電極を貫通させるべきではない。また、
ゲート３１が形成された後の熱的収支も限定される。そ
のため、Ｐ−ドリフト領域３２が浅くなり、その結果、
ブレークダウン電圧が望ましくないレベルまで低下す
る。Ｎ−ウェル３４とドーピング濃度の高いＰ＋領域３
３との間にＰＮ接合部が存在する場合も、ブレークダウ
ン電圧が望ましくないレベルまで低下する。
ジスタ３０を図１Ｃに示す。トランジスタ３０は、ゲー
ト３１と、Ｐ＋ソース領域３５と、ドーピング濃度の高
いＰ＋ドレイン領域３３と、Ｎ−ウェルボディ領域３４
と、トランジスタ３０のドレインのエクステンションを
形成するＰ−ドリフト領域３２とを含む。Ｐ−ドリフト
領域３２は、ゲート３１の後に形成される。Ｐ−ドリフ
ト領域３２を形成する際に用いられるＰ型ドーパントの
注入を、ゲート電極を貫通させるべきではない。また、
ゲート３１が形成された後の熱的収支も限定される。そ
のため、Ｐ−ドリフト領域３２が浅くなり、その結果、
ブレークダウン電圧が望ましくないレベルまで低下す
る。Ｎ−ウェル３４とドーピング濃度の高いＰ＋領域３
３との間にＰＮ接合部が存在する場合も、ブレークダウ
ン電圧が望ましくないレベルまで低下する。
【０００６】従って、ブレークダウン電圧の高い高電圧
ＭＯＳトランジスタを提供することが望まれている。
ＭＯＳトランジスタを提供することが望まれている。
【０００７】従って、ドレイン中に特定の低いＯＮ抵抗
を有する高電圧ＭＯＳトランジスタを提供することも望
まれている。
を有する高電圧ＭＯＳトランジスタを提供することも望
まれている。
【０００８】製造容易性を維持するように自動位置調整
される構造を提供することも望まれている。
される構造を提供することも望まれている。
【０００９】製造容易性を維持するように自動位置調整
される構造を提供することも望まれている。
される構造を提供することも望まれている。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、ブレークダウン電圧の高い高電圧ＭＯＳトランジス
タを提供することである。
は、ブレークダウン電圧の高い高電圧ＭＯＳトランジス
タを提供することである。
【００１１】本発明の目的は、ドレイン中に特定の低い
ＯＮ抵抗を有する高電圧ＭＯＳトランジスタを提供する
ことである。
ＯＮ抵抗を有する高電圧ＭＯＳトランジスタを提供する
ことである。
【００１２】
【課題を解決するための手段】本発明による高電圧ＭＯ
Ｓトランジスタを有する集積回路において、上記高電圧
ＭＯＳトランジスタは、半導体領域におけるボディと、
上記ボディ上のゲートと、上記半導体領域中に形成され
たドレインおよびソースであって、第１の濃度のドーパ
ント、第１の深さおよび第１の曲率半径とを有する第１
のドレイン領域と、上記第１の濃度のドーパントよりも
低い第２の濃度のドーパント、上記第１の深さよりも大
きい第２の深さ、および上記第１の曲率半径よりも大き
な第２の曲率半径を有する第２のドレイン領域と、上記
第２の領域から上記ゲートへと伸びる第３のドレイン領
域であって、上記ゲートは、上記第２の濃度のドーパン
トよりも低い第３の濃度のドーパントおよび上記第２の
曲率半径よりも小さな第３の曲率半径を有する、第３の
ドレイン領域と、を含む上記ドレインと、を備え、その
ことにより上記目的が達成される。
Ｓトランジスタを有する集積回路において、上記高電圧
ＭＯＳトランジスタは、半導体領域におけるボディと、
上記ボディ上のゲートと、上記半導体領域中に形成され
たドレインおよびソースであって、第１の濃度のドーパ
ント、第１の深さおよび第１の曲率半径とを有する第１
のドレイン領域と、上記第１の濃度のドーパントよりも
低い第２の濃度のドーパント、上記第１の深さよりも大
きい第２の深さ、および上記第１の曲率半径よりも大き
な第２の曲率半径を有する第２のドレイン領域と、上記
第２の領域から上記ゲートへと伸びる第３のドレイン領
域であって、上記ゲートは、上記第２の濃度のドーパン
トよりも低い第３の濃度のドーパントおよび上記第２の
曲率半径よりも小さな第３の曲率半径を有する、第３の
ドレイン領域と、を含む上記ドレインと、を備え、その
ことにより上記目的が達成される。
【００１３】上記ＭＯＳトランジスタはＰＭＯＳトラン
ジスタであり、上記ボディはＮ型ドーパントを含み、上
記ソースはＰ型ドーパントを含み、上記ドレイン中の上
記第１の濃度のドーパント、上記第２の濃度のドーパン
トおよび上記第３の濃度のドーパントは、Ｐ型ドーパン
トを含んでもよい。
ジスタであり、上記ボディはＮ型ドーパントを含み、上
記ソースはＰ型ドーパントを含み、上記ドレイン中の上
記第１の濃度のドーパント、上記第２の濃度のドーパン
トおよび上記第３の濃度のドーパントは、Ｐ型ドーパン
トを含んでもよい。
【００１４】ボディ領域へのドーパント注入を、５×１
０12〜６×１０13ドーパント／ｃｍ 2の濃度で行って、
上記ドレインの第２の領域を形成してもよい。
０12〜６×１０13ドーパント／ｃｍ 2の濃度で行って、
上記ドレインの第２の領域を形成してもよい。
【００１５】ボディ領域へのドーパント注入を、１×１
０12〜２×１０13ドーパント／ｃｍ 2の濃度で行って、
上記ドレインの第３の領域を形成してもよい。
０12〜２×１０13ドーパント／ｃｍ 2の濃度で行って、
上記ドレインの第３の領域を形成してもよい。
【００１６】上記ドレインの上記第２の領域へのドーパ
ント注入を、１×１０15〜１×１０ 16ドーパント／ｃｍ
2の濃度で行って、上記ドレインの第１の領域を形成し
てもよい。
ント注入を、１×１０15〜１×１０ 16ドーパント／ｃｍ
2の濃度で行って、上記ドレインの第１の領域を形成し
てもよい。
【００１７】上記ＭＯＳトランジスタはＮＭＯＳトラン
ジスタであり、上記ボディはＰ型ドーパントを含み、上
記ソースはＮ型ドーパントを含み、上記ドレイン中の上
記第１の濃度のドーパント、上記第２の濃度のドーパン
トおよび上記第３の濃度のドーパントは、Ｎ型ドーパン
トを含んでもよい。
ジスタであり、上記ボディはＰ型ドーパントを含み、上
記ソースはＮ型ドーパントを含み、上記ドレイン中の上
記第１の濃度のドーパント、上記第２の濃度のドーパン
トおよび上記第３の濃度のドーパントは、Ｎ型ドーパン
トを含んでもよい。
【００１８】上記ＭＯＳトランジスタはＰＭＯＳトラン
ジスタであり、上記ドレインの第２の領域は、ＮＰＮバ
イポーラトランジスタのベースを形成する際に用いるこ
とが可能な処理工程から形成されてもよい。
ジスタであり、上記ドレインの第２の領域は、ＮＰＮバ
イポーラトランジスタのベースを形成する際に用いるこ
とが可能な処理工程から形成されてもよい。
【００１９】上記ＭＯＳトランジスタはＮＭＯＳトラン
ジスタであり、上記ドレインの第２の領域は、ＰＮＰバ
イポーラトランジスタのベースを形成する際に用いるこ
とが可能な処理工程から形成されてもよい。
ジスタであり、上記ドレインの第２の領域は、ＰＮＰバ
イポーラトランジスタのベースを形成する際に用いるこ
とが可能な処理工程から形成されてもよい。
【００２０】上記ドレインの第２の領域は、上記ドレイ
ンの第１の領域および第３の領域よりも前に形成されて
もよい。
ンの第１の領域および第３の領域よりも前に形成されて
もよい。
【００２１】上記ドレインの第３の領域は、上記ドレイ
ンの第１の領域よりも前に形成されてもよい。
ンの第１の領域よりも前に形成されてもよい。
【００２２】上記ドレインの第２の領域は、上記ゲート
よりも前に形成されてもよい。
よりも前に形成されてもよい。
【００２３】上記ゲートは、上記ドレインの第１の領
域、第２の領域および第３の領域よりも前に形成されて
もよい。
域、第２の領域および第３の領域よりも前に形成されて
もよい。
【００２４】上記ソースは、 上記ゲートの下側に伸び
る第１のドーピング濃度を有する第１の領域と、上記第
１のソース領域中の第１のドーピング濃度よりも大きな
第２のドーピング濃度を有する第２の領域と、を含んで
もよい。
る第１のドーピング濃度を有する第１の領域と、上記第
１のソース領域中の第１のドーピング濃度よりも大きな
第２のドーピング濃度を有する第２の領域と、を含んで
もよい。
【００２５】上記第２のドレイン領域の第２の深さと、
上記ゲートと上記第２のドレイン領域との間の横方向の
距離との比は、１．５〜１．８であってもよい。
上記ゲートと上記第２のドレイン領域との間の横方向の
距離との比は、１．５〜１．８であってもよい。
【００２６】上記ゲートのドレイン側に酸化物スペーサ
をさらに含み、上記ドレインの第２の領域は、上記ドレ
イン側のスペーサから０よりも大きな距離だけオフセッ
トしてもよい。
をさらに含み、上記ドレインの第２の領域は、上記ドレ
イン側のスペーサから０よりも大きな距離だけオフセッ
トしてもよい。
【００２７】上記ドレインの第２の領域は、ＭＯＳトラ
ンジスタのボディ領域を形成する際にも用いることが可
能な処理工程から形成されてもよい。
ンジスタのボディ領域を形成する際にも用いることが可
能な処理工程から形成されてもよい。
【００２８】本発明による、ソースおよびゲートを含む
高電圧ＭＯＳトランジスタを備える集積回路を作製する
方法であって、上記方法は、半導体領域中に第１の濃度
のドーパントを第１の深さまで注入および拡散して、第
１のドレイン領域を形成する工程と、上記第１の濃度の
ドーパントよりも低い第２の濃度のドーパントを半導体
領域中に注入および拡散して、第２のドレイン領域を形
成する工程であって、上記第２のドレイン領域は、上記
第１のドレイン領域と重複して、上記第１のドレイン領
域を越えて、上記トランジスタのゲートの下側まで伸び
る、工程と、上記第１のドレイン領域中に、上記第１の
濃度のドーパントよりも高い第３の濃度のドーパント
を、上記第１の深さよりも小さい第２の深さまで注入お
よび拡散し、第３のドレイン領域を形成する工程と、を
包含し、それにより上記目的が達成される。
高電圧ＭＯＳトランジスタを備える集積回路を作製する
方法であって、上記方法は、半導体領域中に第１の濃度
のドーパントを第１の深さまで注入および拡散して、第
１のドレイン領域を形成する工程と、上記第１の濃度の
ドーパントよりも低い第２の濃度のドーパントを半導体
領域中に注入および拡散して、第２のドレイン領域を形
成する工程であって、上記第２のドレイン領域は、上記
第１のドレイン領域と重複して、上記第１のドレイン領
域を越えて、上記トランジスタのゲートの下側まで伸び
る、工程と、上記第１のドレイン領域中に、上記第１の
濃度のドーパントよりも高い第３の濃度のドーパント
を、上記第１の深さよりも小さい第２の深さまで注入お
よび拡散し、第３のドレイン領域を形成する工程と、を
包含し、それにより上記目的が達成される。
【００２９】上記ＭＯＳトランジスタはＮＭＯＳトラン
ジスタであってもよい。
ジスタであってもよい。
【００３０】上記第１の濃度のドーパントを注入および
拡散する工程は、ＰＮＰバイポーラトランジスタのベー
スを形成する際に用いることが可能な処理工程を包含し
てもよい。
拡散する工程は、ＰＮＰバイポーラトランジスタのベー
スを形成する際に用いることが可能な処理工程を包含し
てもよい。
【００３１】上記ＭＯＳトランジスタはＰＭＯＳトラン
ジスタであってもよい。
ジスタであってもよい。
【００３２】上記第１の濃度のドーパントを注入および
拡散する工程は、ＮＰＮバイポーラトランジスタのベー
スを形成する際に用いることが可能な処理工程を包含し
てもよい。
拡散する工程は、ＮＰＮバイポーラトランジスタのベー
スを形成する際に用いることが可能な処理工程を包含し
てもよい。
【００３３】上記半導体領域へのＰ型ドーパントの注入
を５×１０12〜６×１０13ドーパント／ｃｍ2の濃度で
行って、上記第１のドレイン領域を形成してもよい。
を５×１０12〜６×１０13ドーパント／ｃｍ2の濃度で
行って、上記第１のドレイン領域を形成してもよい。
【００３４】上記半導体領域へのＰ型ドーパントの注入
を１×１０12〜２×１０13ドーパント／ｃｍ2の濃度で
行って、上記第２のドレイン領域を形成してもよい。
上記第１のドレイン領域へのＰ型ドーパントの注入を１
×１０15〜１×１０16ドーパント／ｃｍ2の濃度で行っ
て、上記第３のドレイン領域を形成してもよい。
を１×１０12〜２×１０13ドーパント／ｃｍ2の濃度で
行って、上記第２のドレイン領域を形成してもよい。
上記第１のドレイン領域へのＰ型ドーパントの注入を１
×１０15〜１×１０16ドーパント／ｃｍ2の濃度で行っ
て、上記第３のドレイン領域を形成してもよい。
【００３５】上記第１のドレイン領域は、上記ゲートよ
りも前に形成されてもよい。
りも前に形成されてもよい。
【００３６】上記ゲートは、上記第１のドレイン領域、
上記第２のドレイン領域および上記第３のドレイン領域
よりも前に形成されてもよい。
上記第２のドレイン領域および上記第３のドレイン領域
よりも前に形成されてもよい。
【００３７】上記第１の深さと、上記ゲートと上記第１
のドレイン領域との間の横方向の距離との比は、１．５
〜１．８であってもよい。
のドレイン領域との間の横方向の距離との比は、１．５
〜１．８であってもよい。
【００３８】上記ゲートのドレイン側上に酸化物スペー
サを形成し、上記第１のドレイン領域を上記ドレイン側
スペーサから０よりも大きい距離だけオフセットさせて
もよい。
サを形成し、上記第１のドレイン領域を上記ドレイン側
スペーサから０よりも大きい距離だけオフセットさせて
もよい。
【００３９】上記第１のドレイン領域は、上記第２のド
レイン領域の曲率半径および上記第３のドレイン領域の
曲率半径よりも大きな曲率半径を有してもよい。
レイン領域の曲率半径および上記第３のドレイン領域の
曲率半径よりも大きな曲率半径を有してもよい。
【００４０】本発明による、高電圧ＭＯＳトランジスタ
を備える集積回路を作製する方法であって、上記方法
は、半導体中に第１の濃度のドーパントを第１の深さま
で注入および拡散して、第１のドレイン領域を形成する
工程と、上記半導体のボディ領域上にゲートを形成する
工程と、上記第１の濃度のドーパントよりも低い第２の
濃度のドーパントを上記半導体中に注入および拡散し
て、第１のソース領域および第２のドレイン領域を形成
する工程であって、上記第２のドレイン領域は、上記第
１のドレイン領域と重複し、上記第１のドレイン領域を
越えて上記ゲートの下側に伸びる、工程と、上記第１の
ソース領域および上記第１のドレイン領域中に、上記第
１の濃度のドーパントよりも高い第３の濃度のドーパン
トを、上記第１の深さよりも浅い第２の深さまで注入お
よび拡散して、第２のソース領域および第３のドレイン
領域を形成する工程と、を包含し、それにより上記目的
が達成される。
を備える集積回路を作製する方法であって、上記方法
は、半導体中に第１の濃度のドーパントを第１の深さま
で注入および拡散して、第１のドレイン領域を形成する
工程と、上記半導体のボディ領域上にゲートを形成する
工程と、上記第１の濃度のドーパントよりも低い第２の
濃度のドーパントを上記半導体中に注入および拡散し
て、第１のソース領域および第２のドレイン領域を形成
する工程であって、上記第２のドレイン領域は、上記第
１のドレイン領域と重複し、上記第１のドレイン領域を
越えて上記ゲートの下側に伸びる、工程と、上記第１の
ソース領域および上記第１のドレイン領域中に、上記第
１の濃度のドーパントよりも高い第３の濃度のドーパン
トを、上記第１の深さよりも浅い第２の深さまで注入お
よび拡散して、第２のソース領域および第３のドレイン
領域を形成する工程と、を包含し、それにより上記目的
が達成される。
【００４１】上記ＭＯＳトランジスタはＮＭＯＳトラン
ジスタであってもよい。
ジスタであってもよい。
【００４２】上記第１の濃度のドーパントを注入および
拡散する工程は、ＰＮＰバイポーラトランジスタのベー
スを形成する際に用いることが可能な処理工程を包含し
てもよい。
拡散する工程は、ＰＮＰバイポーラトランジスタのベー
スを形成する際に用いることが可能な処理工程を包含し
てもよい。
【００４３】上記ＭＯＳトランジスタはＰＭＯＳトラン
ジスタであってもよい。
ジスタであってもよい。
【００４４】上記第１の濃度のＰ型ドーパントを注入お
よび拡散する工程は、ＮＰＮバイポーラトランジスタの
ベースを形成する際に用いることが可能な処理工程を包
含してもよい。
よび拡散する工程は、ＮＰＮバイポーラトランジスタの
ベースを形成する際に用いることが可能な処理工程を包
含してもよい。
【００４５】上記半導体領域中へのＰ型ドーパントの注
入を、５×１０12〜６×１０13ドーパント／ｃｍ2の濃
度で行って、上記第１のドレイン領域を形成してもよ
い。
入を、５×１０12〜６×１０13ドーパント／ｃｍ2の濃
度で行って、上記第１のドレイン領域を形成してもよ
い。
【００４６】上記半導体領域中へのＰ型ドーパントの注
入を、１×１０12〜２×１０13ドーパント／ｃｍ2の濃
度で行って、上記第２のドレイン領域を形成してもよ
い。
入を、１×１０12〜２×１０13ドーパント／ｃｍ2の濃
度で行って、上記第２のドレイン領域を形成してもよ
い。
【００４７】上記第１のドレイン領域へのＰ型ドーパン
トの注入を、１×１０15〜１×１０ 16ドーパント／ｃｍ
2の濃度で行って、上記第３のドレイン領域を形成して
もよい。
トの注入を、１×１０15〜１×１０ 16ドーパント／ｃｍ
2の濃度で行って、上記第３のドレイン領域を形成して
もよい。
【００４８】上記第１の深さと、上記ゲートと上記第１
のドレイン領域との間の横方向の距離との比は、１．５
〜１．８であってもよい。
のドレイン領域との間の横方向の距離との比は、１．５
〜１．８であってもよい。
【００４９】上記ゲートのドレイン側上に酸化物スペー
サを形成する工程をさらに包含し、上記第１のドレイン
領域は、上記ドレイン酸化物側スペーサから０よりも大
きな距離だけオフセットされてもよい。
サを形成する工程をさらに包含し、上記第１のドレイン
領域は、上記ドレイン酸化物側スペーサから０よりも大
きな距離だけオフセットされてもよい。
【００５０】上記第１のドレイン領域は、上記第２のド
レイン領域の曲率半径および上記第３のドレイン領域の
曲率半径よりも大きな曲率半径を有してもよい。
レイン領域の曲率半径および上記第３のドレイン領域の
曲率半径よりも大きな曲率半径を有してもよい。
【００５１】本発明による、高電圧ＭＯＳトランジスタ
を備える集積回路を作製する方法であって、上記方法
は、半導体のボディ領域上にゲートを形成する工程と、
上記半導体中に第１の濃度のドーパントを第１の深さま
で注入および拡散して、第１のドレイン領域を形成する
工程と、上記半導体中に上記第１の濃度のドーパントよ
りも低い第２の濃度のドーパントを注入および拡散し
て、第１のソース領域および第２のドレイン領域を形成
する工程であって、上記第２のドレイン領域は、上記第
１のドレイン領域と重複し、横方向に伸びて上記第１の
ドレイン領域を越え、上記ゲートの下側に伸びる、工程
と、上記第１のソース領域および上記第１のドレイン領
域中に、上記第１の濃度のドーパントよりも高い第３の
濃度のドーパントを、上記第１の深さよりも浅い第２の
深さまで注入および拡散して、第２のソース領域および
第３のドレイン領域を形成する工程と、を包含し、それ
により上記目的が達成される。
を備える集積回路を作製する方法であって、上記方法
は、半導体のボディ領域上にゲートを形成する工程と、
上記半導体中に第１の濃度のドーパントを第１の深さま
で注入および拡散して、第１のドレイン領域を形成する
工程と、上記半導体中に上記第１の濃度のドーパントよ
りも低い第２の濃度のドーパントを注入および拡散し
て、第１のソース領域および第２のドレイン領域を形成
する工程であって、上記第２のドレイン領域は、上記第
１のドレイン領域と重複し、横方向に伸びて上記第１の
ドレイン領域を越え、上記ゲートの下側に伸びる、工程
と、上記第１のソース領域および上記第１のドレイン領
域中に、上記第１の濃度のドーパントよりも高い第３の
濃度のドーパントを、上記第１の深さよりも浅い第２の
深さまで注入および拡散して、第２のソース領域および
第３のドレイン領域を形成する工程と、を包含し、それ
により上記目的が達成される。
【００５２】上記ＭＯＳトランジスタはＮＮＯＳトラン
ジスタであってもよい。
ジスタであってもよい。
【００５３】上記第１の濃度のドーパントを注入および
拡散する工程は、ＰＮＰバイポーラトランジスタのベー
スを形成する際に用いることが可能な処理工程を包含し
てもよい。
拡散する工程は、ＰＮＰバイポーラトランジスタのベー
スを形成する際に用いることが可能な処理工程を包含し
てもよい。
【００５４】上記ＭＯＳトランジスタはＰＭＯＳトラン
ジスタであってもよい。
ジスタであってもよい。
【００５５】上記第１の濃度のドーパントを注入および
拡散する工程は、ＮＰＮバイポーラトランジスタのベー
スを形成する際に用いることが可能な処理工程を包含し
てもよい。
拡散する工程は、ＮＰＮバイポーラトランジスタのベー
スを形成する際に用いることが可能な処理工程を包含し
てもよい。
【００５６】上記半導体領域中へのＰ型ドーパントの注
入を５×１０12〜６×１０13ドーパント／ｃｍ2の濃度
で行って、上記第１のドレイン領域を形成してもよい。
入を５×１０12〜６×１０13ドーパント／ｃｍ2の濃度
で行って、上記第１のドレイン領域を形成してもよい。
【００５７】上記半導体領域中へのＰ型ドーパントの注
入を１×１０12〜２×１０13ドーパント／ｃｍ2の濃度
で行って、上記第２のドレイン領域を形成してもよい。
入を１×１０12〜２×１０13ドーパント／ｃｍ2の濃度
で行って、上記第２のドレイン領域を形成してもよい。
【００５８】上記第１のドレイン領域中へのＰ型ドーパ
ントの注入を１×１０15〜１×１０ 16ドーパント／ｃｍ
2の濃度で行って、上記第３のドレイン領域を形成して
もよい。
ントの注入を１×１０15〜１×１０ 16ドーパント／ｃｍ
2の濃度で行って、上記第３のドレイン領域を形成して
もよい。
【００５９】上記半導体のボディ領域は、Ｐ型半導体基
板中に形成されたＮ−ウェル領域を含んでもよい。
板中に形成されたＮ−ウェル領域を含んでもよい。
【００６０】上記第１の深さと、上記ゲートと上記第１
のドレイン領域との間の横方向の距離との比は１．５〜
１．８であってよい。
のドレイン領域との間の横方向の距離との比は１．５〜
１．８であってよい。
【００６１】上記ゲートのドレイン側上に酸化物スペー
サを形成する工程をさらに包含し、上記第１のドレイン
領域は、上記ドレイン側の酸化物スペーサから０よりも
大きな距離だけオフセットされてもよい。
サを形成する工程をさらに包含し、上記第１のドレイン
領域は、上記ドレイン側の酸化物スペーサから０よりも
大きな距離だけオフセットされてもよい。
【００６２】上記第１のドレイン領域は、上記第２のド
レイン領域の曲率半径および上記第３のドレイン領域の
曲率半径よりも大きな曲率半径を有してもよい。
レイン領域の曲率半径および上記第３のドレイン領域の
曲率半径よりも大きな曲率半径を有してもよい。
【００６３】本発明による高電圧ＭＯＳトランジスタ
は、ゲートと、ソースと、ボディと、ドレインであっ
て、第１のドーピング濃度を上記ドレインの第１の部分
に提供して、上記ドレイン中の抵抗を低減させる手段
と、上記第１の部分の下側に伸びる上記ドレインの第２
の部分に第２のドーピング濃度を提供して、上記ドレイ
ンと上記ボディとの間のブレークダウン電圧を増加させ
る手段と、上記ゲートと上記ドレインの第１の部分との
間の上記ドレインの第３の部分中に第３のドーピング濃
度を提供して、上記ブレークダウン電圧を増加させる手
段と、を含むドレインと、を含み、それにより上記目的
が達成される。
は、ゲートと、ソースと、ボディと、ドレインであっ
て、第１のドーピング濃度を上記ドレインの第１の部分
に提供して、上記ドレイン中の抵抗を低減させる手段
と、上記第１の部分の下側に伸びる上記ドレインの第２
の部分に第２のドーピング濃度を提供して、上記ドレイ
ンと上記ボディとの間のブレークダウン電圧を増加させ
る手段と、上記ゲートと上記ドレインの第１の部分との
間の上記ドレインの第３の部分中に第３のドーピング濃
度を提供して、上記ブレークダウン電圧を増加させる手
段と、を含むドレインと、を含み、それにより上記目的
が達成される。
【００６４】上記ＭＯＳトランジスタはＮＮＯＳトラン
ジスタであってもよい。
ジスタであってもよい。
【００６５】上記第２のドーピング濃度は、ＰＮＰバイ
ポーラトランジスタのベースを形成する際に用いること
が可能な処理工程を用いて形成されてもよい。
ポーラトランジスタのベースを形成する際に用いること
が可能な処理工程を用いて形成されてもよい。
【００６６】上記ＭＯＳトランジスタはＰＭＯＳトラン
ジスタであってもよい。
ジスタであってもよい。
【００６７】上記第２のドーピング濃度は、ＮＰＮバイ
ポーラトランジスタのベースを形成する際に用いること
が可能な処理工程を用いて形成されてもよい。
ポーラトランジスタのベースを形成する際に用いること
が可能な処理工程を用いて形成されてもよい。
【００６８】Ｐ型ドーパントの注入を、５×１０12〜６
×１０13ドーパント／ｃｍ2の濃度で行って、上記ドレ
インの第２の部分を形成してもよい。
×１０13ドーパント／ｃｍ2の濃度で行って、上記ドレ
インの第２の部分を形成してもよい。
【００６９】Ｐ型ドーパントの注入を、１×１０12〜２
×１０13ドーパント／ｃｍ2の濃度で行って、上記ドレ
インの第３の部分を形成してもよい。
×１０13ドーパント／ｃｍ2の濃度で行って、上記ドレ
インの第３の部分を形成してもよい。
【００７０】Ｐ型ドーパントの注入を１×ｌ０15〜１×
１０16ドーパント／ｃｍ2の濃度で行って、上記ドレイ
ンの第１の部分を形成してもよい。
１０16ドーパント／ｃｍ2の濃度で行って、上記ドレイ
ンの第１の部分を形成してもよい。
【００７１】上記第２のドーピング濃度を上記第３のド
ーピング濃度と重複させて、上記ドレイン中の抵抗を低
減させてもよい。
ーピング濃度と重複させて、上記ドレイン中の抵抗を低
減させてもよい。
【００７２】上記ドレインの第２の部分を、上記ドレイ
ンの第１のおよび第３の部分よりも前に形成してもよ
い。
ンの第１のおよび第３の部分よりも前に形成してもよ
い。
【００７３】上記ドレインの第２の部分は、上記ゲート
よりも前に形成されてもよい。
よりも前に形成されてもよい。
【００７４】上記ゲートは、上記ドレインの第１の部
分、第２の部分および第３の部分よりも前に形成されて
もよい。
分、第２の部分および第３の部分よりも前に形成されて
もよい。
【００７５】上記ソースは、第１のドーピング濃度を有
する、上記ゲートの下側に伸びる第１の領域と、上記第
１のドーピング濃度の上記第１のソース領域のよりも高
い第２のドーピング濃度を有する第２の領域と、を含ん
でもよい。
する、上記ゲートの下側に伸びる第１の領域と、上記第
１のドーピング濃度の上記第１のソース領域のよりも高
い第２のドーピング濃度を有する第２の領域と、を含ん
でもよい。
【００７６】上記ドレインの第２の部分は、上記半導体
領域中の第１の深さまで伸び、上記第１の深さと、上記
ゲートと上記ドレインの第２の領域との間の横方向の距
離との比は、１．５〜１．８であってもよい。
領域中の第１の深さまで伸び、上記第１の深さと、上記
ゲートと上記ドレインの第２の領域との間の横方向の距
離との比は、１．５〜１．８であってもよい。
【００７７】上記ゲートのドレイン側上に酸化物スペー
サをさらに含み、上記ドレインの第２の部分は、上記ド
レイン側の酸化物スペーサから０よりも大きな距離だけ
オフセットされてもよい。
サをさらに含み、上記ドレインの第２の部分は、上記ド
レイン側の酸化物スペーサから０よりも大きな距離だけ
オフセットされてもよい。
【００７８】上記ドレインの第２の部分は、上記ドレイ
ンの第１の部分の曲率半径および上記ドレインの第３の
部分の曲率半径よりも大きな曲率半径を有してもよい。
ンの第１の部分の曲率半径および上記ドレインの第３の
部分の曲率半径よりも大きな曲率半径を有してもよい。
【００７９】本発明による、高電圧ＭＯＳトランジスタ
を有する集積回路であって、上記高電圧ＭＯＳトランジ
スタは、半導体領域中のボディと、上記ボディ上のゲー
トと、上記半導体領域中に形成されるドレインおよびソ
ースであって、上記ドレインは、第１の濃度のドーパン
トおよび第１の曲率半径を有する第１の領域と、上記第
１の領域から伸び、上記第１の濃度のドーパントよりも
小さな第２の濃度のドーパントおよび上記第１の曲率半
径よりも大きな第２の曲率半径を有する第２の領域であ
って、上記ドレインの上記第２の領域は、上記ゲートか
ら間隔を空けて配置される、第２の領域と、上記第２の
領域から上記ゲートの下側のボディに伸び、上記第２の
濃度のドーパントよりも低い第３の濃度のドーパントを
有する第３の領域と、を含み、それにより上記目的が達
成される。
を有する集積回路であって、上記高電圧ＭＯＳトランジ
スタは、半導体領域中のボディと、上記ボディ上のゲー
トと、上記半導体領域中に形成されるドレインおよびソ
ースであって、上記ドレインは、第１の濃度のドーパン
トおよび第１の曲率半径を有する第１の領域と、上記第
１の領域から伸び、上記第１の濃度のドーパントよりも
小さな第２の濃度のドーパントおよび上記第１の曲率半
径よりも大きな第２の曲率半径を有する第２の領域であ
って、上記ドレインの上記第２の領域は、上記ゲートか
ら間隔を空けて配置される、第２の領域と、上記第２の
領域から上記ゲートの下側のボディに伸び、上記第２の
濃度のドーパントよりも低い第３の濃度のドーパントを
有する第３の領域と、を含み、それにより上記目的が達
成される。
【００８０】本発明による、ソースおよびゲートを含む
高電圧ＭＯＳトランジスタを備える集積回路を作製する
方法であって、上記方法は、半導体領域中に第１の濃度
のドーパントを第１の深さまで注入および拡散して、第
１の曲率半径を有する第１のドレイン領域を形成する工
程であって、上記第１のドレイン領域は、上記ゲートか
ら間隔を空けて配置され、上記第１の濃度のドーパント
よりも低い第２の濃度のドーパントを上記半導体領域中
に注入および拡散して、第２のドレイン領域を形成する
工程であって、上記第２のドレイン領域は、上記第１の
ドレイン領域と重複し、上記第１のドレイン領域を越え
て上記トランジスタのゲートの下側に伸びる、工程と、
上記第１のドレイン領域中に、上記第１の濃度のドーパ
ントよりも高い第３の濃度のドーパントを、上記第１の
深さよりも浅い第２の深さまで注入および拡散して、第
３のドレイン領域を形成する工程であって、上記第３の
ドレイン領域は、上記第１の曲率半径よりも小さい第２
の曲率半径を有する、工程と、を包含し、それにより上
記目的が達成される。
高電圧ＭＯＳトランジスタを備える集積回路を作製する
方法であって、上記方法は、半導体領域中に第１の濃度
のドーパントを第１の深さまで注入および拡散して、第
１の曲率半径を有する第１のドレイン領域を形成する工
程であって、上記第１のドレイン領域は、上記ゲートか
ら間隔を空けて配置され、上記第１の濃度のドーパント
よりも低い第２の濃度のドーパントを上記半導体領域中
に注入および拡散して、第２のドレイン領域を形成する
工程であって、上記第２のドレイン領域は、上記第１の
ドレイン領域と重複し、上記第１のドレイン領域を越え
て上記トランジスタのゲートの下側に伸びる、工程と、
上記第１のドレイン領域中に、上記第１の濃度のドーパ
ントよりも高い第３の濃度のドーパントを、上記第１の
深さよりも浅い第２の深さまで注入および拡散して、第
３のドレイン領域を形成する工程であって、上記第３の
ドレイン領域は、上記第１の曲率半径よりも小さい第２
の曲率半径を有する、工程と、を包含し、それにより上
記目的が達成される。
【００８１】本発明による、ソースおよびゲートを含む
高電圧ＭＯＳトランジスタを備える集積回路を作製する
方法であって、半導体領域中に、第１の濃度のドーパン
トを第１の深さまで注入および拡散して、第１の曲率半
径を有する第１のドレイン領域を形成する工程であっ
て、上記第１のドレイン領域は、上記ゲートから間隔を
空けて配置され、上記第１の深さと、上記ゲートと上記
第１のドレイン領域との間の横方向の距離との比は１．
５〜１．８である、工程と、上記第１の濃度のドーパン
トよりも低い第２の濃度のドーパントを上記半導体領域
中に注入および拡散して、第２のドレイン領域を形成す
る工程であって、上記第２のドレイン領域は、上記第１
のドレイン領域と重複し、上記第１のドレイン領域を越
えて上記トランジスタのゲートの下側に伸びる、工程
と、上記第１のドレイン領域中に、上記第１の濃度のド
ーパントよりも高い第３の濃度のドーパントを、上記第
１の深さよりも浅い第２の深さまで注入および拡散し
て、第３のドレイン領域を形成する工程であって、上記
第３のドレイン領域は、上記第１の曲率半径よりも小さ
な第２の曲率半径を有する、工程と、を包含し、それに
より上記目的が達成される。
高電圧ＭＯＳトランジスタを備える集積回路を作製する
方法であって、半導体領域中に、第１の濃度のドーパン
トを第１の深さまで注入および拡散して、第１の曲率半
径を有する第１のドレイン領域を形成する工程であっ
て、上記第１のドレイン領域は、上記ゲートから間隔を
空けて配置され、上記第１の深さと、上記ゲートと上記
第１のドレイン領域との間の横方向の距離との比は１．
５〜１．８である、工程と、上記第１の濃度のドーパン
トよりも低い第２の濃度のドーパントを上記半導体領域
中に注入および拡散して、第２のドレイン領域を形成す
る工程であって、上記第２のドレイン領域は、上記第１
のドレイン領域と重複し、上記第１のドレイン領域を越
えて上記トランジスタのゲートの下側に伸びる、工程
と、上記第１のドレイン領域中に、上記第１の濃度のド
ーパントよりも高い第３の濃度のドーパントを、上記第
１の深さよりも浅い第２の深さまで注入および拡散し
て、第３のドレイン領域を形成する工程であって、上記
第３のドレイン領域は、上記第１の曲率半径よりも小さ
な第２の曲率半径を有する、工程と、を包含し、それに
より上記目的が達成される。
【００８２】上記第１の深さは１ミクロンに等しくても
よい。
よい。
【００８３】本発明による、高電圧ＰＭＯＳトランジス
タを有する集積回路であって、上記高電圧ＰＭＯＳトラ
ンジスタは、半導体領域中のＮ型ボディと、上記Ｎ型ボ
ディ上のゲートと、上記半導体領域中に形成されるＰ型
ドレインおよびＰ型ソースであって、上記Ｐ型ドレイン
は、第１の濃度のＰ型ドーパントを有する第１の領域
と、上記第１の領域の下側に伸び、上記第１の濃度のＰ
型ドーパントよりも小さな第２の濃度のＰ型ドーパント
を有する第２の領域と、上記第２の領域から上記ゲート
の下側に伸び、上記第２の濃度のＰ型ドーパントよりも
低い第３の濃度のＰ型ドーパントを有する、第３の領域
と、を含み、それにより叙機目的が達成される。
タを有する集積回路であって、上記高電圧ＰＭＯＳトラ
ンジスタは、半導体領域中のＮ型ボディと、上記Ｎ型ボ
ディ上のゲートと、上記半導体領域中に形成されるＰ型
ドレインおよびＰ型ソースであって、上記Ｐ型ドレイン
は、第１の濃度のＰ型ドーパントを有する第１の領域
と、上記第１の領域の下側に伸び、上記第１の濃度のＰ
型ドーパントよりも小さな第２の濃度のＰ型ドーパント
を有する第２の領域と、上記第２の領域から上記ゲート
の下側に伸び、上記第２の濃度のＰ型ドーパントよりも
低い第３の濃度のＰ型ドーパントを有する、第３の領域
と、を含み、それにより叙機目的が達成される。
【００８４】本発明による、高電圧ＰＭＯＳトランジス
タを有する集積回路であって、上記高電圧ＰＭＯＳトラ
ンジスタは、半導体領域中のＮ型ボディと、上記Ｎ型ボ
ディ上のゲートと、上記半導体領域中に形成されるＰ型
ドレインおよびＰ型ソースであって、上記ドレインは、
第１の濃度のドーパント、第１の深さおよび第１の曲率
半径を有する第１のドレイン領域と、上記第１の濃度の
ドーパントよりも低い第２の濃度のドーパントと、上記
第１の深さよりも深い第２の深さと、上記第１の曲率半
径よりも大きな第２の曲率半径とを有する第２のドレイ
ン領域と、上記第２の領域から上記ゲートに伸びる第３
のドレイン領域であって、上記ゲートは、上記第２の濃
度のドーパントよりも低い第３の濃度のドーパントと、
上記第２の曲率半径よりも小さな第３の曲率半径とを有
する、第３のドレイン領域と、を含み、それにより上記
目的が達成される。
タを有する集積回路であって、上記高電圧ＰＭＯＳトラ
ンジスタは、半導体領域中のＮ型ボディと、上記Ｎ型ボ
ディ上のゲートと、上記半導体領域中に形成されるＰ型
ドレインおよびＰ型ソースであって、上記ドレインは、
第１の濃度のドーパント、第１の深さおよび第１の曲率
半径を有する第１のドレイン領域と、上記第１の濃度の
ドーパントよりも低い第２の濃度のドーパントと、上記
第１の深さよりも深い第２の深さと、上記第１の曲率半
径よりも大きな第２の曲率半径とを有する第２のドレイ
ン領域と、上記第２の領域から上記ゲートに伸びる第３
のドレイン領域であって、上記ゲートは、上記第２の濃
度のドーパントよりも低い第３の濃度のドーパントと、
上記第２の曲率半径よりも小さな第３の曲率半径とを有
する、第３のドレイン領域と、を含み、それにより上記
目的が達成される。
【００８５】本発明による、高電圧ＰＭＯＳトランジス
タを有する集積回路であって、上記高電圧ＰＭＯＳトラ
ンジスタは、半導体領域中Ｎ型ボディと、上記Ｎ型ボデ
ィ上のゲートと、上記半導体領域中に形成されるＰ型ド
レインおよびＰ型ソースであって、上記ドレインは、第
１の濃度のドーパントおよび第１の曲率半径を有する第
１のドレイン領域と、上記第１の領域の下側に伸び、上
記第１の濃度ドーパントよりも低い第２の濃度のドーパ
ントおよび上記第１の曲率半径よりも大きな第２の曲率
半径を有する第２のドレイン領域であって、上記第２の
ドレイン領域は上記ゲートから間隔を空けて配置され、
上記第２の領域から上記ゲートの下側のボディに伸び、
上記第２の濃度のドーパントよりも低い第３の濃度のド
ーパントを有する第３のドレイン領域と、含み、それに
より上記目的が達成される。
タを有する集積回路であって、上記高電圧ＰＭＯＳトラ
ンジスタは、半導体領域中Ｎ型ボディと、上記Ｎ型ボデ
ィ上のゲートと、上記半導体領域中に形成されるＰ型ド
レインおよびＰ型ソースであって、上記ドレインは、第
１の濃度のドーパントおよび第１の曲率半径を有する第
１のドレイン領域と、上記第１の領域の下側に伸び、上
記第１の濃度ドーパントよりも低い第２の濃度のドーパ
ントおよび上記第１の曲率半径よりも大きな第２の曲率
半径を有する第２のドレイン領域であって、上記第２の
ドレイン領域は上記ゲートから間隔を空けて配置され、
上記第２の領域から上記ゲートの下側のボディに伸び、
上記第２の濃度のドーパントよりも低い第３の濃度のド
ーパントを有する第３のドレイン領域と、含み、それに
より上記目的が達成される。
【００８６】本発明は、ブレークダウン電圧が高く、ド
レイン中の特定のＯＮ抵抗が低い高電圧ＭＯＳトランジ
スタを提供する。本発明の高電圧ＭＯＳトランジスタ
は、ソース領域およびドレイン領域を含む。これらのソ
ース領域およびドレイン領域は、ゲートの対向する端部
において、半導体として形成される。上記ドレイン領域
は、ドーピング濃度の低いエクステンション領域と、ド
ーピング濃度がより高いベース領域と、ドーピング濃度
がもっと高い接触領域とを含む。
レイン中の特定のＯＮ抵抗が低い高電圧ＭＯＳトランジ
スタを提供する。本発明の高電圧ＭＯＳトランジスタ
は、ソース領域およびドレイン領域を含む。これらのソ
ース領域およびドレイン領域は、ゲートの対向する端部
において、半導体として形成される。上記ドレイン領域
は、ドーピング濃度の低いエクステンション領域と、ド
ーピング濃度がより高いベース領域と、ドーピング濃度
がもっと高い接触領域とを含む。
【００８７】上記エクステンション領域は、上記ゲート
によって部分的にマスキングされ、これにより、上記ド
レインは、上記ゲートと共に自動位置調整される。上記
エクステンション領域は、上記ベース領域および上記接
触領域と重複する。上記ベース領域は、上記ゲートから
離れた位置に間隔を置いて配置される。上記ドレインの
エクステンション領域は、上記ゲートの下側の上記ベー
ス領域を越えて延長される。従って、上記ドレインエク
ステンション領域は、上記ベース領域および上記接触領
域を、上記ゲート下の半導体領域にリンクさせる。
によって部分的にマスキングされ、これにより、上記ド
レインは、上記ゲートと共に自動位置調整される。上記
エクステンション領域は、上記ベース領域および上記接
触領域と重複する。上記ベース領域は、上記ゲートから
離れた位置に間隔を置いて配置される。上記ドレインの
エクステンション領域は、上記ゲートの下側の上記ベー
ス領域を越えて延長される。従って、上記ドレインエク
ステンション領域は、上記ベース領域および上記接触領
域を、上記ゲート下の半導体領域にリンクさせる。
【００８８】上記エクステンション領域は、比較的低い
ドーピング濃度を有するため、高電界を有するゲートの
近隣のドレイン中のブレークダウン電圧を増加させる。
上記ベース領域は、上記エクステンション領域および上
記接触領域よりも深い。上記ベース領域は、上記接触領
域よりも低いドーピング濃度を有するため、上記ドレイ
ンと上記ボディ領域との間のブレークダウン電圧を高く
させる。
ドーピング濃度を有するため、高電界を有するゲートの
近隣のドレイン中のブレークダウン電圧を増加させる。
上記ベース領域は、上記エクステンション領域および上
記接触領域よりも深い。上記ベース領域は、上記接触領
域よりも低いドーピング濃度を有するため、上記ドレイ
ンと上記ボディ領域との間のブレークダウン電圧を高く
させる。
【００８９】上記ベース領域は、上記接触領域と上記ゲ
ートとの間のドレイン領域の一部の有効（ｎｅｔ）ドー
ピング濃度を増加させるため、上記ドレイン中の特定の
ＯＮ抵抗を低減させる。本発明のＭＯＳトランジスタ
は、低電圧ＣＭＯＳの処理およびＢｉＣＭＯＳの処理に
おいて用いられる標準的な工程を用いて形成することが
可能である。本発明のＭＯＳトランジスタは、ＰＭＯＳ
トランジスタおよびＮＭＯＳトランジスタを含む。
ートとの間のドレイン領域の一部の有効（ｎｅｔ）ドー
ピング濃度を増加させるため、上記ドレイン中の特定の
ＯＮ抵抗を低減させる。本発明のＭＯＳトランジスタ
は、低電圧ＣＭＯＳの処理およびＢｉＣＭＯＳの処理に
おいて用いられる標準的な工程を用いて形成することが
可能である。本発明のＭＯＳトランジスタは、ＰＭＯＳ
トランジスタおよびＮＭＯＳトランジスタを含む。
【００９０】
【発明の実施の形態】上記の本発明の目的および特徴
は、以下の詳細な説明を以下の図面と共に考えればより
明確に理解可能である。図面中、同じ参照符号は、同じ
構成要素を指す。
は、以下の詳細な説明を以下の図面と共に考えればより
明確に理解可能である。図面中、同じ参照符号は、同じ
構成要素を指す。
【００９１】本発明は、ブレークダウン電圧が高く、ド
レイン中の特定のＯＮ抵抗が低い高電圧ＭＯＳトランジ
スタを提供する。本発明の高電圧ＭＯＳトランジスタ
は、ドレイン領域を有する。このドレイン領域は、ドー
ピング濃度の低いエクステンション領域と、ドーピング
濃度がより高いベース領域と、ドーピング濃度がもっと
高い接触領域とを含む。印加された高電圧がゲートとド
レインとの間で大きな差がある場合、ゲートに最も近接
するドレインの一部において電界が高くなる。このエク
ステンション領域を設けると、ブレークダウン電圧を有
利に高くすることができる。なぜならば、このエクステ
ンション領域は、ゲートの下側のドーピング濃度がもっ
と高いベース領域を越えて伸びる、ドーピング濃度の低
い領域であるからである。ベース領域を設けても、ブレ
ークダウン電圧を高くすることが可能である。なぜなら
ば、ベース領域は、ドーピング濃度がもっと高い接触領
域よりも深く、曲率半径も大きいからである。
レイン中の特定のＯＮ抵抗が低い高電圧ＭＯＳトランジ
スタを提供する。本発明の高電圧ＭＯＳトランジスタ
は、ドレイン領域を有する。このドレイン領域は、ドー
ピング濃度の低いエクステンション領域と、ドーピング
濃度がより高いベース領域と、ドーピング濃度がもっと
高い接触領域とを含む。印加された高電圧がゲートとド
レインとの間で大きな差がある場合、ゲートに最も近接
するドレインの一部において電界が高くなる。このエク
ステンション領域を設けると、ブレークダウン電圧を有
利に高くすることができる。なぜならば、このエクステ
ンション領域は、ゲートの下側のドーピング濃度がもっ
と高いベース領域を越えて伸びる、ドーピング濃度の低
い領域であるからである。ベース領域を設けても、ブレ
ークダウン電圧を高くすることが可能である。なぜなら
ば、ベース領域は、ドーピング濃度がもっと高い接触領
域よりも深く、曲率半径も大きいからである。
【００９２】ベース領域およびエクステンション領域の
重複の原因となるドレイン中の特定のＯＮ抵抗が低減す
る。なぜならば、この領域中の有効ドーピング濃度が増
加するからである。その結果、トランジスタのドレイン
／ソース間のＯＮ抵抗を有利に低減する。ＣＭＯＳプロ
セスおよびＢｉＣＭＯＳプロセスにおける標準的な工程
を用いて、３つのドレイン領域を容易に形成することが
可能である。従って、本発明のＭＯＳトランジスタを形
成する際、ユニークな機器または個別注文による機器は
不要である。また、処理工程の数も最低限になる。本発
明のＭＯＳトランジスタは、ＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタを含む。本発明のトランジスタ
は、集積回路の一部として形成することが可能である。
重複の原因となるドレイン中の特定のＯＮ抵抗が低減す
る。なぜならば、この領域中の有効ドーピング濃度が増
加するからである。その結果、トランジスタのドレイン
／ソース間のＯＮ抵抗を有利に低減する。ＣＭＯＳプロ
セスおよびＢｉＣＭＯＳプロセスにおける標準的な工程
を用いて、３つのドレイン領域を容易に形成することが
可能である。従って、本発明のＭＯＳトランジスタを形
成する際、ユニークな機器または個別注文による機器は
不要である。また、処理工程の数も最低限になる。本発
明のＭＯＳトランジスタは、ＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタを含む。本発明のトランジスタ
は、集積回路の一部として形成することが可能である。
【００９３】図２Ａ〜２Ｊは、本発明の高電圧ＰＭＯＳ
トランジスタの作製の例示的実施形態の処理工程であ
る。本実施形態の第１の工程において、図２Ａに示すよ
うに、スクリーン酸化物層５０を、Ｐ型ドープ半導体
（例えば、ケイ素）基板ウェハ５２上に成長させる。次
いで、マスキング工程を行って、基板５２中にＮ−ウェ
ル領域５４を形成する。酸化物層５０上にフォトレジス
トを堆積し、パターニングし、領域５４の形成部分をマ
スキングする。酸化物層５０が肉厚である（例えば、１
０ｋÅの厚みで１１５０℃で成長された）場合、その酸
化物層５０の厚みの一部をエッチング除去して、ドーパ
ントを良好に注入して、ウェハ５２中に拡散させて、Ｎ
−ウェル５４を形成できるようにする。所望ならば、層
５０を肉薄に（例えば、２５０〜５００Å）成長させ
て、層５０の厚みの一部をエッチングしてからＮ−ウェ
ル５４を形成しなくても良いようにしてもよい。
トランジスタの作製の例示的実施形態の処理工程であ
る。本実施形態の第１の工程において、図２Ａに示すよ
うに、スクリーン酸化物層５０を、Ｐ型ドープ半導体
（例えば、ケイ素）基板ウェハ５２上に成長させる。次
いで、マスキング工程を行って、基板５２中にＮ−ウェ
ル領域５４を形成する。酸化物層５０上にフォトレジス
トを堆積し、パターニングし、領域５４の形成部分をマ
スキングする。酸化物層５０が肉厚である（例えば、１
０ｋÅの厚みで１１５０℃で成長された）場合、その酸
化物層５０の厚みの一部をエッチング除去して、ドーパ
ントを良好に注入して、ウェハ５２中に拡散させて、Ｎ
−ウェル５４を形成できるようにする。所望ならば、層
５０を肉薄に（例えば、２５０〜５００Å）成長させ
て、層５０の厚みの一部をエッチングしてからＮ−ウェ
ル５４を形成しなくても良いようにしてもよい。
【００９４】その後、ウェハを洗浄することができ、Ｎ
型注入ドーパントを基板５２に注入する。Ｎ型ドーパン
トは、例えば、２×１０12〜１×１０13ドーパント／ｃ
ｍ2の範囲の注入ドーパント濃度を有し得る。次いで、
酸化物層５０からフォトレジストを除去する。次いで、
Ｎ型ドーパントを基板５２中に入れて、図２Ｂに示すよ
うなＮ−ウェル領域５４を形成する。次いで、基板５２
の上面から酸化物層５０を除去することができる。
型注入ドーパントを基板５２に注入する。Ｎ型ドーパン
トは、例えば、２×１０12〜１×１０13ドーパント／ｃ
ｍ2の範囲の注入ドーパント濃度を有し得る。次いで、
酸化物層５０からフォトレジストを除去する。次いで、
Ｎ型ドーパントを基板５２中に入れて、図２Ｂに示すよ
うなＮ−ウェル領域５４を形成する。次いで、基板５２
の上面から酸化物層５０を除去することができる。
【００９５】図２Ｃに示すように、基板５２上に別の酸
化物層５１を成長させることができる。例えば、低圧の
化学蒸着法（ＬＰ−ＣＶＤ）を用いて窒化ケイ素（Ｓｉ
3Ｎ4）を堆積させて、層５１上に層５６を形成すること
が可能である。窒化ケイ素を用いて、トランジスタ間の
肉厚のフィールド酸化領域の形成部をマスキングする。
酸化物層５１は、窒化ケイ素からの応力が原因となって
ケイ素ウェハ中に欠陥が生じるのを防ぐ。選択的マスキ
ングおよびエッチングを通じて窒化ケイ素層５６にリソ
グラフィーを行って、図２Ｃに示す層５６のパターン化
領域を形成する。マスキングは、フォトレジストを用い
て行うことが可能である。層５６をエッチングした後、
フォトレジストを除去し、ウェハを洗浄することができ
る。
化物層５１を成長させることができる。例えば、低圧の
化学蒸着法（ＬＰ−ＣＶＤ）を用いて窒化ケイ素（Ｓｉ
3Ｎ4）を堆積させて、層５１上に層５６を形成すること
が可能である。窒化ケイ素を用いて、トランジスタ間の
肉厚のフィールド酸化領域の形成部をマスキングする。
酸化物層５１は、窒化ケイ素からの応力が原因となって
ケイ素ウェハ中に欠陥が生じるのを防ぐ。選択的マスキ
ングおよびエッチングを通じて窒化ケイ素層５６にリソ
グラフィーを行って、図２Ｃに示す層５６のパターン化
領域を形成する。マスキングは、フォトレジストを用い
て行うことが可能である。層５６をエッチングした後、
フォトレジストを除去し、ウェハを洗浄することができ
る。
【００９６】窒化ケイ素層５６を規定した後、ウェハ５
２を酸化炉に投入して、図２Ｄに示すようなケイ素（Ｌ
ＯＣＯＳ）の局所的酸化処理を用いて、肉厚の酸化物領
域（例えば、酸化物領域５８Ａ〜５８Ｃ）を、窒化物層
５６の領域間に成長させる。酸化物領域５８Ａ〜５８Ｃ
は、基板５２中に形成されたデバイス間の絶縁を提供す
る。酸化物領域５８Ａ〜５８Ｃは、例えば、５０００Å
〜２０，０００Å（オングストローム）の範囲の厚みま
で成長することができる。酸化物領域５８Ａ〜５８Ｃの
厚みの特定の例として、１０，０００Åがある。肉薄の
酸化物層を、窒化物５６上に形成することができる。し
かし、窒化物層５６が存在すると、大部分のＮ−ウェル
５４上での酸化が不可能となる。この酸化工程の後、例
えば、加熱したリン酸または酸化物層５１上で停止する
プラズマエッチングを用いて、窒化物層５６を除去する
ことができる。次いで、酸化物層５１を除去し、図２Ｄ
に示すように、別の犠牲となる酸化物層５３をウェハ５
２上に成長させることができる。酸化物層５３は、例え
ば、３００〜８００Åの厚みまで成長させることが可能
である。
２を酸化炉に投入して、図２Ｄに示すようなケイ素（Ｌ
ＯＣＯＳ）の局所的酸化処理を用いて、肉厚の酸化物領
域（例えば、酸化物領域５８Ａ〜５８Ｃ）を、窒化物層
５６の領域間に成長させる。酸化物領域５８Ａ〜５８Ｃ
は、基板５２中に形成されたデバイス間の絶縁を提供す
る。酸化物領域５８Ａ〜５８Ｃは、例えば、５０００Å
〜２０，０００Å（オングストローム）の範囲の厚みま
で成長することができる。酸化物領域５８Ａ〜５８Ｃの
厚みの特定の例として、１０，０００Åがある。肉薄の
酸化物層を、窒化物５６上に形成することができる。し
かし、窒化物層５６が存在すると、大部分のＮ−ウェル
５４上での酸化が不可能となる。この酸化工程の後、例
えば、加熱したリン酸または酸化物層５１上で停止する
プラズマエッチングを用いて、窒化物層５６を除去する
ことができる。次いで、酸化物層５１を除去し、図２Ｄ
に示すように、別の犠牲となる酸化物層５３をウェハ５
２上に成長させることができる。酸化物層５３は、例え
ば、３００〜８００Åの厚みまで成長させることが可能
である。
【００９７】次の処理工程において、Ｐ−ベース領域６
０を形成するためのマスクとしてフォトレジストを用い
て、リソグラフィーを行うことができる。次いで、Ｐ型
ドーパントを基板５２に注入することができる。注入
は、例えば、５×１０12〜６×１０13ドーパント／ｃｍ
2の範囲の注入分量でかつ５０〜１８０ＫｅＶのエネル
ギーで行う。特定の実施例において、Ｐ型ドーパント
を、２×１０13ドーパント／ｃｍ2の分量でかつ１６０
ＫｅＶのエネルギーで注入することができる。次いで、
フォトレジストを除去し、ウェハを洗浄することができ
る。次いで、Ｐ型ドーパントがＮ−ウェル５４中に拡散
して図２Ｅに示すようなＰ−ベース領域６０を形成する
ように、熱焼なまし工程を行う。例えば、窒素雰囲気ガ
スを用いて、焼なましを８００〜１１００℃の温度で３
０分〜１．５時間行うことが可能である。特定の例は、
１０５０℃で１．５時間である。Ｐ−ベース６０中のＰ
型ドーパントを、例えば、０．４〜１．０ミクロンの深
さまで拡散させることが可能である。Ｐ−ベース領域６
０は、ＢｉＣＭＯＳプロセスにおいてＮＰＮバイポーラ
接合トランジスタのＰ型ベース領域を形成する際に用い
られる処理工程（例えば、マスキング工程、注入工程、
および加熱工程）を用いて形成することが可能である。
あるいは、ＣＭＯＳプロセスまたはＢｉＣＭＯＳプロセ
スにおいてＮＭＯＳトランジスタのＰ−ウェルボディ領
域を形成する際にも用いられる処理工程（例えば、マス
キング工程、注入工程、および加熱工程）を用いて、Ｐ
−ベース領域６０を形成してもよい。
０を形成するためのマスクとしてフォトレジストを用い
て、リソグラフィーを行うことができる。次いで、Ｐ型
ドーパントを基板５２に注入することができる。注入
は、例えば、５×１０12〜６×１０13ドーパント／ｃｍ
2の範囲の注入分量でかつ５０〜１８０ＫｅＶのエネル
ギーで行う。特定の実施例において、Ｐ型ドーパント
を、２×１０13ドーパント／ｃｍ2の分量でかつ１６０
ＫｅＶのエネルギーで注入することができる。次いで、
フォトレジストを除去し、ウェハを洗浄することができ
る。次いで、Ｐ型ドーパントがＮ−ウェル５４中に拡散
して図２Ｅに示すようなＰ−ベース領域６０を形成する
ように、熱焼なまし工程を行う。例えば、窒素雰囲気ガ
スを用いて、焼なましを８００〜１１００℃の温度で３
０分〜１．５時間行うことが可能である。特定の例は、
１０５０℃で１．５時間である。Ｐ−ベース６０中のＰ
型ドーパントを、例えば、０．４〜１．０ミクロンの深
さまで拡散させることが可能である。Ｐ−ベース領域６
０は、ＢｉＣＭＯＳプロセスにおいてＮＰＮバイポーラ
接合トランジスタのＰ型ベース領域を形成する際に用い
られる処理工程（例えば、マスキング工程、注入工程、
および加熱工程）を用いて形成することが可能である。
あるいは、ＣＭＯＳプロセスまたはＢｉＣＭＯＳプロセ
スにおいてＮＭＯＳトランジスタのＰ−ウェルボディ領
域を形成する際にも用いられる処理工程（例えば、マス
キング工程、注入工程、および加熱工程）を用いて、Ｐ
−ベース領域６０を形成してもよい。
【００９８】犠牲となる酸化物層５３は、Ｐ−ベース６
０を形成した後に除去することができ、図２Ｆに示すよ
うにゲート酸化物層５５を基板５２上に成長させること
ができる。酸化物層５５は、例えば、１０００℃の温度
で１５０〜７００Åの範囲の厚みに成長させることが可
能である。特定の例として、３５０Åの厚みがある。
０を形成した後に除去することができ、図２Ｆに示すよ
うにゲート酸化物層５５を基板５２上に成長させること
ができる。酸化物層５５は、例えば、１０００℃の温度
で１５０〜７００Åの範囲の厚みに成長させることが可
能である。特定の例として、３５０Åの厚みがある。
【００９９】マスキング工程および注入工程は、図２Ｅ
のＰＭＯＳトランジスタおよび近隣のトランジスタ中に
電圧閾注入物を形成して、トランジスタの閾レベルを調
節するように、行うことが可能である。例えば、Ｐ型ド
ーパントを、（ゲートがＰＭＯＳトランジスタの閾電圧
を低下させるように形成される部分である）Ｎ−ウェル
５４に注入および駆出することができる。電圧閾注入物
は、酸化物層５３を除去する工程の前後に形成すること
が可能であり、所望ならば、全て除去することも可能で
ある。電圧閾注入物は、例えば、ホウ素Ｂ１１（Ｐ型ド
ーパント）を用いて１×１０11〜１×１０12ドーパント
／ｃｍ2の範囲の分量でＮ−ウェル５４に注入し、これ
により、その結果得られるＰＭＯＳトランジスタの閾電
圧を低減させることが可能である。
のＰＭＯＳトランジスタおよび近隣のトランジスタ中に
電圧閾注入物を形成して、トランジスタの閾レベルを調
節するように、行うことが可能である。例えば、Ｐ型ド
ーパントを、（ゲートがＰＭＯＳトランジスタの閾電圧
を低下させるように形成される部分である）Ｎ−ウェル
５４に注入および駆出することができる。電圧閾注入物
は、酸化物層５３を除去する工程の前後に形成すること
が可能であり、所望ならば、全て除去することも可能で
ある。電圧閾注入物は、例えば、ホウ素Ｂ１１（Ｐ型ド
ーパント）を用いて１×１０11〜１×１０12ドーパント
／ｃｍ2の範囲の分量でＮ−ウェル５４に注入し、これ
により、その結果得られるＰＭＯＳトランジスタの閾電
圧を低減させることが可能である。
【０１００】次いで、ポリシリコンを堆積し、酸化物層
５５上にゲート層を形成することができる。ポリシリコ
ン層を、Ｎ型ドーパント（例えば、リンまたはヒ素の注
入、またはＰｏｃｌ3の拡散を用いたもの）でドープす
ることが可能である。その結果、フォトレジストを用い
てポリシリコン層にマスキングを行い、エッチングを行
って、図２Ｆに示すようなゲート層６２を形成すること
ができる。次いで、フォトレジストを除去し、ウェハを
洗浄することができる。所望ならば、ゲート層６２は、
ポリサイド（ｐｏｌｙｃｉｄｅ）（例えば、ポリシリコ
ン上に形成されたＷＳｉx）を含んでもよい。ゲート層
６２の厚みは、例えば、０．１〜０．５ミクロンの範囲
であり得る。
５５上にゲート層を形成することができる。ポリシリコ
ン層を、Ｎ型ドーパント（例えば、リンまたはヒ素の注
入、またはＰｏｃｌ3の拡散を用いたもの）でドープす
ることが可能である。その結果、フォトレジストを用い
てポリシリコン層にマスキングを行い、エッチングを行
って、図２Ｆに示すようなゲート層６２を形成すること
ができる。次いで、フォトレジストを除去し、ウェハを
洗浄することができる。所望ならば、ゲート層６２は、
ポリサイド（ｐｏｌｙｃｉｄｅ）（例えば、ポリシリコ
ン上に形成されたＷＳｉx）を含んでもよい。ゲート層
６２の厚みは、例えば、０．１〜０．５ミクロンの範囲
であり得る。
【０１０１】ここで図２Ｇを参照して、ウェハ５２上に
フォトレジスト層６４を堆積させて、デバイスのＰ−エ
クステンション領域の形成部をマスキングすることがで
きる。次いで、Ｐ型ドーパントをＮ−ウェル５４に注入
して、Ｐ−エクステンション領域６６Ａ〜６６Ｂを形成
する。この注入工程は、注入物がゲート酸化物層５５を
通過し、かつ、ポリシリコンゲート６２を貫通しない程
度のエネルギーレベルで行う。Ｐ型ドーパントは、例え
ば、１×１０12〜２×１０13ドーパント／ｃｍ 2の範囲
の分量で注入することができる。次いで、フォトレジス
ト層６４を除去し、Ｐ型注入ドーパントをウェハ中に駆
出して、図２Ｈに示すように、ゲート６２の両側におい
てＰエクステンション領域６６Ａおよび６６Ｂを形成す
る。ゲート６２のドレイン側上のＰ−エクステンション
６６Ｂは、フィールド酸化領域５８Ｂまでずっと伸び
る。所望ならば、フォトレジスト層６４をさらに左方向
に伸ばして、領域５８Ｂを越えさせて、Ｐ−エクステン
ション６６Ｂが酸化物５８Ｂまでずっと伸びないように
してもよい。
フォトレジスト層６４を堆積させて、デバイスのＰ−エ
クステンション領域の形成部をマスキングすることがで
きる。次いで、Ｐ型ドーパントをＮ−ウェル５４に注入
して、Ｐ−エクステンション領域６６Ａ〜６６Ｂを形成
する。この注入工程は、注入物がゲート酸化物層５５を
通過し、かつ、ポリシリコンゲート６２を貫通しない程
度のエネルギーレベルで行う。Ｐ型ドーパントは、例え
ば、１×１０12〜２×１０13ドーパント／ｃｍ 2の範囲
の分量で注入することができる。次いで、フォトレジス
ト層６４を除去し、Ｐ型注入ドーパントをウェハ中に駆
出して、図２Ｈに示すように、ゲート６２の両側におい
てＰエクステンション領域６６Ａおよび６６Ｂを形成す
る。ゲート６２のドレイン側上のＰ−エクステンション
６６Ｂは、フィールド酸化領域５８Ｂまでずっと伸び
る。所望ならば、フォトレジスト層６４をさらに左方向
に伸ばして、領域５８Ｂを越えさせて、Ｐ−エクステン
ション６６Ｂが酸化物５８Ｂまでずっと伸びないように
してもよい。
【０１０２】Ｐ−エクステンション領域６６Ａ〜６６Ｂ
をゲート６２と自動位置調整する。図２Ｈに示すよう
に、Ｐ−エクステンション領域６６Ｂは、Ｐ−ベース６
０と重複する。そのため、Ｐ−エクステンション６６Ｂ
は、Ｐ−ベース６０をゲート６２と共に含むドレイン領
域全体と位置調整される。図２Ｈに示すように、Ｐ−ベ
ース６０は、ゲート６２から離れて配置される。Ｐ−エ
クステンション６６Ｂは、Ｐ−ベース６０から伸びて、
ゲート６２下部に達する。
をゲート６２と自動位置調整する。図２Ｈに示すよう
に、Ｐ−エクステンション領域６６Ｂは、Ｐ−ベース６
０と重複する。そのため、Ｐ−エクステンション６６Ｂ
は、Ｐ−ベース６０をゲート６２と共に含むドレイン領
域全体と位置調整される。図２Ｈに示すように、Ｐ−ベ
ース６０は、ゲート６２から離れて配置される。Ｐ−エ
クステンション６６Ｂは、Ｐ−ベース６０から伸びて、
ゲート６２下部に達する。
【０１０３】順応性の酸化物の堆積を行って、例えば、
ＬＰ−ＣＶＤ低温酸化物（ＬＴＯ）、テトラエチル−オ
ルトケイ酸塩（ＴＥＯＳ）またはＴＥＯＳ／Ｏ3酸化物
を用いて、ゲート６２の上側およびその周囲に酸化物層
を形成することが可能である。垂直方向のフィーチャと
水平方向のフィーチャとの間の順応性の酸化物の堆積比
は好適には、５０％よりも大きい。次いで、異方性のド
ライエッチングを行って、ゲート６２、酸化物層５５、
および領域５８Ａ〜５８Ｃ上の酸化物層部分を除去する
ことができる。次いで、異方性エッチングを行った後、
図２Ｉに示すように、酸化物スペーサ６８Ａおよび６８
Ｂをゲート層６２に隣接した状態で放置する。
ＬＰ−ＣＶＤ低温酸化物（ＬＴＯ）、テトラエチル−オ
ルトケイ酸塩（ＴＥＯＳ）またはＴＥＯＳ／Ｏ3酸化物
を用いて、ゲート６２の上側およびその周囲に酸化物層
を形成することが可能である。垂直方向のフィーチャと
水平方向のフィーチャとの間の順応性の酸化物の堆積比
は好適には、５０％よりも大きい。次いで、異方性のド
ライエッチングを行って、ゲート６２、酸化物層５５、
および領域５８Ａ〜５８Ｃ上の酸化物層部分を除去する
ことができる。次いで、異方性エッチングを行った後、
図２Ｉに示すように、酸化物スペーサ６８Ａおよび６８
Ｂをゲート層６２に隣接した状態で放置する。
【０１０４】図２Ｉ中の構造上にフォトレジストを再度
堆積させて、ドーピング濃度の高いＮ型Ｎ−ウェル接触
領域の形成部をマスキングすることが可能である。次い
で、Ｎ型ドーパントをウェハに注入する。例えば、１×
１０15〜１×１０16ドーパント／ｃｍ2の範囲の分量で
５０〜１８０ＫｅＶのエネルギーレベルでヒ素を注入す
ることができる。次いで、フォトレジストを除去するこ
とができる。次いで、Ｎ＋ドーパントをウェハ中に駆出
して、Ｎ＋接触領域６９を形成する。Ｎ＋接触領域６９
は、ＰＭＯＳトランジスタのボディ領域であるＮ−ウェ
ル５４に対して、低抵抗の接触部を形成する。同じ工程
を用いて領域６９が形成されるのと同時に、近隣のＮＭ
ＯＳトランジスタのためのＮ＋ソース領域およびドレイ
ン領域を形成することが可能である。
堆積させて、ドーピング濃度の高いＮ型Ｎ−ウェル接触
領域の形成部をマスキングすることが可能である。次い
で、Ｎ型ドーパントをウェハに注入する。例えば、１×
１０15〜１×１０16ドーパント／ｃｍ2の範囲の分量で
５０〜１８０ＫｅＶのエネルギーレベルでヒ素を注入す
ることができる。次いで、フォトレジストを除去するこ
とができる。次いで、Ｎ＋ドーパントをウェハ中に駆出
して、Ｎ＋接触領域６９を形成する。Ｎ＋接触領域６９
は、ＰＭＯＳトランジスタのボディ領域であるＮ−ウェ
ル５４に対して、低抵抗の接触部を形成する。同じ工程
を用いて領域６９が形成されるのと同時に、近隣のＮＭ
ＯＳトランジスタのためのＮ＋ソース領域およびドレイ
ン領域を形成することが可能である。
【０１０５】図２Ｉ中の構造の上にフォトレジストを再
度堆積させて、ドーピング濃度の高いＰ型ソース接触領
域およびドレイン領域の形成部をマスキングすることが
できる。Ｐ型ドーパントをウェハ中に注入して、これら
のドーピング濃度の高い接触部を形成する。例えば、Ｐ
型ドーパントは、ホウ素Ｂ11またはＢＦ2であり得る。
注入は、１×１０15〜１×１０16ドーパント／ｃｍ2の
分量で、３０〜１００Ｋｅｖ（ＢＦ2の場合）かまたは
５〜２０ＫｅＶ（Ｂ11の場合）で行なわれる。次いで、
フォトレジストを除去することができる。次いで、Ｐ型
ドーパントをウェハ中に駆出して、図２Ｊに示すような
Ｐ＋接触領域７０Ａおよび７０Ｂを形成する。領域７０
Ａ〜７０Ｂを形成するために用いられるＰ型ドーパント
は、例えば、０．２〜０．７ミクロンの範囲の深さまで
拡散させることができる。ドレインのＰ−エクステンシ
ョン領域６６Ｂは好適には、ゲート６２の右側部分か
ら、少なくともＰ＋接触領域７０Ｂまで伸びる。所望な
らば、Ｐ−エクステンション６６３を、Ｐ＋領域７０Ｂ
を越えて酸化物５８Ｂまで伸ばしても良い。所望なら
ば、同じ工程を用いて、Ｐ＋基板の接触領域を領域７０
Ａ〜７０Ｂと共に形成してもよい。
度堆積させて、ドーピング濃度の高いＰ型ソース接触領
域およびドレイン領域の形成部をマスキングすることが
できる。Ｐ型ドーパントをウェハ中に注入して、これら
のドーピング濃度の高い接触部を形成する。例えば、Ｐ
型ドーパントは、ホウ素Ｂ11またはＢＦ2であり得る。
注入は、１×１０15〜１×１０16ドーパント／ｃｍ2の
分量で、３０〜１００Ｋｅｖ（ＢＦ2の場合）かまたは
５〜２０ＫｅＶ（Ｂ11の場合）で行なわれる。次いで、
フォトレジストを除去することができる。次いで、Ｐ型
ドーパントをウェハ中に駆出して、図２Ｊに示すような
Ｐ＋接触領域７０Ａおよび７０Ｂを形成する。領域７０
Ａ〜７０Ｂを形成するために用いられるＰ型ドーパント
は、例えば、０．２〜０．７ミクロンの範囲の深さまで
拡散させることができる。ドレインのＰ−エクステンシ
ョン領域６６Ｂは好適には、ゲート６２の右側部分か
ら、少なくともＰ＋接触領域７０Ｂまで伸びる。所望な
らば、Ｐ−エクステンション６６３を、Ｐ＋領域７０Ｂ
を越えて酸化物５８Ｂまで伸ばしても良い。所望なら
ば、同じ工程を用いて、Ｐ＋基板の接触領域を領域７０
Ａ〜７０Ｂと共に形成してもよい。
【０１０６】さらなるオプションのフィーチャは、Ｐ型
のドーピング濃度の低いドレイン領域（ＰＬＤＤ）を含
む。図２Ｉにおいて上述した順応性の酸化物の堆積を行
う前に、マスキング工程、注入工程および加熱工程を行
って、ゲート６２のソース側上にＰＬＤＤ領域を形成す
ることが可能である。所望ならば、ＰＬＤＤ領域を、ゲ
ート６２から右方向にオフセットしたドレイン中に形成
することも可能である。Ｐ＋領域７０Ａ〜７０Ｂを形成
する際に用いられるマスクも用いて、ＰＬＤＤ領域を形
成することができる。ソース側のＰＬＤＤは、酸化物ス
ペーサ６８Ａよりも前に形成されるため、ゲート６２下
においてさらに拡散する。ＰＬＩＤＤ領域が形成される
のと同時に、ＮＮＯＳトランジスタ中にＮ型のドーピン
グ濃度の低いドレイン領域も形成してもよい。所望なら
ば、ＰＬＤＤ領域は無くすことも可能である。
のドーピング濃度の低いドレイン領域（ＰＬＤＤ）を含
む。図２Ｉにおいて上述した順応性の酸化物の堆積を行
う前に、マスキング工程、注入工程および加熱工程を行
って、ゲート６２のソース側上にＰＬＤＤ領域を形成す
ることが可能である。所望ならば、ＰＬＤＤ領域を、ゲ
ート６２から右方向にオフセットしたドレイン中に形成
することも可能である。Ｐ＋領域７０Ａ〜７０Ｂを形成
する際に用いられるマスクも用いて、ＰＬＤＤ領域を形
成することができる。ソース側のＰＬＤＤは、酸化物ス
ペーサ６８Ａよりも前に形成されるため、ゲート６２下
においてさらに拡散する。ＰＬＩＤＤ領域が形成される
のと同時に、ＮＮＯＳトランジスタ中にＮ型のドーピン
グ濃度の低いドレイン領域も形成してもよい。所望なら
ば、ＰＬＤＤ領域は無くすことも可能である。
【０１０７】図２Ｊの構造はＦＭＯＳトランジスタであ
る。層６２は、トランジスタのゲートである。Ｐ型領域
６６Ａおよび７０Ａは、トランジスタのソースを形成す
る。Ｐ型領域６０、６６Ｂおよび７０Ｂは、トランジス
タのドレインを形成する。Ｎ−ウェル領域５４は、トラ
ンジスタのボディである。Ｐ＋接触領域７０Ａおよび７
０Ｂは、ＰＭＯＳトランジスタのソースおよびドレイン
に対して、低抵抗の電気接触部をそれぞれ形成する。
る。層６２は、トランジスタのゲートである。Ｐ型領域
６６Ａおよび７０Ａは、トランジスタのソースを形成す
る。Ｐ型領域６０、６６Ｂおよび７０Ｂは、トランジス
タのドレインを形成する。Ｎ−ウェル領域５４は、トラ
ンジスタのボディである。Ｐ＋接触領域７０Ａおよび７
０Ｂは、ＰＭＯＳトランジスタのソースおよびドレイン
に対して、低抵抗の電気接触部をそれぞれ形成する。
【０１０８】ゲートとドレインとの間に電圧が印加され
ると、ドレインのゲート側上の電界は典型的には、ドレ
イン領域の他の部分における電界よりも大きくなる。こ
のように電界が大きくなると、ボディとドレインのゲー
ト側との間にブレークダウンが発生し得る。ドレインと
ボディとの間にブレークダウンが発生すると、ボディと
ドレインとの間に不規則な電流が流れ得る。トランジス
タが高電圧になると、概して、高い動作電圧においてブ
レークダウンが発生しないようにするために高いブレー
クダウン電圧閾値が必要となる。
ると、ドレインのゲート側上の電界は典型的には、ドレ
イン領域の他の部分における電界よりも大きくなる。こ
のように電界が大きくなると、ボディとドレインのゲー
ト側との間にブレークダウンが発生し得る。ドレインと
ボディとの間にブレークダウンが発生すると、ボディと
ドレインとの間に不規則な電流が流れ得る。トランジス
タが高電圧になると、概して、高い動作電圧においてブ
レークダウンが発生しないようにするために高いブレー
クダウン電圧閾値が必要となる。
【０１０９】Ｐ−エクステンション６６Ｂは、Ｐ−ベー
ス６０と重複する。Ｐ−エクステンション領域６６Ｂは
また、図２Ｊに示すように、Ｐ−ベース６０を越えてゲ
ート６２の下側に伸びる。ドーピング濃度の低いケイ素
領域は概して、ドーピング濃度の高いケイ素領域よりも
高いブレークダウン電圧を有する。ゲート６２の下側か
らＰ−ベース領域６０を越えて伸びるＰ−エクステンシ
ョン領域６６Ｂの部分のＰ型ドーピング濃度は、Ｐベー
ス領域６０におけるＰ型ドーピング濃度よりも低い。
ス６０と重複する。Ｐ−エクステンション領域６６Ｂは
また、図２Ｊに示すように、Ｐ−ベース６０を越えてゲ
ート６２の下側に伸びる。ドーピング濃度の低いケイ素
領域は概して、ドーピング濃度の高いケイ素領域よりも
高いブレークダウン電圧を有する。ゲート６２の下側か
らＰ−ベース領域６０を越えて伸びるＰ−エクステンシ
ョン領域６６Ｂの部分のＰ型ドーピング濃度は、Ｐベー
ス領域６０におけるＰ型ドーピング濃度よりも低い。
【０１１０】従って、ゲート６２近隣にＰ−エクステン
ション６６Ｂの部分を設けると、トランジスタ中にＰ−
エクステンション領域６６Ｂを全く設けない場合より
も、ドレインとトランジスタのボディとの間のブレーク
ダウン電圧が高くなる。これは、ゲートに最も近接する
ドレイン部分中のドーピング濃度を低下させる際に特に
有利である。なぜならば、動作電圧が高くなると、ドレ
インのこの部分中の電界も高くなり、ドレインの他の領
域よりもこの部分の方がブレークダウンが発生し易くな
るからである。
ション６６Ｂの部分を設けると、トランジスタ中にＰ−
エクステンション領域６６Ｂを全く設けない場合より
も、ドレインとトランジスタのボディとの間のブレーク
ダウン電圧が高くなる。これは、ゲートに最も近接する
ドレイン部分中のドーピング濃度を低下させる際に特に
有利である。なぜならば、動作電圧が高くなると、ドレ
インのこの部分中の電界も高くなり、ドレインの他の領
域よりもこの部分の方がブレークダウンが発生し易くな
るからである。
【０１１１】ブレークダウン電圧を増加させないよう
に、Ｐ−ベース６０を、ゲート６２の右側に図２Ｊ中の
小さな距離だけオフセットさせる。Ｐ−ベース６０はま
た好適には、スペーサ６８Ｂの右側にも、図２Ｊに示す
ような小さな距離だけオフセットされる。所望ならば、
Ｐ型のドーピング濃度の低いドレイン領域の注入物を、
ゲート６２とＰ−ベース６０との間に拡散させてもよ
い。
に、Ｐ−ベース６０を、ゲート６２の右側に図２Ｊ中の
小さな距離だけオフセットさせる。Ｐ−ベース６０はま
た好適には、スペーサ６８Ｂの右側にも、図２Ｊに示す
ような小さな距離だけオフセットされる。所望ならば、
Ｐ型のドーピング濃度の低いドレイン領域の注入物を、
ゲート６２とＰ−ベース６０との間に拡散させてもよ
い。
【０１１２】Ｐ−ベース領域６０は、ドレイン対ボディ
のＰＮ接合部がＰ−ベース領域６０とＮ−ウェル５４と
の間に配置されるように、Ｐ＋ドレイン接触領域７０Ｂ
よりもＮ−ウェル５４中に深く伸びる。Ｐ−ベース６０
によって、図２ＪのＰＭＯＳトランジスタのドレイン対
ボディのＰＮ接合部のブレークダウン電圧は、領域７０
Ｂと領域５４との間のドレイン対ボディＰＮ接合部のブ
レークダウン電圧よりも高くなる。これは、Ｐ−ベース
領域６０は、Ｐ＋領域７０Ｂの下部において、Ｐ＋領域
７０Ｂ自身よりもより低いＰ型ドーピング濃度を有する
からである。Ｐ−ベース領域６０はまた、図２ＪのＰＭ
ＯＳトランジスタのブレークダウン電圧も増加させる。
なぜならば、Ｐ−ベース領域６０は、Ｐエクステンショ
ン６６ＢおよびＰ＋領域７０Ｂよりも大きな曲率半径を
有するからである。Ｐ−ベース６０は、Ｐ−エクステン
ション６６ＢおよびＰ＋領域７０Ｂよりもより大きな量
で拡散するため、より大きな曲率半径を有する。
のＰＮ接合部がＰ−ベース領域６０とＮ−ウェル５４と
の間に配置されるように、Ｐ＋ドレイン接触領域７０Ｂ
よりもＮ−ウェル５４中に深く伸びる。Ｐ−ベース６０
によって、図２ＪのＰＭＯＳトランジスタのドレイン対
ボディのＰＮ接合部のブレークダウン電圧は、領域７０
Ｂと領域５４との間のドレイン対ボディＰＮ接合部のブ
レークダウン電圧よりも高くなる。これは、Ｐ−ベース
領域６０は、Ｐ＋領域７０Ｂの下部において、Ｐ＋領域
７０Ｂ自身よりもより低いＰ型ドーピング濃度を有する
からである。Ｐ−ベース領域６０はまた、図２ＪのＰＭ
ＯＳトランジスタのブレークダウン電圧も増加させる。
なぜならば、Ｐ−ベース領域６０は、Ｐエクステンショ
ン６６ＢおよびＰ＋領域７０Ｂよりも大きな曲率半径を
有するからである。Ｐ−ベース６０は、Ｐ−エクステン
ション６６ＢおよびＰ＋領域７０Ｂよりもより大きな量
で拡散するため、より大きな曲率半径を有する。
【０１１３】より高い有効濃度のドーパントを有するケ
イ素の領域は典型的には、電荷キャリアをさらに有する
ため、ドープ濃度の低い領域よりも導電率が高く、抵抗
が低い。領域６６Ｂおよび６０が重複する領域は、領域
６６Ｂおよび６０が重複していない部分よりも、高い有
効Ｐ型ドーピング濃度を有する。領域６６Ｂおよび６０
の重複領域は、Ｐ型ドーピング濃度が高いため、特定の
低いＯＮ抵抗を有する。そのため、ドレインのＰ−ベー
ス領域とＰ−エクステンション領域との組み合わせによ
り、図２ＪのＰＭＯＳトランジスタのドレイン対ソース
のＯＮ抵抗が低減する。
イ素の領域は典型的には、電荷キャリアをさらに有する
ため、ドープ濃度の低い領域よりも導電率が高く、抵抗
が低い。領域６６Ｂおよび６０が重複する領域は、領域
６６Ｂおよび６０が重複していない部分よりも、高い有
効Ｐ型ドーピング濃度を有する。領域６６Ｂおよび６０
の重複領域は、Ｐ型ドーピング濃度が高いため、特定の
低いＯＮ抵抗を有する。そのため、ドレインのＰ−ベー
ス領域とＰ−エクステンション領域との組み合わせによ
り、図２ＪのＰＭＯＳトランジスタのドレイン対ソース
のＯＮ抵抗が低減する。
【０１１４】図３Ａ〜３Ｃは、本発明の高電圧ＰＭＯＳ
トランジスタの第２の例示的実施形態の作製のための処
理工程である。図３Ａ〜３Ｃの実施形態において、フィ
ールド酸化領域の前に、Ｐ−ベース領域を形成する。先
ず図３Ａを参照して、図２Ａ〜２Ｅに関して上述したよ
うな酸化物層１５０を有する基板１５２中に、Ｎ−ウェ
ル１５４を形成することができる。図３Ａに示すよう
に、フィールド酸化領域を形成する前に、Ｎ−ウェル１
５４中にＰ−ベース領域１６０を形成することができ
る。次いで、Ｐ型ドーパントの基板中に注入する工程
と、熱焼なまし工程とを行い、これにより、Ｐ型ドーパ
ントをＮ−ウェル１５４中に拡散させて、Ｐ−ベース領
域１６０を形成する。例えば、焼なまし工程を、雰囲気
窒素ガス中において８００〜１５００℃の温度範囲で３
０分間行うことが可能である。
トランジスタの第２の例示的実施形態の作製のための処
理工程である。図３Ａ〜３Ｃの実施形態において、フィ
ールド酸化領域の前に、Ｐ−ベース領域を形成する。先
ず図３Ａを参照して、図２Ａ〜２Ｅに関して上述したよ
うな酸化物層１５０を有する基板１５２中に、Ｎ−ウェ
ル１５４を形成することができる。図３Ａに示すよう
に、フィールド酸化領域を形成する前に、Ｎ−ウェル１
５４中にＰ−ベース領域１６０を形成することができ
る。次いで、Ｐ型ドーパントの基板中に注入する工程
と、熱焼なまし工程とを行い、これにより、Ｐ型ドーパ
ントをＮ−ウェル１５４中に拡散させて、Ｐ−ベース領
域１６０を形成する。例えば、焼なまし工程を、雰囲気
窒素ガス中において８００〜１５００℃の温度範囲で３
０分間行うことが可能である。
【０１１５】次いで、Ｐ型基板１５２から酸化物層１５
０を除去して、基板１５２上に酸化物層１５１を成長さ
せることができる。その後、酸化物層１５１上に窒化ケ
イ素を堆積させて、肉厚のフィールド酸化領域１５８の
形成部をマスキングすることができる。次いで、窒化ケ
イ素にマスキングおよびエッチングを行って、図３Ｂに
示すような領域１５６を形成する。次いで、ＬＯＣＯＳ
を行って、フィールド酸化領域１５８を成長させる。こ
のフィールド酸化領域１５８を図３Ｃに図示し、また、
図２Ｃ〜２Ｄを参照して上述された。領域１５８は、基
板１５２中のトランジスタ間に絶縁を提供することがで
きる。次いで、犠牲となる酸化物層１５３（例えば、５
５０Å）を、基板１５２上に成長させる。次いで、ゲー
ト領域、ソースおよびドレインのためのＰ−エクステン
ション領域と、ソースおよびドレインのためのＰ＋接触
領域とを形成して、上述したようなＰＭＯＳトランジス
タを生成することができる。
０を除去して、基板１５２上に酸化物層１５１を成長さ
せることができる。その後、酸化物層１５１上に窒化ケ
イ素を堆積させて、肉厚のフィールド酸化領域１５８の
形成部をマスキングすることができる。次いで、窒化ケ
イ素にマスキングおよびエッチングを行って、図３Ｂに
示すような領域１５６を形成する。次いで、ＬＯＣＯＳ
を行って、フィールド酸化領域１５８を成長させる。こ
のフィールド酸化領域１５８を図３Ｃに図示し、また、
図２Ｃ〜２Ｄを参照して上述された。領域１５８は、基
板１５２中のトランジスタ間に絶縁を提供することがで
きる。次いで、犠牲となる酸化物層１５３（例えば、５
５０Å）を、基板１５２上に成長させる。次いで、ゲー
ト領域、ソースおよびドレインのためのＰ−エクステン
ション領域と、ソースおよびドレインのためのＰ＋接触
領域とを形成して、上述したようなＰＭＯＳトランジス
タを生成することができる。
【０１１６】図４Ａ〜４Ｃは、本発明の高電圧ＰＭＯＳ
トランジスタの第３の例示的実施形態を作製するための
処理工程である。図４Ａ〜４Ｃの実施形態において、Ｐ
−ベース領域の前に、ゲートを形成する。図４Ａを参照
して、Ｎ−ウェル２５４、酸化物領域２５８および犠牲
となる酸化物層２５３を、上記の実施形態について述べ
たように形成することができる。次いで、酸化物層２５
３を除去することが可能となり、Ｐ型基板２５２上にゲ
ート酸化物層２５５を成長させる。次いで、ポリシリコ
ン堆積およびドーピングの後にゲートマスキング、エッ
チングおよびフォトレジスト除去を行って、図４Ｂに示
すようなＰＭＯＳトランジスタのゲート２６２を形成す
る。
トランジスタの第３の例示的実施形態を作製するための
処理工程である。図４Ａ〜４Ｃの実施形態において、Ｐ
−ベース領域の前に、ゲートを形成する。図４Ａを参照
して、Ｎ−ウェル２５４、酸化物領域２５８および犠牲
となる酸化物層２５３を、上記の実施形態について述べ
たように形成することができる。次いで、酸化物層２５
３を除去することが可能となり、Ｐ型基板２５２上にゲ
ート酸化物層２５５を成長させる。次いで、ポリシリコ
ン堆積およびドーピングの後にゲートマスキング、エッ
チングおよびフォトレジスト除去を行って、図４Ｂに示
すようなＰＭＯＳトランジスタのゲート２６２を形成す
る。
【０１１７】次いで、マスキング工程を行って、（例え
ば、フォトレジストを用いて）Ｐ−ベース領域２６０を
形成することができる。次いで、Ｎ−ウェル２５４中に
Ｐ型ドーパントを注入して、Ｐベース領域２６０を形成
することができる。次いで、フォトレジストを除去する
ことができる。次いで、Ｐ型ドーパントをＮ−ウェル２
５４中に駆出して、Ｐ−ベース２６０を形成する。次い
で、ソースおよびドレインのためのＰ−エクステンショ
ン領域と、ソースおよびドレインのためのＰ＋接触領域
とを形成して、上述したようなＰＭＯＳトランジスタを
生成することができる。
ば、フォトレジストを用いて）Ｐ−ベース領域２６０を
形成することができる。次いで、Ｎ−ウェル２５４中に
Ｐ型ドーパントを注入して、Ｐベース領域２６０を形成
することができる。次いで、フォトレジストを除去する
ことができる。次いで、Ｐ型ドーパントをＮ−ウェル２
５４中に駆出して、Ｐ−ベース２６０を形成する。次い
で、ソースおよびドレインのためのＰ−エクステンショ
ン領域と、ソースおよびドレインのためのＰ＋接触領域
とを形成して、上述したようなＰＭＯＳトランジスタを
生成することができる。
【０１１８】さらなる実施形態において、本発明のＰＭ
ＯＳトランジスタを、Ｎ型半導体基板中に形成すること
ができる。本実施形態では、基板がＮ型であるため、Ｎ
−ウェル領域（例えば、領域５４）を形成する必要は無
い。Ｐ−ベース領域６０、Ｐエクステンション領域６６
Ａ〜６６ＢおよびＰ＋領域７０Ａ〜７０Ｂを、Ｎ基板中
に形成する。同じＮ−基板中にＮＭＯＳトランジスタを
作製することが可能である。Ｎ−基板中にＰ型ウェルを
堆積させ、Ｐ型ウェル中にＮＭＯＳトランジスタを作製
することが可能である。本発明のＰＭＯＳトランジスタ
は、Ｎ型エピタキシャル層中に形成することも可能であ
る。
ＯＳトランジスタを、Ｎ型半導体基板中に形成すること
ができる。本実施形態では、基板がＮ型であるため、Ｎ
−ウェル領域（例えば、領域５４）を形成する必要は無
い。Ｐ−ベース領域６０、Ｐエクステンション領域６６
Ａ〜６６ＢおよびＰ＋領域７０Ａ〜７０Ｂを、Ｎ基板中
に形成する。同じＮ−基板中にＮＭＯＳトランジスタを
作製することが可能である。Ｎ−基板中にＰ型ウェルを
堆積させ、Ｐ型ウェル中にＮＭＯＳトランジスタを作製
することが可能である。本発明のＰＭＯＳトランジスタ
は、Ｎ型エピタキシャル層中に形成することも可能であ
る。
【０１１９】本発明の原理に従って形成されたＰＭＯＳ
トランジスタを図５に示す。図５のＰＭＯＳトランジス
タは、ゲート６２と、Ｎ−ウェル５４と、Ｐ−ベース６
０と、Ｐ−ソースエクステンション領域６６Ａと、Ｐ−
ドレインエクステンション領域６６Ｂと、Ｐ＋ソース接
触領域７０Ａと、Ｐ＋ドレイン接触領域７０Ｂと、Ｎ＋
ボディ接触領域６９と、ゲート酸化物５５とを含む。図
５に示すように、ゲート酸化物５５をエッチング除去し
て、ソース領域およびドレイン領域の表面を露出させる
ことが可能である。
トランジスタを図５に示す。図５のＰＭＯＳトランジス
タは、ゲート６２と、Ｎ−ウェル５４と、Ｐ−ベース６
０と、Ｐ−ソースエクステンション領域６６Ａと、Ｐ−
ドレインエクステンション領域６６Ｂと、Ｐ＋ソース接
触領域７０Ａと、Ｐ＋ドレイン接触領域７０Ｂと、Ｎ＋
ボディ接触領域６９と、ゲート酸化物５５とを含む。図
５に示すように、ゲート酸化物５５をエッチング除去し
て、ソース領域およびドレイン領域の表面を露出させる
ことが可能である。
【０１２０】半導体の拡散領域は典型的には、湾曲部を
両端に有する。例えば、Ｐ−ベース領域６０およびＰ−
エクステンション６６Ｂは、酸化物領域５８Ｂの下側
に、湾曲部を両端に有する。Ｐ−ベース領域６０の曲率
半径を矢印９２で示し、Ｐ−エクステンション領域６６
Ｂの曲率半径を矢印９４で示す。従って、図５から、領
域６０の曲率半径９２は領域６６Ｂの曲率半径９４より
も大きいことが分かる。Ｐ−ベース６０の曲率半径が大
きいと、ブレークダウン電圧も大きくなる。
両端に有する。例えば、Ｐ−ベース領域６０およびＰ−
エクステンション６６Ｂは、酸化物領域５８Ｂの下側
に、湾曲部を両端に有する。Ｐ−ベース領域６０の曲率
半径を矢印９２で示し、Ｐ−エクステンション領域６６
Ｂの曲率半径を矢印９４で示す。従って、図５から、領
域６０の曲率半径９２は領域６６Ｂの曲率半径９４より
も大きいことが分かる。Ｐ−ベース６０の曲率半径が大
きいと、ブレークダウン電圧も大きくなる。
【０１２１】次いで、ＰＭＯＳトランジスタ上に誘電体
層８０を形成することができる。誘電体８０は、例え
ば、ボロフォスフォシリケート（ｂｏｒｏｐｈｏｓｐｈ
ｏｓｉｌｉｃａｔｅ）ガラス（ＢＰＳＧ）を含み得る。
誘電体層８０を、ソース領域およびドレイン領域の表面
までエッチングすることができる。次いで、金属層を誘
電体８０上に堆積させて、エッチングを施し、これによ
り、図５に示す金属接触部８２Ａおよび８２Ｂを形成す
ることができる。金属接触部８２Ａは、ＰＭＯＳトラン
ジスタのソースとＰ＋領域７０Ａにおいて電気接触し、
ＰＭＯＳトランジスタボディとＮ＋領域６９において電
気接触する。金属接触部８２Ａの一部を、ゲートおよび
ドレインと重複させてもよい。金属接触部８２Ｂは、Ｐ
ＭＯＳトランジスタのドレインとＰ＋領域７０Ｂにおい
て接触する。
層８０を形成することができる。誘電体８０は、例え
ば、ボロフォスフォシリケート（ｂｏｒｏｐｈｏｓｐｈ
ｏｓｉｌｉｃａｔｅ）ガラス（ＢＰＳＧ）を含み得る。
誘電体層８０を、ソース領域およびドレイン領域の表面
までエッチングすることができる。次いで、金属層を誘
電体８０上に堆積させて、エッチングを施し、これによ
り、図５に示す金属接触部８２Ａおよび８２Ｂを形成す
ることができる。金属接触部８２Ａは、ＰＭＯＳトラン
ジスタのソースとＰ＋領域７０Ａにおいて電気接触し、
ＰＭＯＳトランジスタボディとＮ＋領域６９において電
気接触する。金属接触部８２Ａの一部を、ゲートおよび
ドレインと重複させてもよい。金属接触部８２Ｂは、Ｐ
ＭＯＳトランジスタのドレインとＰ＋領域７０Ｂにおい
て接触する。
【０１２２】ＭＯＳトランジスタにおいて、ゲートへの
印加電圧によってトランジスタのチャンネルに電界が発
生すると、望ましくない電荷キャリアが生成され得る。
これらの望ましくない電荷キャリアは、基板またはゲー
ト中への電流として流れ得る。電荷キャリアがゲート酸
化物中に埋め込まれると、トランジスタの閾電圧が変化
するため、望ましくない。
印加電圧によってトランジスタのチャンネルに電界が発
生すると、望ましくない電荷キャリアが生成され得る。
これらの望ましくない電荷キャリアは、基板またはゲー
ト中への電流として流れ得る。電荷キャリアがゲート酸
化物中に埋め込まれると、トランジスタの閾電圧が変化
するため、望ましくない。
【０１２３】ケイ素領域のドーピング濃度を低くする
と、電界によって生じる電荷キャリアの生成レベルも低
くなる。ゲート６２近隣のドレインのＰ−エクステンシ
ョン領域６６Ｂは、比較的低いＰ型ドーピング濃度を有
する。このようにドーピング濃度が低いと、ドレインの
当該部分におけるキャリアの生成を有利に低減させて、
その結果、基板電流およびゲート電流が低下する。しか
し、Ｐ−エクステンション領域６６Ｂ中に注入されるＰ
型ドーピング濃度が高くなるにつれて、ドレイン中の特
定のＯＮ抵抗が低減し、その結果、トランジスタのドレ
イン対ソースのＯＮ抵抗が望ましくないレベルまで増加
する。従って、領域７０Ｂ中に注入されるＰ型ドーピン
グ濃度を選択する際、これらの要素両方を考慮すべきで
ある。
と、電界によって生じる電荷キャリアの生成レベルも低
くなる。ゲート６２近隣のドレインのＰ−エクステンシ
ョン領域６６Ｂは、比較的低いＰ型ドーピング濃度を有
する。このようにドーピング濃度が低いと、ドレインの
当該部分におけるキャリアの生成を有利に低減させて、
その結果、基板電流およびゲート電流が低下する。しか
し、Ｐ−エクステンション領域６６Ｂ中に注入されるＰ
型ドーピング濃度が高くなるにつれて、ドレイン中の特
定のＯＮ抵抗が低減し、その結果、トランジスタのドレ
イン対ソースのＯＮ抵抗が望ましくないレベルまで増加
する。従って、領域７０Ｂ中に注入されるＰ型ドーピン
グ濃度を選択する際、これらの要素両方を考慮すべきで
ある。
【０１２４】例示的値として以下の例を提供する。他の
値を用いることも可能である。ＰＭＯＳトランジスタ
が、Ｐ−ベース領域６０と、（Ｐ型ドーパント（例え
ば、ホウ素）がＰ−基板５２中に注入され、Ｐ−エクス
テンション領域ｓ７０Ａ〜７０Ｂを３×１０12ドーパン
ト／ｃｍ2の分量で形成する場所である）Ｐ−エクステ
ンション領域７０Ａ〜７０Ｂとを含むを含む場合におい
て、ドレイン対ソース電圧が約４５ボルト未満である場
合、ブレークダウンドレインとソースとの間の電圧は５
５ボルトであり、ドレインの特定のＯＮ抵抗は約０．６
９オーム／ｍｍ2であり、基板中への電流は、ドレイン
電流の１％未満にとどまる。ＰＭＯＳトランジスタが、
Ｐ−ベース領域６０と、（Ｐ型ドーパント（例えば、ボ
ロン）がＰ−基板５２中に注入されてＰ−エクステンシ
ョン領域７０Ａ〜７０Ｂを（４×１０ 12ドーパント／ｃ
ｍ2の分量で）形成する場所である）Ｐエクステンショ
ン領域７０Ａ〜７０Ｂとを含む場合において、ドレイン
対ソース電圧が約３０ボルト未満である場合、ドレイン
とソースとの間のブレークダウン電圧は５４ボルトであ
り、ドレイン中の特定のＯＮ抵抗は約０．５９オーム／
ｍｍ2であり、基板中への電流は、ドレイン電流の１％
未満にとどまる。
値を用いることも可能である。ＰＭＯＳトランジスタ
が、Ｐ−ベース領域６０と、（Ｐ型ドーパント（例え
ば、ホウ素）がＰ−基板５２中に注入され、Ｐ−エクス
テンション領域ｓ７０Ａ〜７０Ｂを３×１０12ドーパン
ト／ｃｍ2の分量で形成する場所である）Ｐ−エクステ
ンション領域７０Ａ〜７０Ｂとを含むを含む場合におい
て、ドレイン対ソース電圧が約４５ボルト未満である場
合、ブレークダウンドレインとソースとの間の電圧は５
５ボルトであり、ドレインの特定のＯＮ抵抗は約０．６
９オーム／ｍｍ2であり、基板中への電流は、ドレイン
電流の１％未満にとどまる。ＰＭＯＳトランジスタが、
Ｐ−ベース領域６０と、（Ｐ型ドーパント（例えば、ボ
ロン）がＰ−基板５２中に注入されてＰ−エクステンシ
ョン領域７０Ａ〜７０Ｂを（４×１０ 12ドーパント／ｃ
ｍ2の分量で）形成する場所である）Ｐエクステンショ
ン領域７０Ａ〜７０Ｂとを含む場合において、ドレイン
対ソース電圧が約３０ボルト未満である場合、ドレイン
とソースとの間のブレークダウン電圧は５４ボルトであ
り、ドレイン中の特定のＯＮ抵抗は約０．５９オーム／
ｍｍ2であり、基板中への電流は、ドレイン電流の１％
未満にとどまる。
【０１２５】基板電流が１％を越えると、許容不可能な
寄生効果が生じることが多い。これらの例示的値は、基
板電流が望ましくない値まで増加するときのドレイン対
ソース電圧が、Ｐ−エクステンション領域に注入される
ドーピングの濃度が増加するにつれて実質的に低減する
ことを示している。従って、Ｐ−エクステンション領域
中のドーピング濃度が増加すると、ドレイン中の特定の
ＯＮ抵抗は低減するが、基板電流を許容不可能なレベル
まで上昇させるドレイン対ソース電圧が大幅に低減し得
る。
寄生効果が生じることが多い。これらの例示的値は、基
板電流が望ましくない値まで増加するときのドレイン対
ソース電圧が、Ｐ−エクステンション領域に注入される
ドーピングの濃度が増加するにつれて実質的に低減する
ことを示している。従って、Ｐ−エクステンション領域
中のドーピング濃度が増加すると、ドレイン中の特定の
ＯＮ抵抗は低減するが、基板電流を許容不可能なレベル
まで上昇させるドレイン対ソース電圧が大幅に低減し得
る。
【０１２６】Ｐ−ベース領域６０は、例えば、約１ミク
ロンの深さを有し得、Ｐ−ベース領域６０中に拡散され
るＰ型ドーパントは、２〜３ｋΩ／平方の範囲のシート
抵抗（すなわち、およそ０．２Ω−ｃｍの抵抗率）を有
し得る。これらの数値から、標準的なＮ−ウェルにおい
て、約５０ボルトのドレイン対ソースブレークダウン電
圧が得られる。Ｐ−ベース領域６０は、ゲート６２に対
して位置調整される。Ｐ−ベース領域の深さがＸミクロ
ンである場合、ゲートとＰ−ベース領域６０との間の横
方向の距離９０（図５）は、Ｘ＋３Ｄであり得る（３Ｄ
は、位置調整の際の標準的な偏差が３であることを表
す。例えば、１Ｘ Ｇ−ラインステッパー（Ｕｌｔｒａ
Ｔｅｃｈ ステッパー）を用いたＰ−ベース領域６０の
深さが１ミクロンである場合、距離９０の最小値は１．
７５ミクロンである。５Ｘ Ｉ−ラインステッパー（Ａ
ＳＭ ステッパー）を用いたＰ−ベース領域６０の深さ
が０．６ミクロンである場合、距離９０の最小値は１．
０ミクロンである。Ｐ−ベース９０の深さと横方向の距
離９０との間の比は、例えば、１．５〜１．８であり得
る。図５に示すように、Ｐ−ベース領域６０を、スペー
サ６８Ｂの右側にオフセットさせてもよい。
ロンの深さを有し得、Ｐ−ベース領域６０中に拡散され
るＰ型ドーパントは、２〜３ｋΩ／平方の範囲のシート
抵抗（すなわち、およそ０．２Ω−ｃｍの抵抗率）を有
し得る。これらの数値から、標準的なＮ−ウェルにおい
て、約５０ボルトのドレイン対ソースブレークダウン電
圧が得られる。Ｐ−ベース領域６０は、ゲート６２に対
して位置調整される。Ｐ−ベース領域の深さがＸミクロ
ンである場合、ゲートとＰ−ベース領域６０との間の横
方向の距離９０（図５）は、Ｘ＋３Ｄであり得る（３Ｄ
は、位置調整の際の標準的な偏差が３であることを表
す。例えば、１Ｘ Ｇ−ラインステッパー（Ｕｌｔｒａ
Ｔｅｃｈ ステッパー）を用いたＰ−ベース領域６０の
深さが１ミクロンである場合、距離９０の最小値は１．
７５ミクロンである。５Ｘ Ｉ−ラインステッパー（Ａ
ＳＭ ステッパー）を用いたＰ−ベース領域６０の深さ
が０．６ミクロンである場合、距離９０の最小値は１．
０ミクロンである。Ｐ−ベース９０の深さと横方向の距
離９０との間の比は、例えば、１．５〜１．８であり得
る。図５に示すように、Ｐ−ベース領域６０を、スペー
サ６８Ｂの右側にオフセットさせてもよい。
【０１２７】本発明は、ＮＭＯＳトランジスタも含む。
本発明のＮＭＯＳトランジスタの一例を図６に示す。図
６のＮＭＯＳトランジスタは、ゲート３６２と、ゲート
酸化物３５５と、Ｐ型ボディ３９０と、Ｎ型領域３６０
と、ソースのＮ型エクステンション３６６Ａと、ドレイ
ンのＮ型エクステンション３６６Ｂと、ドーピング濃度
の高いＮ＋ソース接触３７０Ａと、ドーピング濃度の高
いＮ＋ドレイン接触３７０Ｂと、ドーピング濃度の高い
Ｐ＋ボディ接触部３６９と、酸化物フィールド領域３５
８Ａ〜３５８Ｂと、誘電体層３８０と、ソース接触３８
２Ａと、ドレイン接触３８２Ｂとを含む。
本発明のＮＭＯＳトランジスタの一例を図６に示す。図
６のＮＭＯＳトランジスタは、ゲート３６２と、ゲート
酸化物３５５と、Ｐ型ボディ３９０と、Ｎ型領域３６０
と、ソースのＮ型エクステンション３６６Ａと、ドレイ
ンのＮ型エクステンション３６６Ｂと、ドーピング濃度
の高いＮ＋ソース接触３７０Ａと、ドーピング濃度の高
いＮ＋ドレイン接触３７０Ｂと、ドーピング濃度の高い
Ｐ＋ボディ接触部３６９と、酸化物フィールド領域３５
８Ａ〜３５８Ｂと、誘電体層３８０と、ソース接触３８
２Ａと、ドレイン接触３８２Ｂとを含む。
【０１２８】これらの層および領域は、上述した処理工
程を適切なドーパントおよびドーパント濃度と共に用い
て、形成することが可能である。Ｎ−領域３６０を形成
する際に注入されるドーパントは、Ｎ＋領域３７０Ｂを
形成する際に注入されるドーパントよりも低いＮ型ドー
ピング濃度を有する。Ｎ−領域３６０を形成する際に注
入されるドーパントは、Ｎ−エクステンション３６６Ｂ
を形成する際に注入されるドーパントよりも高いＮ型ド
ーピング濃度を有する。Ｎ−領域３６０およびＮ−エク
ステンション３６６Ｂは、ＰＭＯＳの実施形態を参照し
て上述したように、大きなブレークダウン電圧と、特定
の低いＯＮ抵抗とを提供する。
程を適切なドーパントおよびドーパント濃度と共に用い
て、形成することが可能である。Ｎ−領域３６０を形成
する際に注入されるドーパントは、Ｎ＋領域３７０Ｂを
形成する際に注入されるドーパントよりも低いＮ型ドー
ピング濃度を有する。Ｎ−領域３６０を形成する際に注
入されるドーパントは、Ｎ−エクステンション３６６Ｂ
を形成する際に注入されるドーパントよりも高いＮ型ド
ーピング濃度を有する。Ｎ−領域３６０およびＮ−エク
ステンション３６６Ｂは、ＰＭＯＳの実施形態を参照し
て上述したように、大きなブレークダウン電圧と、特定
の低いＯＮ抵抗とを提供する。
【０１２９】ＰＮＰバイポーラ接合部トランジスタのＮ
型ベース領域を形成する際に用いられる処理工程（例え
ば、マスキング工程、注入工程、および加熱工程）を用
いて、Ｎ−領域３６０を形成することが可能である。あ
るいは、ＣＭＯＳ処理またはＢｉＣＭＯＳ処理において
ＰＭＯＳトランジスタのＮ−ウェルボディ領域を形成す
る際に用いられた処理工程を用いて、Ｎ−領域３６０を
形成することも可能である。例えば、ＰＭＯＳトランジ
スタの１つの種類のＮ−ウェルボディ領域の形成につい
て、図２Ａ〜２Ｂを参照して上述した。Ｐ−ボディ３９
０は、Ｐ型基板、Ｐ−ウェル領域またはＰ型エピタキシ
ャル層であり得る。Ｐ−エクステンション３６６Ｂは、
領域３７０Ｂから下部ゲート３６２に伸びる。所望なら
ば、Ｐ−エクステンション３６６Ｂをフィールド酸化領
域３５８Ｂの湾曲部までずっと伸ばしても良い。
型ベース領域を形成する際に用いられる処理工程（例え
ば、マスキング工程、注入工程、および加熱工程）を用
いて、Ｎ−領域３６０を形成することが可能である。あ
るいは、ＣＭＯＳ処理またはＢｉＣＭＯＳ処理において
ＰＭＯＳトランジスタのＮ−ウェルボディ領域を形成す
る際に用いられた処理工程を用いて、Ｎ−領域３６０を
形成することも可能である。例えば、ＰＭＯＳトランジ
スタの１つの種類のＮ−ウェルボディ領域の形成につい
て、図２Ａ〜２Ｂを参照して上述した。Ｐ−ボディ３９
０は、Ｐ型基板、Ｐ−ウェル領域またはＰ型エピタキシ
ャル層であり得る。Ｐ−エクステンション３６６Ｂは、
領域３７０Ｂから下部ゲート３６２に伸びる。所望なら
ば、Ｐ−エクステンション３６６Ｂをフィールド酸化領
域３５８Ｂの湾曲部までずっと伸ばしても良い。
【０１３０】当業者であれば、本発明の回路は、上記に
て図示および説明した構造および処理工程以外の構造お
よび処理工程を用いても実施可能であることをさらに理
解する。このような改変は全て、本発明の範囲内であ
る。本発明の範囲は、本明細書中の特許請求の範囲のみ
によって限定される。
て図示および説明した構造および処理工程以外の構造お
よび処理工程を用いても実施可能であることをさらに理
解する。このような改変は全て、本発明の範囲内であ
る。本発明の範囲は、本明細書中の特許請求の範囲のみ
によって限定される。
【０１３１】本発明は、高いブレークダウン電圧と上記
ドレイン中の特定の低いＯＮ抵抗とを有する高電圧ＭＯ
Ｓトランジスタを提供する。本発明の高電圧ＭＯＳトラ
ンジスタは、ボディ領域中に形成されたソース領域およ
びドレイン領域を含む。上記ドレイン領域は、ドーピン
グ濃度の低いエクステンション領域と、ドーピング濃度
がより高いベース領域と、ドーピング濃度がもっと高い
Ｐ型領域とを含む。上記ドレインのエクステンション領
域は、上記ベース領域を越えて上記ゲートに向かって伸
びる。上記エクステンション領域は、比較的低いドーピ
ング濃度を有するため、上記電界の高い場所である上記
ゲート近隣の上記ドレイン中の上記ブレークダウン電圧
を増加させる。上記ベース領域も、上記領域よりも低い
ドーピング濃度を有するため、上記ドレインと上記ボデ
ィとの間のブレークダウン電圧を増加させる。
ドレイン中の特定の低いＯＮ抵抗とを有する高電圧ＭＯ
Ｓトランジスタを提供する。本発明の高電圧ＭＯＳトラ
ンジスタは、ボディ領域中に形成されたソース領域およ
びドレイン領域を含む。上記ドレイン領域は、ドーピン
グ濃度の低いエクステンション領域と、ドーピング濃度
がより高いベース領域と、ドーピング濃度がもっと高い
Ｐ型領域とを含む。上記ドレインのエクステンション領
域は、上記ベース領域を越えて上記ゲートに向かって伸
びる。上記エクステンション領域は、比較的低いドーピ
ング濃度を有するため、上記電界の高い場所である上記
ゲート近隣の上記ドレイン中の上記ブレークダウン電圧
を増加させる。上記ベース領域も、上記領域よりも低い
ドーピング濃度を有するため、上記ドレインと上記ボデ
ィとの間のブレークダウン電圧を増加させる。
【０１３２】
【発明の効果】本発明は、ブレークダウン電圧が高く、
ドレイン中の特定のＯＮ抵抗が低い高電圧ＭＯＳトラン
ジスタを提供する。
ドレイン中の特定のＯＮ抵抗が低い高電圧ＭＯＳトラン
ジスタを提供する。
【図１Ａ】図１Ａは、従来技術による高電圧ＰＭＯＳト
ランジスタを示す図である。
ランジスタを示す図である。
【図１Ｂ】図１Ｂは、従来技術による高電圧ＰＭＯＳト
ランジスタを示す図である。
ランジスタを示す図である。
【図１Ｃ】図１Ｃは、従来技術による高電圧ＰＭＯＳト
ランジスタを示す図である。
ランジスタを示す図である。
【図２Ａ】図２Ａは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
【図２Ｂ】図２Ｂは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
【図２Ｃ】図２Ｃは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
【図２Ｄ】図２Ｄは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
【図２Ｅ】図２Ｅは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
【図２Ｆ】図２Ｆは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
【図２Ｇ】図２Ｇは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
【図２Ｈ】図２Ｈは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
【図２Ｉ】図２Ｉは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
【図２Ｊ】図２Ｊは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
ＯＳトランジスタの作製の例示的実施形態の処理工程の
断面図である。
【図３Ａ】図３Ａは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の別の例示的実施形態の処理工
程の断面図である。
ＯＳトランジスタの作製の別の例示的実施形態の処理工
程の断面図である。
【図３Ｂ】図３Ｂは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の別の例示的実施形態の処理工
程の断面図である。
ＯＳトランジスタの作製の別の例示的実施形態の処理工
程の断面図である。
【図３Ｃ】図３Ｃは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の別の例示的実施形態の処理工
程の断面図である。
ＯＳトランジスタの作製の別の例示的実施形態の処理工
程の断面図である。
【図４Ａ】図４Ａは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の別の例示的実施形態の処理工
程の断面図である。
ＯＳトランジスタの作製の別の例示的実施形態の処理工
程の断面図である。
【図４Ｂ】図４Ｂは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の別の例示的実施形態の処理工
程の断面図である。
ＯＳトランジスタの作製の別の例示的実施形態の処理工
程の断面図である。
【図４Ｃ】図４Ｃは、本発明の原理による、高電圧ＰＭ
ＯＳトランジスタの作製の別の例示的実施形態の処理工
程の断面図である。
ＯＳトランジスタの作製の別の例示的実施形態の処理工
程の断面図である。
【図５】図５は、本発明の原理による、ソース接触部／
ボディ接触部およびドレイン接触部を備える高電圧ＰＭ
ＯＳトランジスタの例示的実施形態の断面図である。
ボディ接触部およびドレイン接触部を備える高電圧ＰＭ
ＯＳトランジスタの例示的実施形態の断面図である。
【図６】図６は、本発明の原理による、ソース接触部／
ボディ接触部およびドレイン接触部を備える高電圧ＮＭ
ＯＳトランジスタの例示的実施形態の断面図である。
ボディ接触部およびドレイン接触部を備える高電圧ＮＭ
ＯＳトランジスタの例示的実施形態の断面図である。
５４ Ｎ−ウェル ６０ Ｐ−ベース ６２ ゲート ６６Ａ Ｐ−ソースエクステンション領域 ６６Ｂ Ｐ−ドレインエクステンション領域 ７０Ａ Ｐ＋ソース接触領域 ７０Ｂ Ｐ＋ドレイン接触領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランソワ エベール アメリカ合衆国 カリフォルニア 94402, サン マテオ， メルローズ コート 18 Ｆターム(参考） 5F048 AA05 AA09 AC01 AC06 AC07 BA01 BB01 BC01 BC03 BC05 BC06 BE02 BG12 CA03 DA07 DA13 5F140 AA25 AA30 AB01 AB03 AB07 AC01 AC21 BC06 BE03 BF01 BF04 BF11 BF18 BG08 BG12 BG37 BG52 BG53 BH13 BH14 BH15 BH18 BH19 BH30 BH43 BJ05 BK10 BK13 BK20 BK22 BK26 CB01 CB08 CC07
Claims (75)
- 【請求項１】 高電圧ＭＯＳトランジスタを有する集積
回路であって、該高電圧ＭＯＳトランジスタは、 半導体領域におけるボディと、 該ボディ上のゲートと、 該半導体領域中に形成されたドレインおよびソースであ
って、 第１の濃度のドーパント、第１の深さおよび第１の曲率
半径とを有する第１のドレイン領域と、 該第１の濃度のドーパントよりも低い第２の濃度のドー
パント、該第１の深さよりも大きい第２の深さ、および
該第１の曲率半径よりも大きな第２の曲率半径を有する
第２のドレイン領域と、 該第２の領域から該ゲートへと伸びる第３のドレイン領
域であって、該ゲートは、該第２の濃度のドーパントよ
りも低い第３の濃度のドーパントおよび該第２の曲率半
径よりも小さな第３の曲率半径を有する、第３のドレイ
ン領域と、 を含む該ドレインと、を備える、高電圧ＭＯＳトランジ
スタを有する集積回路。 - 【請求項２】 前記ＭＯＳトランジスタはＰＭＯＳトラ
ンジスタであり、前記ボディはＮ型ドーパントを含み、
前記ソースはＰ型ドーパントを含み、前記ドレイン中の
前記第１の濃度のドーパント、前記第２の濃度のドーパ
ントおよび前記第３の濃度のドーパントは、Ｐ型ドーパ
ントを含む、請求項１に記載の集積回路。 - 【請求項３】 ボディ領域へのドーパント注入を、５×
１０12〜６×１０13ドーパント／ｃｍ2の濃度で行っ
て、前記ドレインの第２の領域を形成する、請求項２に
記載の集積回路。 - 【請求項４】 ボディ領域へのドーパント注入を、１×
１０12〜２×１０13ドーパント／ｃｍ2の濃度で行っ
て、前記ドレインの第３の領域を形成する、請求項２に
記載の集積回路。 - 【請求項５】 前記ドレインの前記第２の領域へのドー
パント注入を、１×１０15〜１×１０16ドーパント／ｃ
ｍ2の濃度で行って、前記ドレインの第１の領域を形成
する、請求項２に記載の集積回路。 - 【請求項６】 前記ＭＯＳトランジスタはＮＭＯＳトラ
ンジスタであり、前記ボディはＰ型ドーパントを含み、
前記ソースはＮ型ドーパントを含み、前記ドレイン中の
前記第１の濃度のドーパント、前記第２の濃度のドーパ
ントおよび前記第３の濃度のドーパントは、Ｎ型ドーパ
ントを含む、請求項１に記載の集積回路。 - 【請求項７】 前記ＭＯＳトランジスタはＰＭＯＳトラ
ンジスタであり、前記ドレインの第２の領域は、ＮＰＮ
バイポーラトランジスタのベースを形成する際に用いる
ことが可能な処理工程から形成される、請求項１に記載
の集積回路。 - 【請求項８】 前記ＭＯＳトランジスタはＮＭＯＳトラ
ンジスタであり、前記ドレインの第２の領域は、ＰＮＰ
バイポーラトランジスタのベースを形成する際に用いる
ことが可能な処理工程から形成される、請求項１に記載
の集積回路。 - 【請求項９】 前記ドレインの第２の領域は、前記ドレ
インの第１の領域および第３の領域よりも前に形成され
る、請求項１に記載の集積回路。 - 【請求項１０】 前記ドレインの第３の領域は、前記ド
レインの第１の領域よりも前に形成される、請求項９に
記載の集積回路。 - 【請求項１１】 前記ドレインの第２の領域は、前記ゲ
ートよりも前に形成される、請求項１に記載の集積回
路。 - 【請求項１２】 前記ゲートは、前記ドレインの第１の
領域、第２の領域および第３の領域よりも前に形成され
る、請求項１に記載の集積回路。 - 【請求項１３】 前記ソースは、 前記ゲートの下側に伸びる第１のドーピング濃度を有す
る第１の領域と、 該第１のソース領域中の第１のドーピング濃度よりも大
きな第２のドーピング濃度を有する第２の領域と、を含
む、請求項１に記載の集積回路。 - 【請求項１４】 前記第２のドレイン領域の第２の深さ
と、前記ゲートと該第２のドレイン領域との間の横方向
の距離との比は、１．５〜１．８である、請求項１に記
載の集積回路。 - 【請求項１５】 前記ゲートのドレイン側に酸化物スペ
ーサをさらに含み、前記ドレインの第２の領域は、該ド
レイン側のスペーサから０よりも大きな距離だけオフセ
ットする、請求項１に記載の集積回路。 - 【請求項１６】 前記ドレインの第２の領域は、ＭＯＳ
トランジスタのボディ領域を形成する際にも用いること
が可能な処理工程から形成される、請求項１に記載の集
積回路。 - 【請求項１７】 ソースおよびゲートを含む高電圧ＭＯ
Ｓトランジスタを備える集積回路を作製する方法であっ
て、 半導体領域中に第１の濃度のドーパントを第１の深さま
で注入および拡散して、第１のドレイン領域を形成する
工程と、 該第１の濃度のドーパントよりも低い第２の濃度のドー
パントを半導体領域中に注入および拡散して、第２のド
レイン領域を形成する工程であって、該第２のドレイン
領域は、該第１のドレイン領域と重複して、該第１のド
レイン領域を越えて、該トランジスタのゲートの下側ま
で伸びる、工程と、 該第１のドレイン領域中に、該第１の濃度のドーパント
よりも高い第３の濃度のドーパントを、該第１の深さよ
りも小さい第２の深さまで注入および拡散し、第３のド
レイン領域を形成する工程と、を包含する、方法。 - 【請求項１８】 前記ＭＯＳトランジスタはＮＭＯＳト
ランジスタである、請求項１７に記載の方法。 - 【請求項１９】 前記第１の濃度のドーパントを注入お
よび拡散する工程は、ＰＮＰバイポーラトランジスタの
ベースを形成する際に用いることが可能な処理工程を包
含する、請求項１８に記載の方法。 - 【請求項２０】 前記ＭＯＳトランジスタはＰＭＯＳト
ランジスタである、請求項１７に記載の方法。 - 【請求項２１】 前記第１の濃度のドーパントを注入お
よび拡散する工程は、ＮＰＮバイポーラトランジスタの
ベースを形成する際に用いることが可能な処理工程を包
含する、請求項２０に記載の方法。 - 【請求項２２】 前記半導体領域へのＰ型ドーパントの
注入を５×１０12〜６×１０13ドーパント／ｃｍ2の濃
度で行って、前記第１のドレイン領域を形成する、請求
項２０に記載の方法。 - 【請求項２３】 前記半導体領域へのＰ型ドーパントの
注入を１×１０12〜２×１０13ドーパント／ｃｍ2の濃
度で行って、前記第２のドレイン領域を形成する、請求
項２０に記載の方法。 - 【請求項２４】 前記第１のドレイン領域へのＰ型ドー
パントの注入を１×１０15〜１×１０16ドーパント／ｃ
ｍ2の濃度で行って、前記第３のドレイン領域を形成す
る、請求項２０に記載の方法。 - 【請求項２５】 前記第１のドレイン領域は、前記ゲー
トよりも前に形成される、請求項１７に記載の方法。 - 【請求項２６】 前記ゲートは、前記第１のドレイン領
域、前記第２のドレイン領域および前記第３のドレイン
領域よりも前に形成される、請求項１７に記載の方法。 - 【請求項２７】 前記第１の深さと、前記ゲートと前記
第１のドレイン領域との間の横方向の距離との比は、
１．５〜１．８である、請求項１７に記載の方法。 - 【請求項２８】 前記ゲートのドレイン側上に酸化物ス
ペーサを形成し、前記第１のドレイン領域を該ドレイン
側スペーサから０よりも大きい距離だけオフセットさせ
る、請求項１７に記載の方法。 - 【請求項２９】 前記第１のドレイン領域は、前記第２
のドレイン領域の曲率半径および前記第３のドレイン領
域の曲率半径よりも大きな曲率半径を有する、請求項１
７に記載の方法。 - 【請求項３０】 高電圧ＭＯＳトランジスタを備える集
積回路を作製する方法であって、 半導体中に第１の濃度のドーパントを第１の深さまで注
入および拡散して、第１のドレイン領域を形成する工程
と、 該半導体のボディ領域上にゲートを形成する工程と、 該第１の濃度のドーパントよりも低い第２の濃度のドー
パントを該半導体中に注入および拡散して、第１のソー
ス領域および第２のドレイン領域を形成する工程であっ
て、該第２のドレイン領域は、該第１のドレイン領域と
重複し、該第１のドレイン領域を越えて該ゲートの下側
に伸びる、工程と、 該第１のソース領域および該第１のドレイン領域中に、
該第１の濃度のドーパントよりも高い第３の濃度のドー
パントを、該第１の深さよりも浅い第２の深さまで注入
および拡散して、第２のソース領域および第３のドレイ
ン領域を形成する工程と、を包含する、方法。 - 【請求項３１】 前記ＭＯＳトランジスタはＮＭＯＳト
ランジスタである、請求項３０に記載の方法。 - 【請求項３２】 前記第１の濃度のドーパントを注入お
よび拡散する工程は、ＰＮＰバイポーラトランジスタの
ベースを形成する際に用いることが可能な処理工程を包
含する、請求項３１に記載の方法。 - 【請求項３３】 前記ＭＯＳトランジスタはＰＭＯＳト
ランジスタである、請求項３０に記載の方法。 - 【請求項３４】 前記第１の濃度のＰ型ドーパントを注
入および拡散する工程は、ＮＰＮバイポーラトランジス
タのベースを形成する際に用いることが可能な処理工程
を包含する、請求項３３に記載の方法。 - 【請求項３５】 前記半導体領域中へのＰ型ドーパント
の注入を、５×１０ 12〜６×１０13ドーパント／ｃｍ2
の濃度で行って、前記第１のドレイン領域を形成する、
請求項３３に記載の方法。 - 【請求項３６】 前記半導体領域中へのＰ型ドーパント
の注入を、１×１０ 12〜２×１０13ドーパント／ｃｍ2
の濃度で行って、前記第２のドレイン領域を形成する、
請求項３３に記載の方法。 - 【請求項３７】 前記第１のドレイン領域へのＰ型ドー
パントの注入を、１×１０15〜１×１０16ドーパント／
ｃｍ2の濃度で行って、前記第３のドレイン領域を形成
する、請求項３３に記載の方法。 - 【請求項３８】 前記第１の深さと、前記ゲートと前記
第１のドレイン領域との間の横方向の距離との比は、
１．５〜１．８である、請求項３０に記載の方法。 - 【請求項３９】 前記ゲートのドレイン側上に酸化物ス
ペーサを形成する工程をさらに包含し、前記第１のドレ
イン領域は、該ドレイン酸化物側スペーサから０よりも
大きな距離だけオフセットされる、請求項３０に記載の
方法。 - 【請求項４０】 前記第１のドレイン領域は、前記第２
のドレイン領域の曲率半径および前記第３のドレイン領
域の曲率半径よりも大きな曲率半径を有する、請求項３
０に記載の方法。 - 【請求項４１】 高電圧ＭＯＳトランジスタを備える集
積回路を作製する方法であって、 半導体のボディ領域上にゲートを形成する工程と、 該半導体中に第１の濃度のドーパントを第１の深さまで
注入および拡散して、第１のドレイン領域を形成する工
程と、 該半導体中に該第１の濃度のドーパントよりも低い第２
の濃度のドーパントを注入および拡散して、第１のソー
ス領域および第２のドレイン領域を形成する工程であっ
て、該第２のドレイン領域は、該第１のドレイン領域と
重複し、横方向に伸びて該第１のドレイン領域を越え、
該ゲートの下側に伸びる、工程と、 該第１のソース領域および該第１のドレイン領域中に、
該第１の濃度のドーパントよりも高い第３の濃度のドー
パントを、該第１の深さよりも浅い第２の深さまで注入
および拡散して、第２のソース領域および第３のドレイ
ン領域を形成する工程と、を包含する、方法。 - 【請求項４２】 前記ＭＯＳトランジスタはＮＮＯＳト
ランジスタである、請求項４１に記載の方法。 - 【請求項４３】 前記第１の濃度のドーパントを注入お
よび拡散する工程は、ＰＮＰバイポーラトランジスタの
ベースを形成する際に用いることが可能な処理工程を包
含する、請求項４２に記載の方法。 - 【請求項４４】 前記ＭＯＳトランジスタはＰＭＯＳト
ランジスタである、請求項４１に記載の方法。 - 【請求項４５】 前記第１の濃度のドーパントを注入お
よび拡散する工程は、ＮＰＮバイポーラトランジスタの
ベースを形成する際に用いることが可能な処理工程を包
含する請求項４４に記載の方法。 - 【請求項４６】 前記半導体領域中へのＰ型ドーパント
の注入を５×１０12〜６×１０13ドーパント／ｃｍ2の
濃度で行って、前記第１のドレイン領域を形成する、請
求項４４に記載の方法。 - 【請求項４７】 前記半導体領域中へのＰ型ドーパント
の注入を１×１０12〜２×１０13ドーパント／ｃｍ2の
濃度で行って、前記第２のドレイン領域を形成する、請
求項４４に記載の方法。 - 【請求項４８】 前記第１のドレイン領域中へのＰ型ド
ーパントの注入を１×１０15〜１×１０16ドーパント／
ｃｍ2の濃度で行って、前記第３のドレイン領域を形成
する、請求項４４に記載の方法。 - 【請求項４９】 前記半導体のボディ領域は、Ｐ型半導
体基板中に形成されたＮ−ウェル領域を含む、請求項４
４に記載の方法。 - 【請求項５０】 前記第１の深さと、前記ゲートと前記
第１のドレイン領域との間の横方向の距離との比は１．
５〜１．８である、請求項４１に記載の方法。 - 【請求項５１】 前記ゲートのドレイン側上に酸化物ス
ペーサを形成する工程をさらに包含し、前記第１のドレ
イン領域は、該ドレイン側の酸化物スペーサから０より
も大きな距離だけオフセットされる、請求項４１に記載
の方法。 - 【請求項５２】 前記第１のドレイン領域は、前記第２
のドレイン領域の曲率半径および前記第３のドレイン領
域の曲率半径よりも大きな曲率半径を有する、請求項４
１に記載の方法。 - 【請求項５３】 ゲートと、 ソースと、 ボディと、 ドレインであって、 第１のドーピング濃度を該ドレインの第１の部分に提供
して、該ドレイン中の抵抗を低減させる手段と、 該第１の部分の下側に伸びる該ドレインの第２の部分に
第２のドーピング濃度を提供して、該ドレインと該ボデ
ィとの間のブレークダウン電圧を増加させる手段と、 該ゲートと該ドレインの第１の部分との間の該ドレイン
の第３の部分中に第３のドーピング濃度を提供して、該
ブレークダウン電圧を増加させる手段と、 を含むドレインと、を含む、高電圧ＭＯＳトランジス
タ。 - 【請求項５４】 前記ＭＯＳトランジスタはＮＮＯＳト
ランジスタである、請求項５３に記載の高電圧ＭＯＳト
ランジスタ。 - 【請求項５５】 前記第２のドーピング濃度は、ＰＮＰ
バイポーラトランジスタのベースを形成する際に用いる
ことが可能な処理工程を用いて形成される、請求項５４
に記載の高電圧ＭＯＳトランジスタ。 - 【請求項５６】 前記ＭＯＳトランジスタはＰＭＯＳト
ランジスタである、請求項５３に記載の高電圧ＭＯＳト
ランジスタ。 - 【請求項５７】 前記第２のドーピング濃度は、ＮＰＮ
バイポーラトランジスタのベースを形成する際に用いる
ことが可能な処理工程を用いて形成される、請求項５６
に記載の高電圧ＭＯＳトランジスタ。 - 【請求項５８】 Ｐ型ドーパントの注入を、５×１０12
〜６×１０13ドーパント／ｃｍ2の濃度で行って、前記
ドレインの第２の部分を形成する、請求項５６に記載の
高電圧ＭＯＳトランジスタ。 - 【請求項５９】 Ｐ型ドーパントの注入を、１×１０12
〜２×１０13ドーパント／ｃｍ2の濃度で行って、前記
ドレインの第３の部分を形成する、請求項５６に記載の
高電圧ＭＯＳトランジスタ。 - 【請求項６０】 Ｐ型ドーパントの注入を１×ｌ０15〜
１×１０16ドーパント／ｃｍ2の濃度で行って、前記ド
レインの第１の部分を形成する、請求項５６に記載の高
電圧ＭＯＳトランジスタ。 - 【請求項６１】 前記第２のドーピング濃度を前記第３
のドーピング濃度と重複させて、前記ドレイン中の抵抗
を低減させる、請求項５３に記載の高電圧ＭＯＳトラン
ジスタ。 - 【請求項６２】 前記ドレインの第２の部分を、前記ド
レインの第１のおよび第３の部分よりも前に形成する、
請求項５３に記載の高電圧ＭＯＳトランジスタ。 - 【請求項６３】 前記ドレインの第２の部分は、前記ゲ
ートよりも前に形成される、請求項５３に記載の高電圧
ＭＯＳトランジスタ。 - 【請求項６４】 前記ゲートは、前記ドレインの第１の
部分、第２の部分および第３の部分よりも前に形成され
る、請求項５３に記載の高電圧ＭＯＳトランジスタ。 - 【請求項６５】 前記ソースは、 第１のドーピング濃度を有する、前記ゲートの下側に伸
びる第１の領域と、該第１のドーピング濃度の該第１の
ソース領域のよりも高い第２のドーピング濃度を有する
第２の領域と、を含む、請求項５３に記載の高電圧ＭＯ
Ｓトランジスタ。 - 【請求項６６】 前記ドレインの第２の部分は、前記半
導体領域中の第１の深さまで伸び、該第１の深さと、前
記ゲートと前記ドレインの第２の領域との間の横方向の
距離との比は、１．５〜１．８である、請求項５３に記
載の高電圧ＭＯＳトランジスタ。 - 【請求項６７】 前記ゲートのドレイン側上に酸化物ス
ペーサをさらに含み、前記ドレインの第２の部分は、該
ドレイン側の酸化物スペーサから０よりも大きな距離だ
けオフセットされる、請求項５３に記載の高電圧ＭＯＳ
トランジスタ。 - 【請求項６８】 前記ドレインの第２の部分は、前記ド
レインの第１の部分の曲率半径および前記ドレインの第
３の部分の曲率半径よりも大きな曲率半径を有する、請
求項５３に記載の高電圧ＭＯＳトランジスタ。 - 【請求項６９】 高電圧ＭＯＳトランジスタを有する集
積回路であって、該高電圧ＭＯＳトランジスタは、 半導体領域中のボディと、 該ボディ上のゲートと、 該半導体領域中に形成されるドレインおよびソースであ
って、該ドレインは、 第１の濃度のドーパントおよび第１の曲率半径を有する
第１の領域と、 該第１の領域から伸び、該第１の濃度のドーパントより
も小さな第２の濃度のドーパントおよび該第１の曲率半
径よりも大きな第２の曲率半径を有する第２の領域であ
って、該ドレインの該第２の領域は、該ゲートから間隔
を空けて配置される、第２の領域と、 該第２の領域から該ゲートの下側のボディに伸び、該第
２の濃度のドーパントよりも低い第３の濃度のドーパン
トを有する第３の領域と、 を含む、高電圧ＭＯＳトランジスタを有する集積回路。 - 【請求項７０】 ソースおよびゲートを含む高電圧ＭＯ
Ｓトランジスタを備える集積回路を作製する方法であっ
て、 半導体領域中に第１の濃度のドーパントを第１の深さま
で注入および拡散して、第１の曲率半径を有する第１の
ドレイン領域を形成する工程であって、該第１のドレイ
ン領域は、該ゲートから間隔を空けて配置され、 該第１の濃度のドーパントよりも低い第２の濃度のドー
パントを該半導体領域中に注入および拡散して、第２の
ドレイン領域を形成する工程であって、該第２のドレイ
ン領域は、該第１のドレイン領域と重複し、該第１のド
レイン領域を越えて該トランジスタのゲートの下側に伸
びる、工程と、 該第１のドレイン領域中に、該第１の濃度のドーパント
よりも高い第３の濃度のドーパントを、該第１の深さよ
りも浅い第２の深さまで注入および拡散して、第３のド
レイン領域を形成する工程であって、該第３のドレイン
領域は、該第１の曲率半径よりも小さい第２の曲率半径
を有する、工程と、を包含する、方法。 - 【請求項７１】 ソースおよびゲートを含む高電圧ＭＯ
Ｓトランジスタを備える集積回路を作製する方法であっ
て、 半導体領域中に、第１の濃度のドーパントを第１の深さ
まで注入および拡散して、第１の曲率半径を有する第１
のドレイン領域を形成する工程であって、該第１のドレ
イン領域は、該ゲートから間隔を空けて配置され、該第
１の深さと、該ゲートと該第１のドレイン領域との間の
横方向の距離との比は１．５〜１．８である、工程と、 該第１の濃度のドーパントよりも低い第２の濃度のドー
パントを該半導体領域中に注入および拡散して、第２の
ドレイン領域を形成する工程であって、該第２のドレイ
ン領域は、該第１のドレイン領域と重複し、該第１のド
レイン領域を越えて該トランジスタのゲートの下側に伸
びる、工程と、 該第１のドレイン領域中に、該第１の濃度のドーパント
よりも高い第３の濃度のドーパントを、該第１の深さよ
りも浅い第２の深さまで注入および拡散して、第３のド
レイン領域を形成する工程であって、該第３のドレイン
領域は、該第１の曲率半径よりも小さな第２の曲率半径
を有する、工程と、を包含する、方法。 - 【請求項７２】 前記第１の深さは１ミクロンに等し
い、請求項７１に記載の方法。 - 【請求項７３】 高電圧ＰＭＯＳトランジスタを有する
集積回路であって、該高電圧ＰＭＯＳトランジスタは、 半導体領域中のＮ型ボディと、 該Ｎ型ボディ上のゲートと、 該半導体領域中に形成されるＰ型ドレインおよびＰ型ソ
ースであって、該Ｐ型ドレインは、 第１の濃度のＰ型ドーパントを有する第１の領域と、 該第１の領域の下側に伸び、該第１の濃度のＰ型ドーパ
ントよりも小さな第２の濃度のＰ型ドーパントを有する
第２の領域と、 該第２の領域から該ゲートの下側に伸び、該第２の濃度
のＰ型ドーパントよりも低い第３の濃度のＰ型ドーパン
トを有する、第３の領域と、 を含む、高電圧ＰＭＯＳトランジスタを有する集積回
路。 - 【請求項７４】 高電圧ＰＭＯＳトランジスタを有する
集積回路であって、該高電圧ＰＭＯＳトランジスタは、 半導体領域中のＮ型ボディと、 該Ｎ型ボディ上のゲートと、 該半導体領域中に形成されるＰ型ドレインおよびＰ型ソ
ースであって、該ドレインは、 第１の濃度のドーパント、第１の深さおよび第１の曲率
半径を有する第１のドレイン領域と、 該第１の濃度のドーパントよりも低い第２の濃度のドー
パントと、該第１の深さよりも深い第２の深さと、該第
１の曲率半径よりも大きな第２の曲率半径とを有する第
２のドレイン領域と、 該第２の領域から該ゲートに伸びる第３のドレイン領域
であって、該ゲートは、該第２の濃度のドーパントより
も低い第３の濃度のドーパントと、該第２の曲率半径よ
りも小さな第３の曲率半径とを有する、第３のドレイン
領域と、 を含む、高電圧ＰＭＯＳトランジスタを有する集積回
路。 - 【請求項７５】 高電圧ＰＭＯＳトランジスタを有する
集積回路であって、該高電圧ＰＭＯＳトランジスタは、 半導体領域中Ｎ型ボディと、 該Ｎ型ボディ上のゲートと、 該半導体領域中に形成されるＰ型ドレインおよびＰ型ソ
ースであって、該ドレインは、 第１の濃度のドーパントおよび第１の曲率半径を有する
第１のドレイン領域と、 該第１の領域の下側に伸び、該第１の濃度ドーパントよ
りも低い第２の濃度のドーパントおよび該第１の曲率半
径よりも大きな第２の曲率半径を有する第２のドレイン
領域であって、該第２のドレイン領域は、該ゲートから
間隔を空けて配置され、 該第２の領域から該ゲートの下側のボディに伸び、該第
２の濃度のドーパントよりも低い第３の濃度のドーパン
トを有する第３のドレイン領域と、 含む、高電圧ＰＭＯＳトランジスタを有する集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/796,495 | 2001-02-28 | ||
| US09/796,495 US20020117714A1 (en) | 2001-02-28 | 2001-02-28 | High voltage MOS transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002314077A true JP2002314077A (ja) | 2002-10-25 |
Family
ID=25168323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002054885A Pending JP2002314077A (ja) | 2001-02-28 | 2002-02-28 | 高電圧ｍｏｓトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020117714A1 (ja) |
| JP (1) | JP2002314077A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114768A (ja) * | 2004-10-15 | 2006-04-27 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2009158821A (ja) * | 2007-12-27 | 2009-07-16 | Sharp Corp | 半導体装置及びその製造方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8513087B2 (en) | 2002-08-14 | 2013-08-20 | Advanced Analogic Technologies, Incorporated | Processes for forming isolation structures for integrated circuit devices |
| US7667268B2 (en) * | 2002-08-14 | 2010-02-23 | Advanced Analogic Technologies, Inc. | Isolated transistor |
| US7825488B2 (en) * | 2006-05-31 | 2010-11-02 | Advanced Analogic Technologies, Inc. | Isolation structures for integrated circuits and modular methods of forming the same |
| US20050006701A1 (en) * | 2003-07-07 | 2005-01-13 | Tzu-Chiang Sung | High voltage metal-oxide semiconductor device |
| JP4757476B2 (ja) * | 2004-10-29 | 2011-08-24 | 富士通セミコンダクター株式会社 | 半導体装置 |
| DE102005022129B4 (de) * | 2005-05-12 | 2015-06-18 | Infineon Technologies Ag | Feldeffekttransistor und Verfahren zum Herstellen eines Feldeffekttransistors |
| US7868414B2 (en) * | 2007-03-28 | 2011-01-11 | Advanced Analogic Technologies, Inc. | Isolated bipolar transistor |
| US7602037B2 (en) * | 2007-03-28 | 2009-10-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage semiconductor devices and methods for fabricating the same |
| US8790981B2 (en) * | 2008-08-05 | 2014-07-29 | Texas Instruments Incorporated | Low cost high voltage power FET and fabrication |
| KR101578931B1 (ko) * | 2008-12-05 | 2015-12-21 | 주식회사 동부하이텍 | 반도체 소자 및 반도체 소자의 제조 방법 |
| US10276596B2 (en) | 2014-08-06 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selective polysilicon doping for gate induced drain leakage improvement |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01138759A (ja) * | 1986-12-26 | 1989-05-31 | Toshiba Corp | 高耐圧プレーナ素子 |
| JPH01264262A (ja) * | 1988-04-15 | 1989-10-20 | Toshiba Corp | Ｍｏｓ型電界効果トランジスタ |
| JPH0750413A (ja) * | 1993-03-31 | 1995-02-21 | Siliconix Inc | 高電圧半導体構造及びその製造方法 |
| JPH08236754A (ja) * | 1995-02-22 | 1996-09-13 | Fuji Electric Co Ltd | ｐチャネル型高耐圧ＭＯＳＦＥＴ |
| JPH1041501A (ja) * | 1996-07-18 | 1998-02-13 | Yokogawa Electric Corp | Ｄｍｏｓ ｆｅｔ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386136A (en) * | 1991-05-06 | 1995-01-31 | Siliconix Incorporated | Lightly-doped drain MOSFET with improved breakdown characteristics |
| US5559044A (en) * | 1992-09-21 | 1996-09-24 | Siliconix Incorporated | BiCDMOS process technology |
| JP3185656B2 (ja) * | 1996-03-22 | 2001-07-11 | 富士電機株式会社 | 横型電界効果トランジスタおよびその製造方法 |
| JP3602751B2 (ja) * | 1999-09-28 | 2004-12-15 | 株式会社東芝 | 高耐圧半導体装置 |
-
2001
- 2001-02-28 US US09/796,495 patent/US20020117714A1/en not_active Abandoned
-
2002
- 2002-02-28 JP JP2002054885A patent/JP2002314077A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01138759A (ja) * | 1986-12-26 | 1989-05-31 | Toshiba Corp | 高耐圧プレーナ素子 |
| JPH01264262A (ja) * | 1988-04-15 | 1989-10-20 | Toshiba Corp | Ｍｏｓ型電界効果トランジスタ |
| JPH0750413A (ja) * | 1993-03-31 | 1995-02-21 | Siliconix Inc | 高電圧半導体構造及びその製造方法 |
| JPH08236754A (ja) * | 1995-02-22 | 1996-09-13 | Fuji Electric Co Ltd | ｐチャネル型高耐圧ＭＯＳＦＥＴ |
| JPH1041501A (ja) * | 1996-07-18 | 1998-02-13 | Yokogawa Electric Corp | Ｄｍｏｓ ｆｅｔ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114768A (ja) * | 2004-10-15 | 2006-04-27 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US8298898B2 (en) | 2004-10-15 | 2012-10-30 | Fujitsu Semiconductor Limited | Manufacturing method of semiconductor device with increased drain breakdown voltage |
| JP2009158821A (ja) * | 2007-12-27 | 2009-07-16 | Sharp Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020117714A1 (en) | 2002-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7038258B2 (en) | Semiconductor device having a localized halo implant therein and method of manufacture therefor | |
| US8173500B2 (en) | Poly-emitter type bipolar junction transistor, bipolar CMOS DMOS device, and manufacturing methods of poly-emitter type bipolar junction transistor and bipolar CMOS DMOS device | |
| US6284581B1 (en) | Integration of bipolar and CMOS devices for sub-0.1 micrometer transistors | |
| US20050258453A1 (en) | Single poly-emitter PNP using dwell diffusion in a BiCMOS technology | |
| JP2002033396A (ja) | コア・デバイス注入を用いて高特性、高信頼度の入力／出力デバイスおよびアナログと両立する入力／出力およびコア・デバイスの製造法 | |
| JPH10189475A (ja) | 低エネルギ注入を用いた逆行ウェル構造及びパンチスルー・バリアの形成方法 | |
| JP2002314077A (ja) | 高電圧ｍｏｓトランジスタ | |
| JP2001156290A (ja) | 半導体装置 | |
| US6261885B1 (en) | Method for forming integrated circuit gate conductors from dual layers of polysilicon | |
| US6362062B1 (en) | Disposable sidewall spacer process for integrated circuits | |
| US5348896A (en) | Method for fabricating a BiCMOS device | |
| US7253054B2 (en) | One time programmable EPROM for advanced CMOS technology | |
| JPH0645343A (ja) | ボロシリケイトガラススペーサを有する半導体装置及びその製造方法 | |
| US20050026342A1 (en) | Semiconductor device having improved short channel effects, and method of forming thereof | |
| CN101409237A (zh) | 制造半导体器件的方法 | |
| US6251744B1 (en) | Implant method to improve characteristics of high voltage isolation and high voltage breakdown | |
| CN107546276B (zh) | 带有注入式背栅的集成jfet结构 | |
| JP4951807B2 (ja) | 半導体装置及びその製造方法 | |
| KR100750326B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100281397B1 (ko) | 초박형 ｓｏｉ 정전기방전 보호 소자의 형성 방법 | |
| JP3778810B2 (ja) | 半導体装置の製造方法 | |
| US5970347A (en) | High performance mosfet transistor fabrication technique | |
| JP3423081B2 (ja) | 半導体装置の製造方法 | |
| US6093595A (en) | Method of forming source and drain regions in complementary MOS transistors | |
| US6242295B1 (en) | Method of fabricating a shallow doped region for a shallow junction transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050225 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081030 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090129 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090203 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20090226 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20090303 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090430 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100520 |