JP4951807B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 133
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 239000000758 substrate Substances 0.000 claims description 56
- 239000012535 impurity Substances 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 49
- 238000000605 extraction Methods 0.000 claims description 46
- 230000008569 process Effects 0.000 claims description 28
- 238000000059 patterning Methods 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 91
- 239000010410 layer Substances 0.000 description 86
- 230000015572 biosynthetic process Effects 0.000 description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 30
- 229910052710 silicon Inorganic materials 0.000 description 30
- 239000010703 silicon Substances 0.000 description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 24
- 238000010586 diagram Methods 0.000 description 20
- 238000005468 ion implantation Methods 0.000 description 17
- 238000001020 plasma etching Methods 0.000 description 17
- 238000005530 etching Methods 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 10
- 229910052721 tungsten Inorganic materials 0.000 description 10
- 239000010937 tungsten Substances 0.000 description 10
- 238000002955 isolation Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910000410 antimony oxide Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- VTRUBDSFZJNXHI-UHFFFAOYSA-N oxoantimony Chemical compound [Sb]=O VTRUBDSFZJNXHI-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- XUIMIQQOPSSXEZ-NJFSPNSNSA-N silicon-30 atom Chemical compound [30Si] XUIMIQQOPSSXEZ-NJFSPNSNSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6625—Lateral transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Description
【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタとＭＯＳトランジスタを有して成る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
バイポーラトランジスタとＣＭＯＳトランジスタとを共に同一基板に形成して成るＢｉＣＭＯＳ半導体装置は、バイポーラトランジスタの高精度アナログ処理能力や高速動作の長所とＣＭＯＳの高集積や低消費電力の長所を利用して高性能な半導体装置を実現することができる。
【０００３】
ここで、ＭＯＳトランジスタがＬＤＤ（Lightly Doped Drain ）構造を有する場合には、ゲート電極の側壁にサイドウォールを形成して、ＬＤＤ領域はゲート電極をマスクとして不純物導入することにより形成し、ソース／ドレイン領域は、ゲート電極及びサイドウォールをマスクとして不純物導入することにより形成している。
尚、ＬＤＤ構造とは、ＭＯＳトランジスタのドレイン領域に、低濃度の不純物領域であるＬＤＤを形成し、ゲート長縮小に伴う電界効果を緩和して、ゲート長の縮小を実現したものである。
【０００４】
上述のＢｉＣＭＯＳ半導体装置において、ＭＯＳトランジスタがＬＤＤ構造を有する場合にも、同様の方法によりＬＤＤ構造が形成される。
ここで、ＢｉＣＭＯＳ半導体装置の一例について、製造工程中のサイドウォール形成後の断面構造を、図１６Ａ及び図１６Ｂに示す概略断面構成図によって説明する。
図１６Ａは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、及び縦型ＮＰＮバイポーラトランジスタ（以下ＮＰＮトランジスタという）の概略断面構造図を示し、図１６Ｂは横型ＰＮＰトランジスタ（以下ＬＰＮＰトランジスタ；ラテラルＰＮＰの略）の概略断面構造図を示す。
【０００５】
図１６Ａ及び図１６Ｂに示すように、このＢｉＣＭＯＳ半導体装置は、ＰＭＯＳトランジスタ部１０１、ＮＭＯＳトランジスタ部１０２、ＮＰＮトランジスタ部１０３、及びＬＰＮＰトランジスタ部１０４とを有して成る。
Ｐ型の半導体基板１１１の上部に、Ｎ+ の埋め込み領域１１２がバイポーラトランジスタ部１０３，１０４及びＰＭＯＳトランジスタ部１０１に形成されている。半導体基板１１１上には、Ｎ型のエピタキシャル層１１３が形成されて半導体基体１１０が構成されている。
【０００６】
半導体基体１１０の表面には、ＬＯＣＯＳにより形成された素子分離層１１５が形成されていて、各部を分離している。
さらに高濃度のＮ型不純物をドーピングして成るコレクタ取り出し領域１１６が、ＮＰＮトランジスタ部１０３のコレクタ取り出し部、及びＬＰＮＰトランジスタ部１０４のベース取り出し部に形成されている。
【０００７】
ＰＭＯＳトランジスタ部１０１には、Ｎ型半導体ウエル領域１１７が形成されている。ＮＭＯＳトランジスタ部１０２には、Ｐ型半導体ウエル領域１１８Ｗとバイポーラトランジスタとのチャネルストップ領域１１８Ｃとを兼用するＰ型不純物領域１１８が形成されている。
【０００８】
また、各ＭＯＳトランジスタ部１０１，１０２の半導体基体１１０上には、ゲート酸化膜１１９が形成されて、その上にゲート電極ＧがＮ型多結晶シリコン膜１２０とタングステン膜１２１とから成るタングステンポリサイドで形成されている。
【０００９】
また、ＰＭＯＳトランジスタ部１０１のゲート電極Ｇの両側のＮ型半導体ウエル領域内にはＰ型のＬＤＤ領域１２４が形成されている。
一方、ＮＭＯＳトランジスタ部１０２には、同様にＮ型のＬＤＤ領域１２５が形成されている。
【００１０】
さらに、各ＭＯＳトランジスタ部１０１，１０２において、ゲート電極Ｇの側壁には、ＬＤＤ領域１２４，１２５の幅を決定する絶縁性のサイドウォール１２８が形成されている。
このサイドウォール１２８は、全面的に絶縁膜を形成した後、この絶縁膜に対して反応性イオンエッチング（ＲＩＥ）を行うことによって形成される。
【００１１】
【発明が解決しようとする課題】
このサイドウォール１２８を形成する反応性イオンエッチングの際には、素子分離層１１５と多結晶シリコン領域（ゲート電極Ｇ等）以外はシリコン部分即ちエピタキシャル層１１３が露出している。
このため、ＲＩＥによってシリコン部分へダメージが導入される。
【００１２】
このことは、通常のＭＯＳトランジスタを有するシリコン半導体装置の製造プロセスでは起こりうることである。
ＭＯＳトランジスタにおいては、上述のサイドウォール形成時にシリコン部分（エピタキシャル層）が露出する領域は、ソース／ドレイン領域である。
ソース／ドレイン領域は、高濃度不純物が導入される領域であるため、ＲＩＥによってダメージが導入されても、トランジスタの特性への影響は少ない。
【００１３】
しかしながら、図１６に示すＢｉＣＭＯＳ半導体装置では、バイポーラトランジスタ１０３，１０４が上述のシリコン部分が露出された領域に形成されるため、バイポーラトランジスタ１０３，１０４、特に半導体基体表面付近を使用する横型のバイポーラトランジスタ１０４において、ＲＩＥによってダメージが導入されることによりトランジスタの特性への影響が大きくなる。そして、例えば表面再結合電流の増加による低電流での電流増幅率ｈＦＥの低下、信頼性が悪化する等の問題が発生する。
【００１４】
従って、ＢｉＣＭＯＳ半導体装置においては、バイポーラトランジスタ部、特にその活性領域に、ＲＩＥによるダメージを導入しないことが重要である。
【００１５】
一方、横型バイポーラトランジスタは、通常エミッタ、ベース、コレクタの各領域を横に拡げて形成している。このため、縦型バイポーラトランジスタより占有面積が大きくなる。
半導体装置の高集積化を図るためには、この横型バイポーラトランジスタにおいても、その占有面積がより低減されることが望まれる。
【００１６】
上述した問題の解決のために、本発明においては、高集積化が可能な横型バイポーラトランジスタを有する半導体装置を提供するものである。
また、バイポーラトランジスタの特性が良好である半導体装置及びその製造方法を提供するものである。
【００１７】
【課題を解決するための手段】
本発明の半導体装置は、同一半導体基体に横型バイポーラトランジスタとＭＯＳトランジスタが形成され、横型バイポーラトランジスタは、ベース領域と、ベース領域内にそれぞれ形成されたエミッタ及びコレクタを有し、ＭＯＳトランジスタのゲート電極に形成されたサイドウォールと、横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域上を覆って形成された絶縁膜とが、同一の絶縁膜で形成されて成り、ベース領域上を覆うこの絶縁膜上に、電極層が形成され、横型バイポーラトランジスタの絶縁膜及び電極層は、エミッタの周囲に繋がって形成され、電極層は、エミッタの配線、コレクタの配線、ベース取り出し用の配線、のいずれかと接続されているものである。
【００２０】
上述の本発明の半導体装置の構成によれば、横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域上を覆って絶縁膜が形成されたことにより、この絶縁膜によりベース領域を保護することができる。
そして、ＭＯＳトランジスタのゲート電極に形成されたサイドウォールと、このベース領域上の絶縁膜とが、同一の絶縁膜で形成されたことにより、同一工程で形成することができると共に、ＭＯＳトランジスタのサイドウォールを形成するためのエッチングを行う際に、絶縁膜によりベース領域を保護して横型バイポーラトランジスタの活性領域となるベース領域にダメージが入ることを防止することができる。
【００２１】
本発明の半導体装置の製造方法は、同一半導体基体にＭＯＳトランジスタと横型バイポーラトランジスタが形成された半導体装置を製造するにあたり、ＭＯＳトランジスタのゲート電極を形成する工程と、全面に絶縁膜を形成する工程と、絶縁膜上に電極層を形成した後に、電極層を横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域を覆い、かつエミッタの周囲に繋がったパターンにパターニングする工程と、電極層をパターニングする工程のマスクを引き続き用いて、絶縁膜をエッチングしてゲート電極にサイドウォールを形成すると共に、横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域上に絶縁膜を残す工程と、不純物を導入することにより、ベース領域内に、ベース領域上の電極層と自己整合して、横型バイポーラトランジスタのエミッタ領域及びコレクタ領域を形成する工程と、電極層に接続して、エミッタの配線、コレクタの配線、ベース取り出し用の配線、のいずれかを形成する工程とを有するものである。
【００２２】
上述の本発明製法によれば、絶縁膜上に電極層を形成した後に、電極層を横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域を覆い、かつエミッタの周囲に繋がったパターンにパターニングする工程を有することにより、その後絶縁膜をエッチングしてゲート電極にサイドウォールを形成する工程において、横型バイポーラトランジスタの活性領域となるエミッタ−コレクタ間のベース領域を絶縁膜とその上の電極層で保護して、エッチングのダメージが入らないようにすることができる。
【００２３】
【発明の実施の形態】
本発明は、同一半導体基体に横型バイポーラトランジスタとＭＯＳトランジスタが形成され、横型バイポーラトランジスタは、ベース領域と、ベース領域内にそれぞれ形成されたエミッタ及びコレクタを有し、ＭＯＳトランジスタのゲート電極に形成されたサイドウォールと、横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域上を覆って形成された絶縁膜とが、同一の絶縁膜で形成されて成り、ベース領域上を覆うこの絶縁膜上に、電極層が形成され、横型バイポーラトランジスタの絶縁膜及び電極層は、エミッタの周囲に繋がって形成され、電極層は、エミッタの配線、コレクタの配線、ベース取り出し用の配線、のいずれかと接続されている半導体装置である。
【００２７】
また本発明は、上記半導体装置において、上記横型バイポーラトランジスタの上記絶縁膜及び上記電極層は、上記エミッタのパターンの周囲にリング状のパターンで形成されている構成とする。
また本発明は、上記半導体装置において、横型バイポーラトランジスタのベース取り出し部が、エミッタとコレクタとの間に設けられ、ベース取り出し部において、半導体基体上の絶縁膜に形成された開口を通じて半導体基体に電極層が接続され、電極層はベース取り出し用の配線と接続されている構成とする。
また本発明は、上記半導体装置において、半導体基体に、さらに、縦型バイポーラトランジスタが形成され、縦型バイポーラトランジスタは、ベース領域と、ベース領域内に形成されたエミッタとを有し、エミッタにエミッタ電極が接続され、横型バイポーラトランジスタの電極層は、縦型バイポーラトランジスタのエミッタ電極と同一の電極層で形成されて成る構成とする。
【００３０】
本発明は、同一半導体基体にＭＯＳトランジスタと横型バイポーラトランジスタが形成された半導体装置の製造方法であって、ＭＯＳトランジスタのゲート電極を形成する工程と、全面に絶縁膜を形成する工程と、絶縁膜上に電極層を形成した後に、電極層を横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域を覆い、かつエミッタの周囲に繋がったパターンにパターニングする工程と、電極層をパターニングする工程のマスクを引き続き用いて、絶縁膜をエッチングしてゲート電極にサイドウォールを形成すると共に、横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域上に絶縁膜を残す工程と、不純物を導入することにより、ベース領域内に、ベース領域上の電極層と自己整合して、横型バイポーラトランジスタのエミッタ領域及びコレクタ領域を形成する工程と、電極層に接続して、エミッタの配線、コレクタの配線、ベース取り出し用の配線、のいずれかを形成する工程とを有する半導体装置の製造方法である。
【００３１】
また本発明は、上記半導体装置の製造方法において、上記電極層を上記横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域を覆い、かつエミッタを囲うリング状のパターンにパターニングする。
また本発明は、上記半導体装置の製造方法において、横型バイポーラトランジスタのベース取り出し部をエミッタとコレクタとの間に設け、ベース取り出し部においては、絶縁膜に開口を形成した後に、この開口を通じて半導体基体に接続されるように電極層を形成し、さらに電極層に接続してベース取り出し用の配線を形成する。
【００３３】
また本発明は、上記半導体装置の製造方法において、電極層上に反射防止膜を電極層と同じパターンに形成した後に、不純物を導入して上記横型バイポーラトランジスタのエミッタ領域及びコレクタ領域を形成する工程を行う。
また本発明は、上記半導体装置の製造方法において、半導体装置は、半導体基体にさらに縦型バイポーラトランジスタが形成された構成であり、横型バイポーラトランジスタの電極層を形成する際に、同一の電極層をパターニングして、縦型バイポーラトランジスタのエミッタ電極を同時に形成する。
【００３４】
図１及び図２は本発明の一実施の形態として、ＢｉＣＭＯＳ半導体装置の概略構成図（断面図）を示す。
図１はＢｉＣＭＯＳ半導体装置のうち、ＰＭＯＳトランジスタ部及びＮＭＯＳトランジスタ部、並びに縦型ＮＰＮバイポーラトランジスタ部を示し、図２はＢｉＣＭＯＳ半導体装置のうち、横型ＰＮＰバイポーラトランジスタ部を示している。
【００３５】
このＢｉＣＭＯＳ半導体装置は、図１及び図２に示すように、第１導電型この場合はＰ型のシリコン基板１１上にＮ型のシリコンエピタキシャル層１３が形成されて半導体基体１０が構成され、この半導体基体１０にＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２、縦型ＮＰＮバイポーラトランジスタ（以下ＮＰＮトランジスタとする）３、横型ＰＮＰバイポーラトランジスタ（以下ＬＰＮＰトランジスタとする）４とを有して成る。
【００３６】
半導体基体１０の表面には、ＬＯＣＯＳにより形成された素子分離層１５が形成されていて、各トランジスタ１，２，３，４を分離している。
【００３７】
ＰＭＯＳトランジスタ１は、半導体基体１０の内部にＮ+ の埋め込み領域１２が形成され、表面にＮ型半導体ウエル領域１７が形成されて構成される。
そして、このＮ型半導体ウエル領域１７内にＰ+ のソース／ドレイン領域３３が形成される。これらソース／ドレイン領域３３の内側（チャネル側）にはＰ型の低濃度のＬＤＤ領域２３が形成されている。
チャネル上にはゲート酸化膜１９を介して、多結晶シリコン膜２０とタングステン膜２１との積層構造からなるゲート電極２２が形成されている。
ゲート電極２２の側壁には、絶縁膜からなるサイドウォール２８が形成されている。このサイドウォール２８の幅によりＬＤＤ領域２３の幅が規定される。
ソース／ドレイン領域３３には、それぞれ例えばタングステンからなるプラグ層４３を介して例えばＡｌからなる配線４４，４５が接続されている。
【００３８】
ＮＭＯＳトランジスタ２は、半導体基体１０内にＰ型半導体ウエル領域１８Ｗが形成されて構成される。
そして、このＰ型半導体ウエル領域１８Ｗ内にＮ+のソース／ドレイン領域３４が形成される。これらソース／ドレイン領域３４の内側（チャネル側）にはＮ型の低濃度のＬＤＤ領域２４が形成されている。
チャネル上にはゲート酸化膜１９を介して、多結晶シリコン膜２０とタングステン膜２１との積層構造からなるゲート電極２２が形成されている。
ゲート電極２２の側壁には、絶縁膜からなるサイドウォール２８が形成されている。このサイドウォール２８の幅によりＬＤＤ領域２４の幅が規定される。
ソース／ドレイン領域３４には、それぞれ例えばタングステンからなるプラグ層４３を介して例えばＡｌからなる配線４６，４７が接続されている。
【００３９】
尚、Ｐ型半導体ウエル領域１８Ｗを構成するＰ型不純物領域１８は、ＮＰＮトランジスタ３とＬＰＮＰトランジスタ４との間にも形成されて、これらトランジスタ３，４を分離するチャネルストップ領域１８Ｃを兼用する。
【００４０】
縦型ＮＰＮバイポーラトランジスタ（ＮＰＮトランジスタ）３は、シリコン基板１１及びＮ型のエピタキシャル層１３から成る半導体基体１０の内部にＮ+ の埋め込み領域１２が形成されて構成されている。
そして、Ｎ型のエピタキシャル層１３内に、Ｐ型のベース領域（真性ベース領域及びリンクベース領域）２５及びグラフトベース領域３３が形成され、さらにＮ+ のエミッタ領域２６が形成されている。
また、コレクタ取り出し部では、Ｎ+ の埋め込み領域１２に接続するように、高濃度のＮ型不純物をドーピングして成るコレクタ取り出し領域１６が形成されている。そして、このコレクタ取り出し領域１６内の表面に、さらに高濃度のＮ型不純物領域３４によりコレクタ取り出し部が形成されている。
エミッタ領域２６には多結晶シリコン膜３０から成るエミッタ電極が接続されている。
そして、グラフトベース領域３３、エミッタ電極３０、コレクタ取り出し部３４にはそれぞれ例えばＡｌからなる金属電極４８，４９，５０が接続されている。
このような構成により、このバイポーラトランジスタ３は、いわゆるポリウォッシュドエミッタ構造の縦型バイポーラトランジスタとなっている。
【００４１】
横型ＰＮＰバイポーラトランジスタ（ＬＰＮＰトランジスタ）４は、シリコン基板１１及びＮ型のエピタキシャル層１３から成る半導体基体１０の内部にＮ+ の埋め込み領域１２が形成されて構成されている。
そして、Ｎ型のエピタキシャル層１３内に、Ｐ+ のエミッタ領域／コレクタ領域３３が形成されている。
このような構成により、Ｎ型のエピタキシャル層１３をベース領域として、その表面付近をキャリアの移動に用いる横型のバイポーラトランジスタが構成されている。
ベース取り出し部では、Ｎ型の埋め込み領域１２に接続するように、高濃度のＮ型不純物をドーピングして成るベース取り出し領域１６が形成されている。そして、このベース取り出し領域１６内の表面に、さらに高濃度のＮ型不純物領域３４によりベース取り出し部が形成されている。
そして、エミッタ領域３３、コレクタ領域３３、ベース取り出し部３４にはそれぞれ例えばタングステンからなるプラグ層４３を介して例えばＡｌからなる配線６０，６１，６２が接続されている。
【００４２】
本実施の形態では、特にＬＰＮＰトランジスタ４において、Ｎ型のエピタキシャル層１３が半導体基体１０の表面まで残っている部分即ちエミッタ領域３３とコレクタ領域３３との間の部分を覆って、絶縁膜２８が形成され、その上に多結晶シリコン膜３０が形成されている。
【００４３】
絶縁膜２８は、ＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２において、ゲート電極２２の側壁に形成されたサイドウォール２８と同一の絶縁膜により形成することができる。
また、多結晶シリコン膜３０は、ＮＰＮトランジスタ３におけるエミッタ電極の多結晶シリコン膜３０と同一の多結晶シリコン膜により形成することができる。
さらに、ＰＭＯＳトランジスタ１のソース／ドレイン領域と、ＮＰＮトランジスタ３のグラフトベース領域と、ＬＰＮＰトランジスタ４のエミッタ領域／コレクタ領域とは、不純物濃度や深さを同一としたＰ型不純物領域３３とすることができる。
このように、他のトランジスタの絶縁膜や多結晶シリコン膜と同一の膜により形成することにより、同一の工程で同時に形成することができる。
【００４４】
さらに、本実施の形態では、ＮＰＮトランジスタ３及びＬＰＮＰトランジスタ４において、多結晶シリコン膜３０上に反射防止膜３１が形成されている。
この反射防止膜３１が形成されていることにより、この構成を製造する際に次の利点を有する。
【００４５】
１）多結晶シリコン膜３０をパターニングするために、レジスト膜を形成してフォトリソグラフィを行う工程において、反射防止膜３１があるために、多結晶シリコン膜３０の表面で露光光が反射されることを防止することができる。
多結晶シリコン膜３０の表面で露光光が反射されると、レジスト膜の露光状態が設計条件と変わってしまい、多結晶シリコン膜を所望のパターンに形成できないおそれがある。
【００４６】
２）ＮＰＮトランジスタ３やＬＰＮＰトランジスタ４の不純物領域を形成するために、多結晶シリコン膜３０をマスクとしてイオン注入する工程において、反射防止膜３１によりイオン注入の不純物が多結晶シリコン膜３０に入ることを防ぐ。
特にＮＰＮトランジスタ３では、グラフトベース領域はＰ型であり、エミッタ電極の多結晶シリコン膜３０はエミッタ領域２６を形成するためにＮ型にドープされており、グラフトベース領域を形成するイオン注入工程でＰ型の不純物が多結晶シリコン膜３０に入ってしまうと、多結晶シリコン膜３０のＮ型の濃度が変化して、所望の濃度のエミッタ領域２６を形成することができないおそれがある。
【００４７】
また、本実施の形態では、ＬＰＮＰトランジスタ４において、エミッタ領域３３（３３Ｅ）の左の多結晶シリコン膜３０を、プラグ層４３を通じてエミッタ領域３３（３３Ｅ）に接続される配線６０に接続させている。
これにより、多結晶シリコン膜３０をエミッタ領域３３（３３Ｅ）と同電位とすることができ、多結晶シリコン膜３０が浮遊電位とならない。
【００４８】
尚、図２の断面図では、ＬＰＮＰトランジスタ４において、多結晶シリコン膜３０が２カ所に分かれて形成されているが、実際には、エミッタ領域３３（３３Ｅ）のパターンの周囲にリング状のパターンで多結晶シリコン膜３０が形成される。
従って、図２の断面以外で２カ所の多結晶シリコン膜３０はつながっており、右側の多結晶シリコン膜３０もエミッタ領域３３（３３Ｅ）と同電位となる。
【００４９】
尚、エミッタ領域３３（３３Ｅ）と同電位にする代わりに、多結晶シリコン膜３０をコレクタ領域３３（３３Ｃ）の配線６１と接続してコレクタ領域３３（３３Ｃ）と同電位にする構成も可能である。
【００５０】
次に、本実施の形態の図１及び図２に示した半導体装置の製造方法を、図３〜図８を参照して説明する。
図３Ａは図１に対応する部分を示し、図３Ｂは図２に対応する部分を示す。
以下図４〜図８も同様とする。
【００５１】
まず、第１導電型この例ではＰ型のシリコン基板１１（図３Ａ及び図３Ｂ参照）を用意し、これを熱酸化によって表面に酸化膜（図示せず）を例えば３００ｎｍの厚さに形成する。
【００５２】
次に、レジスト塗布及びリソグラフィー技術によって、シリコン基板１１の上のＮＰＮトランジスタ形成部（３）とＬＰＮＰトランジスタ形成部（４）、及びＰＭＯＳトランジスタ形成部（１）とに相当する位置に開口を有する所定のパターンのレジスト膜を形成する。
次に、このレジスト膜をエッチングマスクに用いて、シリコン基板１１の表面に形成された酸化膜を例えばフッ酸を用いたウエットエッチングによってエッチングを行い、開口部を形成する。
その後、エッチングマスクに用いたフォトレジストを除去する。フォトレジストの除去には過酸化水素と硫酸との混合液を用いる。
【００５３】
そして、酸化アンチモン（Ｓｂ2 Ｏ3 ）の固体ソースを用いた１２００℃・６０分間の熱拡散処理によって、酸化膜に形成した開口部を通じて、シリコン基板１１中にアンチモンを拡散させ、第２導電型この例ではＮ型（Ｎ+ ）の埋め込み領域１２を形成する。
これにより、ＮＰＮトランジスタ形成部（３）とＬＰＮＰトランジスタ形成部（４）、及びＰＭＯＳトランジスタ形成部（１）にＮ型の埋め込み領域１２が形成される。
【００５４】
その後、フッ酸を用いたウエットエッチングを行って、酸化膜を選択的に除去する。
【００５５】
次に、エピタキシャル成長法によって、シリコン基板１１上に例えば厚さ１μｍ・抵抗率１ΩｃｍのＮ型エピタキシャル層１３を形成する。
これにより、シリコン基板１１とＮ型エピタキシャル層１３とから成る半導体基体１０を形成する。
【００５６】
次に、ＬＯＣＯＳ法によって、Ｎ型エピタキシャル層１３に素子分離層１５を形成する。
即ちＮ型エピタキシャル層１３の表面を熱酸化することにより、例えば厚さが３０ｎｍの酸化シリコン膜１４を形成し、さらに減圧ＣＶＤ（化学的気相成長）法によって、酸化シリコン膜１４上に窒化シリコン膜（図示せず）を例えば１００ｎｍの厚さに形成する。次に、窒化シリコン膜を反応性イオンエッチングにより選択的に除去した後、残された窒化シリコン膜を耐酸化性マスクに用いて１０５０℃のウエット酸素雰囲気中でＮ型エピタキシャル層１３の表面を熱酸化して、例えば厚さが４５０ｎｍの素子分離層１５を形成する。その後、窒化シリコン膜を例えば１５０℃の熱燐酸で選択的にエッチング除去する。
【００５７】
続いて、ＮＰＮトランジスタ形成部（３）及びＬＰＮＰトランジスタ形成部（４）のＮ型エピタキシャル層１３に、埋め込み領域１２に接続する取り出し領域をＮ型領域１６で形成する。
このＮ型領域１６は、このＮ型領域となる部分のみ選択的に開口したレジスト膜（図示せず）を形成した後、このレジスト膜をエッチングマスクに用いて、エネルギー５００ｋｅＶでドーズ量２×１０12個／ｃｍ2 、エネルギー７０ｋｅＶでドーズ量７×１０15個／ｃｍ2 の条件でリンをイオン注入することにより形成される。
その後、通常のレジスト剥離技術によって、エッチングマスクに用いたレジスト膜を除去する。
【００５８】
次に、ＭＯＳトランジスタ１，２の形成を行う。
まず、ＰＭＯＳトランジスタの形成部（１）のＮ型エピタキシャル層１３に、例えばリンをエネルギー６００ｋｅＶでドーズ量５×１０12個／ｃｍ2 となる条件とエネルギー３００ｋｅＶでドーズ量３×１０12個／ｃｍ2 となる条件でイオン注入することにより、Ｎ型半導体ウエル領域１７を形成する。
さらに、Ｖｔｈ制御用として、例えばホウ素をエネルギー２０ｋｅＶでドーズ量５×１０12個／ｃｍ2 なる条件でイオン注入する。
【００５９】
次に、ＮＭＯＳトランジスタ形成部（２）のＮ型エピタキシャル層１３及びシリコン基板１１と、ＮＰＮトランジスタ形成部（３）及びＬＰＮＰトランジスタ形成部（４）の間のＮ型エピタキシャル層１３及びシリコン基板１１とに、Ｐ型不純物例えばホウ素をエネルギー８００ｋｅＶでドーズ量５×１０12個／ｃｍ2 とエネルギー３５０ｋｅＶでドーズ量５×１０12個／ｃｍ2 とエネルギー１００ｋｅＶでドーズ量５×１０12個／ｃｍ2 となる条件でイオン注入する。これにより、Ｐ型半導体ウエル領域１８（１８Ｗ）とチャネルストップ領域１８（１８Ｃ）となるＰ型不純物導入領域１８が形成される。
さらに、Ｖｔｈ制御用に例えばエネルギー２０ｋｅＶでドーズ量２×１０12個／ｃｍ2 なる条件でイオン注入する（以上図３Ａ及び図３Ｂ参照）。
その後、ゲート酸化膜形成の前処理として、フッ酸を用いたウエットエッチングによって酸化シリコン膜１４を除去する。
【００６０】
次に、８５０℃のウエット酸素雰囲気中で５分間の酸化を行う。
これにより、素子分離層１５以外の領域にゲート酸化膜１９を例えば５ｎｍの厚さに形成する。
【００６１】
続いて、例えば減圧ＣＶＤ法によって、ゲート電極となる多結晶シリコン膜２０を例えば１００ｎｍの厚さに形成する。
その後、三塩化酸化燐（ＰＯＣｌ3 ）を用いたプレデポジションによって、多結晶シリコン２０中にリンを高濃度に導入する。
次に、例えばＣＶＤ法によって、タングステンシリサイド膜２１を例えば１００ｎｍの厚さに形成する。続いて、通常のリソグラフィー技術と反応性イオンエッチングとによって、ＭＯＳトランジスタのゲート電極部を残して、それ以外の部分のタングステンシリサイド膜２１と多結晶シリコン膜２０とを選択的にエッチング除去する。
その結果、ＰＭＯＳトランジスタ形成部（１）及びＮＭＯＳトランジスタ形成部（２）において、多結晶シリコン膜２０とタングステンシリサイド膜２１とから成るタングステンポリサイド構造のゲート電極２２が形成される（以上図４Ａ及び図４Ｂ参照）。
【００６２】
次に、ＰＭＯＳトランジスタ形成部（１）において、ゲート電極２２の両側のＮ型半導体ウエル領域１７に、Ｐ型不純物の例えば二フッ化ホウ素（ＢＦ2 ）をエネルギー２５ｋｅＶでドーズ量２×１０13個／ｃｍ2 となる条件でイオン注入することによって、Ｐ型のＬＤＤ領域２３を形成する。
【００６３】
また、ＮＭＯＳトランジスタ形成部（２）において、ゲート電極２２の両側のＰ型半導体ウエル領域１８Ｗに、Ｎ型不純物の例えば砒素をエネルギー６０ｋｅＶでドーズ量３．５×１０13個／ｃｍ2 となる条件でイオン注入することによって、Ｎ型のＬＤＤ領域２４を形成する。
【００６４】
次いで、ＮＰＮトランジスタ形成部（３）において、Ｐ型不純物の例えば二フッ化ホウ素をエネルギー３０ｋｅＶでドーズ量５×１０13個／ｃｍ2 となる条件でイオン注入することによって、真性ベース及びリンクベース領域２５を形成する。
続いて、同一の開口より、コレクタの選択的イオン注入（ＳＩＣ：Selective Ion implantation of Collector ）として、Ｎ型不純物の例えばリンをエネルギー１２０ｋｅＶでドーズ量２×１０12個／ｃｍ2 及びエネルギー３６０ｋｅＶでドーズ量３×１０12個／ｃｍ2 となる条件でイオン注入することによって、ＳＩＣ２７を形成する（以上図５Ａ及び図５Ｂ参照）。
ここで、ＮＰＮバイポーラトランジスタ３の真性ベースとリンクベースを兼ねる領域２５は、後に形成するエミッタ取り出し部の多結晶シリコン膜３０のサイズ（幅）と同程度のサイズ（幅）で構わない。
【００６５】
その後、例えばＣＶＤ法によって、ＬＤＤ形成のための酸化シリコン膜２８を例えば２００ｎｍの厚さに形成する。
【００６６】
次に、通常のリソグラフィー技術と反応性イオンエッチングとによって、酸化シリコン膜２８にＮＰＮトランジスタ３のエミッタとなる部分に開口部２９を形成する。
【００６７】
次に、Ｎ型不純物の砒素が高濃度にドーピングされた多結晶シリコン膜３０を例えば１５０ｎｍ、減圧ＣＶＤ法によって形成する。
続いて、シリコン酸化膜をＣＶＤ法によって、１０ｎｍの厚さに形成し、さらにシリコン窒化酸化膜をＣＶＤ法によって１１０ｎｍの厚さに形成することにより、反射防止膜３１を形成する。
【００６８】
さらに、表面を覆ってフォトレジスト３２を形成し、このフォトレジスト３２に対して、通常のリソグラフィー技術によって、ＮＰＮトランジスタ３のエミッタ電極の多結晶シリコン膜３０と、ＬＰＮＰトランジスタ４のベース幅を決めるためのパターニングを行う。
次に、フォトレジスト３２をマスクとした反応性イオンエッチングによって、反射防止膜３１、多結晶シリコン膜３０を連続してエッチングして、これらをパターニングする（以上図６Ａ及び図６Ｂ参照）。
そして、図６Ｂに示すＬＰＮＰトランジスタ４の多結晶シリコン膜３０のパターンの間隔により、ベース幅が規定されることになる。
【００６９】
引き続き、フォトレジスト３２をマスクとして、ＲＩＥによりシリコン酸化膜２８をエッチングすることにより、ＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２のゲート電極２２の側部にサイドウォール２８を形成する。
このとき、ＬＰＮＰトランジスタ４では、後にベース領域となる部分のＮ型のエピタキシャル層１３を覆って、シリコン酸化膜２８及び多結晶シリコン膜３０が形成されているため、この部分へはＲＩＥによるダメージが導入されないようにすることができる。
【００７０】
その後、フォトレジスト３２を除去する。
ＬＰＮＰトランジスタ４では、後にベース領域となる部分のＮ型のエピタキシャル層１３を覆って、シリコン酸化膜２８、多結晶シリコン膜３０、反射防止膜３１が残る（以上図７Ａ及び図７Ｂ参照）。
【００７１】
次に、ＣＶＤ法によって、シリコン酸化膜（図示せず）を例えば１０ｎｍ程度の厚さに形成し、熱酸化によってシリコン酸化膜を１２ｎｍに成長させる。
続いて、ＮＭＯＳトランジスタ２、ＮＰＮトランジスタ３、ＬＰＮＰトランジスタ４の各形成領域に、Ｎ型の不純物として、例えば砒素をエネルギー３５ｋｅＶでドーズ量５×１０15個／ｃｍ2 の条件でイオン注入する。
このようにして、それぞれＮ型不純物領域３４により、ＮＭＯＳトランジスタ２のソース・ドレイン領域、ＮＰＮトランジスタのコレクタ取り出し部、及びＬＰＮＰトランジスタ４のベース取り出し部を形成する。
【００７２】
次に、ＰＭＯＳトランジスタ１、ＮＰＮトランジスタ３、ＬＰＮＰトランジスタ４の各形成領域に、Ｐ型の不純物として、例えば二フッ化ホウ素をエネルギー３５ｋｅＶでドーズ量３×１０15個／ｃｍ2 の条件でイオン注入する。
このようにして、それぞれＰ型不純物領域３３により、ＰＭＯＳトランジスタ１のソース・ドレイン領域、ＮＰＮトランジスタ３のグラフトベース領域、及びＬＰＮＰトランジスタ４のエミッタ領域３３Ｅ／コレクタ領域３３Ｃを形成する（以上図８Ａ及び図８Ｂ参照）。
【００７３】
ここで、ＮＰＮトランジスタ３のグラフトベース領域及びＬＰＮＰトランジスタ４のエミッタ領域／コレクタ領域は、多結晶シリコン膜３０とその上部の反射防止膜３１によって自己整合的に位置が決められる。
従って、ＬＰＮＰトランジスタ４においては、多結晶シリコン膜３０の幅により、エミッタ−コレクタ間の距離が規定される。
【００７４】
また、ＮＰＮトランジスタ３のグラフトベース領域及びＬＰＮＰトランジスタ４のエミッタ領域／コレクタ領域を形成するためにＰ型不純物をイオン注入する際に反射防止膜３１がマスクとなっているので、Ｐ型不純物のピーク濃度が反射防止膜３１内部に留まるため、多結晶シリコン膜３０中にはＰ型不純物が導入されない。
【００７５】
その後は、通常のＢｉＣＭＯＳ半導体装置の製造工程と同様の工程を経る。
例えば、まず、不純物の活性化のための熱処理をＲＴＡ（ラピッドサーマルアニール）で１０００℃で１０秒間行い、全面にホウ素リンシリケートガラス（ＢＰＳＧ）膜から成る層間絶縁膜３５を形成し、９００℃で２０分間Ｎ2 雰囲気中でリフローを行うことで層間絶縁膜３５表面の平滑化を行う。
【００７６】
次に、層間絶縁膜３５に対して、配線を接続するためのプラグ層４３を埋める開口部（コンタクトホール）を形成する。
即ちＰＭＯＳトランジスタ１のソース・ドレイン領域３３に達する開口部３６，３７、ＮＭＯＳトランジスタ２のソース・ドレイン領域３４に達する開口部３８，３９、ＮＰＮトランジスタ３の外部ベース領域３３に達する開口部４０、エミッタ電極の多結晶シリコン膜３０に達する開口部４１、高濃度Ｎ型領域３４に達する開口部４２、ＬＰＮＰトランジスタ４のベース取り出し電極３０に達する開口部５２、エミッタ領域３３に達する開口部５３、コレクタ領域３３に達する開口部５４、そして、ベース取り出し部３４に達する開口部５５を形成する。
【００７７】
次に、通常の配線形成技術によって、各開口部３６〜４２、及び５２〜５５の内部に例えばタングステンから成るプラグ層４３を形成した後、対応するプラグ層４３を介して、各部に接続される配線を形成する。
即ちＰＭＯＳトランジスタ１のソース・ドレイン領域３３に接続する配線４４，４５、ＮＭＯＳトランジスタ２のソース・ドレイン領域３４に接続する配線４６，４７、ＮＰＮトランジスタ３の外部ベース領域３３に接続する配線４８、エミッタ電極の多結晶シリコン膜３０に接続する配線４９、高濃度Ｎ型領域３４に接続する配線５０、ＬＰＮＰトランジスタ４の多結晶シリコン膜３０とエミッタ領域３３Ｅに接続する配線６０、コレクタ領域３３Ｃに接続する配線６１、ベース取り出し領域３４に接続する配線６２を形成する。
【００７８】
このようにして、半導体基体１０に、ＰＭＯＳトランジスタ１、ＮＭＯＳトランジスタ２、ＮＰＮバイポーラトランジスタ３、及びＬＰＮＰトランジスタ４が形成され、図１及び図２に示したＢｉＣＭＯＳ半導体装置を製造することができる。
【００７９】
上述の本実施の形態によれば、ＬＰＮＰトランジスタ４において、ベース領域となるＮ型のエピタキシャル層１３の上部がシリコン酸化膜２８及び多結晶シリコン膜３０で覆われているため、ベース領域１３の表面にエッチングのダメージが導入されることが防止される。
【００８０】
これにより、ＬＰＮＰトランジスタ４において、表面再結合電流の増加による低電流での電流増幅率ｈＦＥの低下を防止することができる。
従って、ＢｉＣＭＯＳ半導体装置の信頼性の向上を図ることができる。
【００８１】
また、ＬＰＮＰトランジスタ４において、多結晶シリコン膜３０により、自己整合的に高濃度のエミッタ領域及びコレクタ領域が形成されている。
これにより、シリコン酸化膜２８及び多結晶シリコン膜３０が覆っていない部分のＮ型のエピタキシャル層１３の表面が高濃度のエミッタ領域及びコレクタ領域となり、表面にエッチングのダメージが導入されたとしても、特性への影響が少ない。
しかも、多結晶シリコン膜３０により、エミッタ−コレクタ間の間隔を規定することができる。
【００８２】
また、ＮＰＮトランジスタ３においても、Ｎ型のエピタキシャル層１３の上部がシリコン酸化膜２８及び多結晶シリコン膜３０で覆われているため、ベース領域１３の表面にエッチングのダメージが導入されることが防止される。
そして、エミッタ電極の多結晶シリコン３０により、自己整合的に高不純物濃度のグラフトベース領域が形成されているため、このグラフトベース領域では表面にエッチングのダメージが導入されたとしても、特性への影響が少ない。
【００８３】
また、本実施の形態によれば、ＮＰＮトランジスタ３及びＬＰＮＰトランジスタ４において、多結晶シリコン膜３０上に反射防止膜３１が形成されているため、露光の際のレジスト膜のパターンを所望のパターンで形成することができる。
また、Ｐ型不純物領域３３を形成するイオン注入の際に、不純物のピーク濃度がこの反射防止膜３１の内部に留まり、多結晶シリコン膜３０へのＰ型不純物の導入を防止することができる。
【００８４】
また、ＭＯＳトランジスタ１，２のゲート電極２２の側壁のサイドウォールを形成する絶縁膜２８と、ＮＰＮトランジスタ３のエミッタ電極の多結晶シリコン膜３０の下の絶縁膜２８、及びＬＰＮＰトランジスタ４のエミッタ領域とコレクタ領域の間のベース領域１３を覆う絶縁膜２８が、同一の絶縁膜で形成されていることにより、これらを同一工程で同時に形成することができる。
同様に、ＮＰＮトランジスタ３のエミッタ電極の多結晶シリコン膜３０と、ＬＰＮＰトランジスタ４のエミッタ領域とコレクタ領域の間のベース領域１３を覆う多結晶シリコン膜３０とが同一の多結晶シリコン膜で形成されていることにより、これらを同一工程で同時に形成することができる。
さらに、ＰＭＯＳトランジスタ１のソース／ドレイン領域３３と、ＮＰＮトランジスタ３の外部ベース領域と、ＬＰＮＰトランジスタ４のエミッタ領域３３Ｅ及びコレクタ領域３３Ｃとが、不純物濃度や深さが同一のＰ型不純物領域３３とされていることから、これらを同一工程で同時に形成することができる。
【００８５】
このように、他のトランジスタを構成する膜と同一の膜により構成することにより、同一工程で同時に形成することができる。即ち別々に形成する場合と比較して、工程数を削減することができる。
従って、本実施の形態により、製造工程数を増加させることなく、ＢｉＣＭＯＳ半導体装置の特性を改善することができる。
【００８６】
さらに、ＬＰＮＰトランジスタ４において、エミッタ領域３３Ｅとコレクタ領域３３Ｅとの間のベース領域１３を覆う多結晶シリコン膜３０がエミッタ領域３３Ｅ（或いはコレクタ領域３３Ｃ）の配線と接続されていることにより、多結晶シリコン膜３０をエミッタ領域３３Ｅ（或いはコレクタ領域３３Ｃ）と同電位にすることができる。
これにより、多結晶シリコン膜３０が浮遊電位とならない。
【００８７】
続いて、本発明の他の実施の形態について説明する。
本実施の形態は、特に横型バイポーラトランジスタの構成を従来の構成と変えることにより、高集積化を可能にした場合である。
【００８８】
図９Ａ及び図９Ｂは、本発明の他の実施の形態としてＢｉＣＭＯＳ半導体装置の概略構成図（断面図）を示す。
図９Ａは、ＢｉＣＭＯＳ半導体装置のうち、ＰＭＯＳトランジスタ部、ＮＭＯＳトランジスタ部、縦型ＮＰＮバイポーラトランジスタ部を示し、図９Ｂは、横型ＰＮＰバイポーラトランジスタ部を示している。
図９Ａ及び図９Ｂに示すように、本実施の形態のＢｉＣＭＯＳ半導体装置は、図１及び図２に示した先の実施の形態のＢｉＣＭＯＳ半導体装置と同様に、Ｐ型のシリコン基板１１及びその上のＮ型のシリコンエピタキシャル層１３から成る半導体基体１０に、ＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２、縦型ＮＰＮバイポーラトランジスタ（以下ＮＰＮトランジスタとする）３、横型ＰＮＰバイポーラトランジスタ（以下ＬＰＮＰトランジスタとする）５とを有して成る。
【００８９】
そして、図９Ａに示すＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２、並びにＮＰＮトランジスタ３は、図１と同一の構成となっている。
【００９０】
本実施の形態においては、特に図９Ｂに示すＬＰＮＰトランジスタ５の構成に特徴を有しており、図２のＬＰＮＰトランジスタ４の構成とは異なっている。
具体的には、ＬＰＮＰトランジスタ５において、Ｎ型の半導体エピタキシャル層１３内に形成された、Ｐ型のエミッタ領域３３Ｅと及びＰ型のコレクタ領域３３Ｃとの間にＮ+ のベース取り出し領域２６（２６Ｂ）を形成している。
さらに、ベース取り出し部では、ベース取り出し領域２６（２６Ｂ）のシリコンに接するように多結晶シリコン膜３０が形成されている。
この多結晶シリコン膜３０は、半導体基体１０のシリコン上の絶縁膜２８の開口５１を通じてシリコンに接している。
また、この多結晶シリコン膜３０上には、反射防止膜３１が形成されている。
【００９１】
そして、ベース取り出し部の多結晶シリコン膜３０の幅によって、自己整合的にエミッタ−コレクタ間の距離が規定されている。
【００９２】
即ちＬＰＮＰトランジスタ５のベース取り出し部が、ＮＰＮトランジスタ３のエミッタ取り出し部と同様の構成となっている。
これにより、ＬＰＮＰトランジスタ５のベース取り出し部を、ＮＰＮトランジスタ３のエミッタ取り出し部と同一工程で同時に形成することができる。
【００９３】
また、ＬＰＮＰトランジスタ５が上述の構成となっているため、ベース取り出し部をエミッタ領域−コレクタ領域間に形成することができ、これによりＬＰＮＰトランジスタ５の占有面積を低減することができる。
図２のＬＰＮＰトランジスタ４と比較しても占有面積が低減されていることがわかる。
【００９４】
尚、この場合は、多結晶シリコン膜３０にはベース取り出し用の配線６４が接続されているので、多結晶シリコン膜３０が浮遊状態にはならない。
従って、多結晶シリコン膜３０をエミッタ領域３３Ｅ或いはコレクタ領域３３Ｃと同電位にする必要はない。
【００９５】
ＬＰＮＰトランジスタ５のその他の構成は、図２に示したＬＰＮＰトランジスタ４と同様であるので、重複説明を省略する。
【００９６】
次に、本実施の形態の図９Ａ及び図９Ｂに示した半導体装置の製造方法を、図１０〜図１５を参照して説明する。
図１０Ａは図９Ａに対応する部分を示し、図１０Ｂは図９Ｂに対応する部分を示す。以下図１１〜図１５も同様とする。
尚、先の実施の形態の製造方法とほぼ同一の製造工程については、説明を簡略化する。
【００９７】
まず、第１導電型この例ではＰ型のシリコン基板１１に対して、そのＮＰＮトランジスタ形成部（３）とＬＰＮＰトランジスタ形成部（４）、及びＰＭＯＳトランジスタ形成部（１）にＮ型（Ｎ+ ）の埋め込み領域１２を形成する。
次に、エピタキシャル成長法によって、シリコン基板１１上に例えば厚さ１μｍ・抵抗率１ΩｃｍのＮ型エピタキシャル層１３を形成し、シリコン基板１１とＮ型エピタキシャル層１３とから成る半導体基体１０を形成する。
さらに、ＬＯＣＯＳ法によって、Ｎ型エピタキシャル層１３に素子分離層１５を形成する。
【００９８】
続いて、ＮＰＮトランジスタ形成部（３）のＮ型のエピタキシャル層１３に、埋め込み領域１２に接続する高濃度のＮ型の取り出し領域１６を形成する。
本実施の形態では、ＬＰＮＰトランジスタ形成部（５）には、この高濃度のＮ型の取り出し領域１６を形成しない。
【００９９】
次に、ＰＭＯＳトランジスタ形成部（１）のＮ型エピタキシャル層１３に、Ｎ型半導体ウエル領域１７を形成する。
続いて、ＮＭＯＳトランジスタ形成部（２）と、ＮＰＮトランジスタ形成部（３）−ＬＰＮＰトランジスタ形成部（５）間とに、Ｐ型半導体ウエル領域１８（１８Ｗ）とチャネルストップ領域１８（１８Ｃ）となるＰ型不純物導入領域１８を形成する（以上図１０Ａ及び図１０Ｂ参照）。
【０１００】
次に、酸化膜１４をいったん除去した後、素子分離層１５以外の領域にゲート酸化膜１９を形成する。
続いて、ゲート電極となる多結晶シリコン膜２０を形成し、この多結晶シリコン２０膜中にリンを高濃度に導入する。
次に、多結晶シリコン膜２０上にタングステンシリサイド膜２１を形成する。
そして、ＭＯＳトランジスタのゲート電極部を残して、それ以外の部分のタングステンシリサイド膜２１と多結晶シリコン膜２０とを選択的にエッチング除去して、ＰＭＯＳトランジスタ形成部（１）及びＮＭＯＳトランジスタ形成部（２）において、多結晶シリコン膜２０及びタングステンシリサイド膜２１から成るゲート電極２２を形成する（以上図１１Ａ及び図１１Ｂ参照）。
【０１０１】
次に、ＰＭＯＳトランジスタ形成部（１）において、イオン注入によりゲート電極２２の両側のＮ型半導体ウエル領域１７に、Ｐ型のＬＤＤ領域２３を形成する。
また、ＮＭＯＳトランジスタ形成部（２）において、イオン注入によりゲート電極２２の両側のＰ型半導体ウエル領域１８に、Ｎ型のＬＤＤ領域２４を形成する。
さらに、ＮＰＮトランジスタ形成部（３）において、Ｐ型不純物のイオン注入により真性ベース及びリンクベースとなる領域２５を形成する。
続いて、同一の開口より、Ｎ型不純物のイオン注入によりＳＩＣ２７を形成する（以上図１２Ａ及び図１２Ｂ参照）。
【０１０２】
次に、全面に酸化シリコン膜２８を形成した後、酸化シリコン膜２８にＮＰＮトランジスタ３のエミッタとなる部分に開口部２９を形成する。
この工程において、同時に、酸化シリコン膜２８にＬＰＮＰトランジスタ５のベース取り出しのための開口部５１を形成する。
【０１０３】
次に、Ｎ型不純物が高濃度にドーピングされた多結晶シリコン膜３０を全面的に形成する。このとき、ＬＰＮＰトランジスタ５のベース引き出し部では、絶縁膜２８に形成された開口部５１を通じて多結晶シリコン膜３０が半導体基体１０のシリコンに接続される。
さらに、この多結晶シリコン膜３０の上に、シリコン酸化膜及びシリコン窒化酸化膜の積層から成る反射防止膜３１を形成する。
【０１０４】
次に、表面を覆ってフォトレジスト３２を形成し、このフォトレジスト３２に対して、ＬＰＮＰトランジスタ５のベース幅を決めるためのパターニングを行う。
次に、フォトレジスト３２をマスクとした反応性イオンエッチングによって、反射防止膜３１、多結晶シリコン膜３０を連続してエッチングして、これらをパターニングする（以上図１３Ａ及び図１３Ｂ参照）。
【０１０５】
引き続き、フォトレジスト３２をマスクとして、ＲＩＥによりシリコン酸化膜２８をエッチングすることにより、ゲート電極２２，２３の側部にサイドウォール２８を形成する。
このとき、ＬＰＮＰトランジスタ５では、後にベース領域となる部分のＮ型のエピタキシャル層１３を覆って、シリコン酸化膜２８及び多結晶シリコン膜３０が形成されているため、この部分へはＲＩＥによるダメージが導入されないようにすることができる。
【０１０６】
その後、フォトレジスト３２を除去する。
ＬＰＮＰトランジスタ５では、後にベース領域となる部分のＮ型のエピタキシャル層１３を覆って、シリコン酸化膜２８、多結晶シリコン膜３０、反射防止膜３１が残る（以上図１４及び図１４Ｂ参照）。
【０１０７】
次に、ＣＶＤ法によって、シリコン酸化膜（図示せず）を形成し、熱酸化によってシリコン酸化膜を成長させる。
続いて、ＮＭＯＳトランジスタ２、ＮＰＮトランジスタ３の各形成領域にＮ型の不純物をイオン注入して、それぞれＮ型不純物領域３４により、ＮＭＯＳトランジスタ２のソース・ドレイン領域及びＮＰＮトランジスタ３のコレクタ取り出し部を形成する。
さらに、ＰＭＯＳトランジスタ１、ＮＰＮトランジスタ３、ＬＰＮＰトランジスタ４の各形成領域にＰ型の不純物をイオン注入して、それぞれＰ型不純物領域３３により、ＰＭＯＳトランジスタ１のソース・ドレイン領域、ＮＰＮトランジスタ３のグラフトベース領域、及びＬＰＮＰトランジスタ５のエミッタ領域３３Ｅ／コレクタ領域３３Ｃを形成する（以上図１５Ａ及び図１５Ｂ参照）。
【０１０８】
ここで、ＮＰＮトランジスタ３のグラフトベース領域及びＬＰＮＰトランジスタ５のエミッタ領域３３Ｅ／コレクタ領域３３Ｃは、多結晶シリコン膜３０とその上部の反射防止膜３１によって自己整合的に位置が決められる。
従って、ＬＰＮＰトランジスタ５においては、多結晶シリコン膜３０の幅により、エミッタ−コレクタ間の距離が規定される。
【０１０９】
また、ＮＰＮトランジスタ３のグラフトベース領域及びＬＰＮＰトランジスタ５のエミッタ領域３３Ｅ／コレクタ領域３３Ｃを形成するためにＰ型不純物をイオン注入する際に反射防止膜３１がマスクとなっているので、Ｐ型不純物のピーク濃度が反射防止膜３１内部に留まるため、多結晶シリコン膜３０中にはＰ型不純物が導入されない。
【０１１０】
その後は、通常のＢｉＣＭＯＳ半導体装置の製造工程と同様にとする。
全面にホウ素リンシリケートガラス（ＢＰＳＧ）膜から成る層間絶縁膜３５を形成する。
この層間絶縁膜３５に対して、配線を接続するためのプラグ層４３を埋める開口部（コンタクトホール）を形成する。
即ちＰＭＯＳトランジスタ１の開口部３６，３７、ＮＭＯＳトランジスタ２の開口部３８，３９、ＮＰＮトランジスタ３の開口部４０，４１，４２を形成すると共に、ＬＰＮＰトランジスタ５のエミッタ領域３３に達する開口部５６、ベース取り出し電極の多結晶シリコン領域３０に達する開口部５７、コレクタ領域３３に達する開口部５８を形成する。
【０１１１】
次に、通常の配線形成技術によって、各開口部３６〜４２、及び５６〜５８の内部に例えばタングステンから成るプラグ層４３を形成した後、対応するプラグ層４３を介して、各部に接続される配線を形成する。
即ちＰＭＯＳトランジスタ１の配線４４，４５、ＮＭＯＳトランジスタ２の配線４６，４７、ＮＰＮトランジスタ３の配線４８，４９，５０を形成すると共に、ＬＰＮＰトランジスタ５のエミッタ領域３３に接続する配線６３、ベース取り出し電極の多結晶シリコン領域３０に接続する配線６４、コレクタ領域３３に接続する配線６５を形成する。
【０１１２】
このようにして、半導体基体１０に、ＰＭＯＳトランジスタ１、ＮＭＯＳトランジスタ２、ＮＰＮバイポーラトランジスタ３、及びＬＰＮＰトランジスタ４が形成され、図９Ａ及び図９Ｂに示したＢｉＣＭＯＳ半導体装置を製造することができる。
【０１１３】
上述の本実施の形態によれば、先の実施の形態と同様に、次の効果を有する。
即ち、絶縁膜２８及び多結晶シリコン膜３０により、ＬＰＮＰトランジスタ５のＮ型のエピタキシャル層１３の表面付近へ、ＲＩＥ等エッチングのダメージが導入されることが防止される。
また、多結晶シリコン膜３０の上に反射防止膜３１が形成されていることにより、多結晶シリコン膜３０を形成するレジスト膜のパターンの変化を防止することができると共に、エミッタ領域／コレクタ領域の形成のためのイオン注入の不純物が多結晶シリコン膜３０へ入ることを防止することができる。
【０１１４】
一方、本実施の形態によれば、特にＬＰＮＰトランジスタ５のベース引き出し部において、Ｎ型の多結晶シリコン膜３０が絶縁膜２８の開口を通じて半導体基体１０のシリコン表面に接続されているので、ベース引き出し部のＮ型の多結晶シリコン膜３０から半導体基体１０のシリコンへＮ型不純物を拡散させてＮ型のベース取り出し領域２６Ｂを形成することができる。
これにより、エミッタ−コレクタ間にベース取り出し部を配置することができ、エミッタ・ベース・コレクタの占有面積を低減することが可能になる。
図２のＬＰＮＰトランジスタ４と比較してもセルサイズが小さく、そのため寄生容量の小さいＬＰＮＰトランジスタ５を形成することができる。
【０１１５】
また、このＬＰＮＰトランジスタ５のベース引き出し部は、ＮＰＮトランジスタ３のエミッタ取り出し部と同様の構成とされていることにより、ＮＰＮトランジスタ３のエミッタ取り出し部と、同一工程で同時に形成することができ、製造工程数を増加させないで、セルサイズの縮小を図ることができる。
【０１１６】
また、本実施の形態によれば、シリコン酸化膜２８にＮＰＮトランジスタ３のエミッタ取り出し部の開口２９を形成する工程において、同時にＬＰＮＰトランジスタ５のベース取り出し部の開口５１を形成することにより、この開口５１を埋めてＮ型の多結晶シリコン膜３０を形成して、上述のようにＮ型の多結晶シリコン膜３０からＮ型不純物を拡散させてベース取り出し領域２６Ｂを形成し、エミッタ・ベース・コレクタの占有面積を低減することが可能になる。
【０１１７】
従って、本実施の形態では、特にＬＰＮＰトランジスタ５のセルサイズを縮小して素子を微細化することができるため、ＬＰＮＰトランジスタ５が形成されたＢｉＣＭＯＳ半導体装置の高集積化を図ることができる。
【０１１８】
尚、本実施の形態では、ＬＰＮＰトランジスタ５をＭＯＳトランジスタ１，２と共に同一半導体基体１０に形成したＢｉＣＭＯＳ半導体装置を構成したが、本発明はＢｉＣＭＯＳ半導体装置に限定されない。
ＭＯＳトランジスタが形成されないバイポーラ半導体装置においても、図１０Ｂに示すＬＰＮＰトランジスタ５の構成を採ることにより、同様にＬＰＮＰトランジスタ５の占有面積を低減して、バイポーラ半導体装置の高集積化を図ることができる。
【０１１９】
上述の各実施の形態では、横型バイポーラトランジスタとして、ＰＮＰ型トランジスタを採用して説明したが、ＮＰＮ型の横型バイポーラトランジスタにおいても、同様に本発明を適用することができる。
【０１２０】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【０１２１】
【発明の効果】
上述の本発明によれば、横型バイポーラトランジスタ及びＭＯＳトランジスタを有する半導体装置において、ＭＯＳトランジスタのサイドウォールを形成するために絶縁膜にエッチングを行う際に、絶縁膜により保護して横型バイポーラトランジスタの活性領域となるベース領域の表面にダメージが入ることを防止することができるため、例えば表面結合電流の増加による低電流での電流増幅率ｈＦＥの低下を防止して、横型バイポーラトランジスタの特性を良好にすることができる。従って、半導体装置の信頼性の向上を図ることができる。
【０１２４】
また、ＭＯＳトランジスタのゲート電極に形成されたサイドウォールと、このベース領域上の絶縁膜とを同一の絶縁膜で形成したことにより、同一工程で同時に形成することができ、半導体装置の製造工程数の削減を図ることができる。
【図面の簡単な説明】
【図１】 本発明の一実施の形態の半導体装置の概略構成図（断面図）である。
【図２】 本発明の一実施の形態の半導体装置の概略構成図（断面図）である。
【図３】Ａ、Ｂ 図１及び図２の半導体装置の製造工程を示す工程図である。
【図４】Ａ、Ｂ 図１及び図２の半導体装置の製造工程を示す工程図である。
【図５】Ａ、Ｂ 図１及び図２の半導体装置の製造工程を示す工程図である。
【図６】Ａ、Ｂ 図１及び図２の半導体装置の製造工程を示す工程図である。
【図７】Ａ、Ｂ 図１及び図２の半導体装置の製造工程を示す工程図である。
【図８】Ａ、Ｂ 図１及び図２の半導体装置の製造工程を示す工程図である。
【図９】 Ａ、Ｂ 本発明の他の実施の形態の半導体装置の概略構成図（断面図）である。
【図１０】Ａ、Ｂ 図９Ａ及び図９Ｂの半導体装置の製造工程を示す工程図である。
【図１１】Ａ、Ｂ 図９Ａ及び図９Ｂの半導体装置の製造工程を示す工程図である。
【図１２】Ａ、Ｂ 図９Ａ及び図９Ｂの半導体装置の製造工程を示す工程図である。
【図１３】Ａ、Ｂ 図９Ａ及び図９Ｂの半導体装置の製造工程を示す工程図である。
【図１４】Ａ、Ｂ 図９Ａ及び図９Ｂの半導体装置の製造工程を示す工程図である。
【図１５】Ａ、Ｂ 図９Ａ及び図９Ｂの半導体装置の製造工程を示す工程図である。
【図１６】Ａ、Ｂ 従来のＢｉＣＭＯＳ半導体装置の製造におけるサイドウォール形成後の概略構成図（断面図）である。
【符号の説明】
１ ＰＭＯＳトランジスタ、２ ＮＭＯＳトランジスタ、３ 縦型ＮＰＮバイポーラトランジスタ（ＮＰＮトランジスタ）、４，５ 横型ＰＮＰバイポーラトランジスタ（ＬＰＮＰトランジスタ）、１０ 半導体基体、１１ シリコン基板、１２ 埋め込み領域、１３ エピタキシャル層、１５ 素子分離層、１７ Ｎ型半導体ウエル領域、１８Ｗ Ｐ型半導体ウエル領域、１８Ｃ チャネルストップ領域、１９ ゲート酸化膜、２０ 多結晶シリコン膜、２１ ＷＳｉ膜、２２ ゲート電極、２３，２４ ＬＤＤ領域、２６ エミッタ領域、３５ 層間絶縁膜
【発明の属する技術分野】
本発明は、バイポーラトランジスタとＭＯＳトランジスタを有して成る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
バイポーラトランジスタとＣＭＯＳトランジスタとを共に同一基板に形成して成るＢｉＣＭＯＳ半導体装置は、バイポーラトランジスタの高精度アナログ処理能力や高速動作の長所とＣＭＯＳの高集積や低消費電力の長所を利用して高性能な半導体装置を実現することができる。
【０００３】
ここで、ＭＯＳトランジスタがＬＤＤ（Lightly Doped Drain ）構造を有する場合には、ゲート電極の側壁にサイドウォールを形成して、ＬＤＤ領域はゲート電極をマスクとして不純物導入することにより形成し、ソース／ドレイン領域は、ゲート電極及びサイドウォールをマスクとして不純物導入することにより形成している。
尚、ＬＤＤ構造とは、ＭＯＳトランジスタのドレイン領域に、低濃度の不純物領域であるＬＤＤを形成し、ゲート長縮小に伴う電界効果を緩和して、ゲート長の縮小を実現したものである。
【０００４】
上述のＢｉＣＭＯＳ半導体装置において、ＭＯＳトランジスタがＬＤＤ構造を有する場合にも、同様の方法によりＬＤＤ構造が形成される。
ここで、ＢｉＣＭＯＳ半導体装置の一例について、製造工程中のサイドウォール形成後の断面構造を、図１６Ａ及び図１６Ｂに示す概略断面構成図によって説明する。
図１６Ａは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、及び縦型ＮＰＮバイポーラトランジスタ（以下ＮＰＮトランジスタという）の概略断面構造図を示し、図１６Ｂは横型ＰＮＰトランジスタ（以下ＬＰＮＰトランジスタ；ラテラルＰＮＰの略）の概略断面構造図を示す。
【０００５】
図１６Ａ及び図１６Ｂに示すように、このＢｉＣＭＯＳ半導体装置は、ＰＭＯＳトランジスタ部１０１、ＮＭＯＳトランジスタ部１０２、ＮＰＮトランジスタ部１０３、及びＬＰＮＰトランジスタ部１０４とを有して成る。
Ｐ型の半導体基板１１１の上部に、Ｎ+ の埋め込み領域１１２がバイポーラトランジスタ部１０３，１０４及びＰＭＯＳトランジスタ部１０１に形成されている。半導体基板１１１上には、Ｎ型のエピタキシャル層１１３が形成されて半導体基体１１０が構成されている。
【０００６】
半導体基体１１０の表面には、ＬＯＣＯＳにより形成された素子分離層１１５が形成されていて、各部を分離している。
さらに高濃度のＮ型不純物をドーピングして成るコレクタ取り出し領域１１６が、ＮＰＮトランジスタ部１０３のコレクタ取り出し部、及びＬＰＮＰトランジスタ部１０４のベース取り出し部に形成されている。
【０００７】
ＰＭＯＳトランジスタ部１０１には、Ｎ型半導体ウエル領域１１７が形成されている。ＮＭＯＳトランジスタ部１０２には、Ｐ型半導体ウエル領域１１８Ｗとバイポーラトランジスタとのチャネルストップ領域１１８Ｃとを兼用するＰ型不純物領域１１８が形成されている。
【０００８】
また、各ＭＯＳトランジスタ部１０１，１０２の半導体基体１１０上には、ゲート酸化膜１１９が形成されて、その上にゲート電極ＧがＮ型多結晶シリコン膜１２０とタングステン膜１２１とから成るタングステンポリサイドで形成されている。
【０００９】
また、ＰＭＯＳトランジスタ部１０１のゲート電極Ｇの両側のＮ型半導体ウエル領域内にはＰ型のＬＤＤ領域１２４が形成されている。
一方、ＮＭＯＳトランジスタ部１０２には、同様にＮ型のＬＤＤ領域１２５が形成されている。
【００１０】
さらに、各ＭＯＳトランジスタ部１０１，１０２において、ゲート電極Ｇの側壁には、ＬＤＤ領域１２４，１２５の幅を決定する絶縁性のサイドウォール１２８が形成されている。
このサイドウォール１２８は、全面的に絶縁膜を形成した後、この絶縁膜に対して反応性イオンエッチング（ＲＩＥ）を行うことによって形成される。
【００１１】
【発明が解決しようとする課題】
このサイドウォール１２８を形成する反応性イオンエッチングの際には、素子分離層１１５と多結晶シリコン領域（ゲート電極Ｇ等）以外はシリコン部分即ちエピタキシャル層１１３が露出している。
このため、ＲＩＥによってシリコン部分へダメージが導入される。
【００１２】
このことは、通常のＭＯＳトランジスタを有するシリコン半導体装置の製造プロセスでは起こりうることである。
ＭＯＳトランジスタにおいては、上述のサイドウォール形成時にシリコン部分（エピタキシャル層）が露出する領域は、ソース／ドレイン領域である。
ソース／ドレイン領域は、高濃度不純物が導入される領域であるため、ＲＩＥによってダメージが導入されても、トランジスタの特性への影響は少ない。
【００１３】
しかしながら、図１６に示すＢｉＣＭＯＳ半導体装置では、バイポーラトランジスタ１０３，１０４が上述のシリコン部分が露出された領域に形成されるため、バイポーラトランジスタ１０３，１０４、特に半導体基体表面付近を使用する横型のバイポーラトランジスタ１０４において、ＲＩＥによってダメージが導入されることによりトランジスタの特性への影響が大きくなる。そして、例えば表面再結合電流の増加による低電流での電流増幅率ｈＦＥの低下、信頼性が悪化する等の問題が発生する。
【００１４】
従って、ＢｉＣＭＯＳ半導体装置においては、バイポーラトランジスタ部、特にその活性領域に、ＲＩＥによるダメージを導入しないことが重要である。
【００１５】
一方、横型バイポーラトランジスタは、通常エミッタ、ベース、コレクタの各領域を横に拡げて形成している。このため、縦型バイポーラトランジスタより占有面積が大きくなる。
半導体装置の高集積化を図るためには、この横型バイポーラトランジスタにおいても、その占有面積がより低減されることが望まれる。
【００１６】
上述した問題の解決のために、本発明においては、高集積化が可能な横型バイポーラトランジスタを有する半導体装置を提供するものである。
また、バイポーラトランジスタの特性が良好である半導体装置及びその製造方法を提供するものである。
【００１７】
【課題を解決するための手段】
本発明の半導体装置は、同一半導体基体に横型バイポーラトランジスタとＭＯＳトランジスタが形成され、横型バイポーラトランジスタは、ベース領域と、ベース領域内にそれぞれ形成されたエミッタ及びコレクタを有し、ＭＯＳトランジスタのゲート電極に形成されたサイドウォールと、横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域上を覆って形成された絶縁膜とが、同一の絶縁膜で形成されて成り、ベース領域上を覆うこの絶縁膜上に、電極層が形成され、横型バイポーラトランジスタの絶縁膜及び電極層は、エミッタの周囲に繋がって形成され、電極層は、エミッタの配線、コレクタの配線、ベース取り出し用の配線、のいずれかと接続されているものである。
【００２０】
上述の本発明の半導体装置の構成によれば、横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域上を覆って絶縁膜が形成されたことにより、この絶縁膜によりベース領域を保護することができる。
そして、ＭＯＳトランジスタのゲート電極に形成されたサイドウォールと、このベース領域上の絶縁膜とが、同一の絶縁膜で形成されたことにより、同一工程で形成することができると共に、ＭＯＳトランジスタのサイドウォールを形成するためのエッチングを行う際に、絶縁膜によりベース領域を保護して横型バイポーラトランジスタの活性領域となるベース領域にダメージが入ることを防止することができる。
【００２１】
本発明の半導体装置の製造方法は、同一半導体基体にＭＯＳトランジスタと横型バイポーラトランジスタが形成された半導体装置を製造するにあたり、ＭＯＳトランジスタのゲート電極を形成する工程と、全面に絶縁膜を形成する工程と、絶縁膜上に電極層を形成した後に、電極層を横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域を覆い、かつエミッタの周囲に繋がったパターンにパターニングする工程と、電極層をパターニングする工程のマスクを引き続き用いて、絶縁膜をエッチングしてゲート電極にサイドウォールを形成すると共に、横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域上に絶縁膜を残す工程と、不純物を導入することにより、ベース領域内に、ベース領域上の電極層と自己整合して、横型バイポーラトランジスタのエミッタ領域及びコレクタ領域を形成する工程と、電極層に接続して、エミッタの配線、コレクタの配線、ベース取り出し用の配線、のいずれかを形成する工程とを有するものである。
【００２２】
上述の本発明製法によれば、絶縁膜上に電極層を形成した後に、電極層を横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域を覆い、かつエミッタの周囲に繋がったパターンにパターニングする工程を有することにより、その後絶縁膜をエッチングしてゲート電極にサイドウォールを形成する工程において、横型バイポーラトランジスタの活性領域となるエミッタ−コレクタ間のベース領域を絶縁膜とその上の電極層で保護して、エッチングのダメージが入らないようにすることができる。
【００２３】
【発明の実施の形態】
本発明は、同一半導体基体に横型バイポーラトランジスタとＭＯＳトランジスタが形成され、横型バイポーラトランジスタは、ベース領域と、ベース領域内にそれぞれ形成されたエミッタ及びコレクタを有し、ＭＯＳトランジスタのゲート電極に形成されたサイドウォールと、横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域上を覆って形成された絶縁膜とが、同一の絶縁膜で形成されて成り、ベース領域上を覆うこの絶縁膜上に、電極層が形成され、横型バイポーラトランジスタの絶縁膜及び電極層は、エミッタの周囲に繋がって形成され、電極層は、エミッタの配線、コレクタの配線、ベース取り出し用の配線、のいずれかと接続されている半導体装置である。
【００２７】
また本発明は、上記半導体装置において、上記横型バイポーラトランジスタの上記絶縁膜及び上記電極層は、上記エミッタのパターンの周囲にリング状のパターンで形成されている構成とする。
また本発明は、上記半導体装置において、横型バイポーラトランジスタのベース取り出し部が、エミッタとコレクタとの間に設けられ、ベース取り出し部において、半導体基体上の絶縁膜に形成された開口を通じて半導体基体に電極層が接続され、電極層はベース取り出し用の配線と接続されている構成とする。
また本発明は、上記半導体装置において、半導体基体に、さらに、縦型バイポーラトランジスタが形成され、縦型バイポーラトランジスタは、ベース領域と、ベース領域内に形成されたエミッタとを有し、エミッタにエミッタ電極が接続され、横型バイポーラトランジスタの電極層は、縦型バイポーラトランジスタのエミッタ電極と同一の電極層で形成されて成る構成とする。
【００３０】
本発明は、同一半導体基体にＭＯＳトランジスタと横型バイポーラトランジスタが形成された半導体装置の製造方法であって、ＭＯＳトランジスタのゲート電極を形成する工程と、全面に絶縁膜を形成する工程と、絶縁膜上に電極層を形成した後に、電極層を横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域を覆い、かつエミッタの周囲に繋がったパターンにパターニングする工程と、電極層をパターニングする工程のマスクを引き続き用いて、絶縁膜をエッチングしてゲート電極にサイドウォールを形成すると共に、横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域上に絶縁膜を残す工程と、不純物を導入することにより、ベース領域内に、ベース領域上の電極層と自己整合して、横型バイポーラトランジスタのエミッタ領域及びコレクタ領域を形成する工程と、電極層に接続して、エミッタの配線、コレクタの配線、ベース取り出し用の配線、のいずれかを形成する工程とを有する半導体装置の製造方法である。
【００３１】
また本発明は、上記半導体装置の製造方法において、上記電極層を上記横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域を覆い、かつエミッタを囲うリング状のパターンにパターニングする。
また本発明は、上記半導体装置の製造方法において、横型バイポーラトランジスタのベース取り出し部をエミッタとコレクタとの間に設け、ベース取り出し部においては、絶縁膜に開口を形成した後に、この開口を通じて半導体基体に接続されるように電極層を形成し、さらに電極層に接続してベース取り出し用の配線を形成する。
【００３３】
また本発明は、上記半導体装置の製造方法において、電極層上に反射防止膜を電極層と同じパターンに形成した後に、不純物を導入して上記横型バイポーラトランジスタのエミッタ領域及びコレクタ領域を形成する工程を行う。
また本発明は、上記半導体装置の製造方法において、半導体装置は、半導体基体にさらに縦型バイポーラトランジスタが形成された構成であり、横型バイポーラトランジスタの電極層を形成する際に、同一の電極層をパターニングして、縦型バイポーラトランジスタのエミッタ電極を同時に形成する。
【００３４】
図１及び図２は本発明の一実施の形態として、ＢｉＣＭＯＳ半導体装置の概略構成図（断面図）を示す。
図１はＢｉＣＭＯＳ半導体装置のうち、ＰＭＯＳトランジスタ部及びＮＭＯＳトランジスタ部、並びに縦型ＮＰＮバイポーラトランジスタ部を示し、図２はＢｉＣＭＯＳ半導体装置のうち、横型ＰＮＰバイポーラトランジスタ部を示している。
【００３５】
このＢｉＣＭＯＳ半導体装置は、図１及び図２に示すように、第１導電型この場合はＰ型のシリコン基板１１上にＮ型のシリコンエピタキシャル層１３が形成されて半導体基体１０が構成され、この半導体基体１０にＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２、縦型ＮＰＮバイポーラトランジスタ（以下ＮＰＮトランジスタとする）３、横型ＰＮＰバイポーラトランジスタ（以下ＬＰＮＰトランジスタとする）４とを有して成る。
【００３６】
半導体基体１０の表面には、ＬＯＣＯＳにより形成された素子分離層１５が形成されていて、各トランジスタ１，２，３，４を分離している。
【００３７】
ＰＭＯＳトランジスタ１は、半導体基体１０の内部にＮ+ の埋め込み領域１２が形成され、表面にＮ型半導体ウエル領域１７が形成されて構成される。
そして、このＮ型半導体ウエル領域１７内にＰ+ のソース／ドレイン領域３３が形成される。これらソース／ドレイン領域３３の内側（チャネル側）にはＰ型の低濃度のＬＤＤ領域２３が形成されている。
チャネル上にはゲート酸化膜１９を介して、多結晶シリコン膜２０とタングステン膜２１との積層構造からなるゲート電極２２が形成されている。
ゲート電極２２の側壁には、絶縁膜からなるサイドウォール２８が形成されている。このサイドウォール２８の幅によりＬＤＤ領域２３の幅が規定される。
ソース／ドレイン領域３３には、それぞれ例えばタングステンからなるプラグ層４３を介して例えばＡｌからなる配線４４，４５が接続されている。
【００３８】
ＮＭＯＳトランジスタ２は、半導体基体１０内にＰ型半導体ウエル領域１８Ｗが形成されて構成される。
そして、このＰ型半導体ウエル領域１８Ｗ内にＮ+のソース／ドレイン領域３４が形成される。これらソース／ドレイン領域３４の内側（チャネル側）にはＮ型の低濃度のＬＤＤ領域２４が形成されている。
チャネル上にはゲート酸化膜１９を介して、多結晶シリコン膜２０とタングステン膜２１との積層構造からなるゲート電極２２が形成されている。
ゲート電極２２の側壁には、絶縁膜からなるサイドウォール２８が形成されている。このサイドウォール２８の幅によりＬＤＤ領域２４の幅が規定される。
ソース／ドレイン領域３４には、それぞれ例えばタングステンからなるプラグ層４３を介して例えばＡｌからなる配線４６，４７が接続されている。
【００３９】
尚、Ｐ型半導体ウエル領域１８Ｗを構成するＰ型不純物領域１８は、ＮＰＮトランジスタ３とＬＰＮＰトランジスタ４との間にも形成されて、これらトランジスタ３，４を分離するチャネルストップ領域１８Ｃを兼用する。
【００４０】
縦型ＮＰＮバイポーラトランジスタ（ＮＰＮトランジスタ）３は、シリコン基板１１及びＮ型のエピタキシャル層１３から成る半導体基体１０の内部にＮ+ の埋め込み領域１２が形成されて構成されている。
そして、Ｎ型のエピタキシャル層１３内に、Ｐ型のベース領域（真性ベース領域及びリンクベース領域）２５及びグラフトベース領域３３が形成され、さらにＮ+ のエミッタ領域２６が形成されている。
また、コレクタ取り出し部では、Ｎ+ の埋め込み領域１２に接続するように、高濃度のＮ型不純物をドーピングして成るコレクタ取り出し領域１６が形成されている。そして、このコレクタ取り出し領域１６内の表面に、さらに高濃度のＮ型不純物領域３４によりコレクタ取り出し部が形成されている。
エミッタ領域２６には多結晶シリコン膜３０から成るエミッタ電極が接続されている。
そして、グラフトベース領域３３、エミッタ電極３０、コレクタ取り出し部３４にはそれぞれ例えばＡｌからなる金属電極４８，４９，５０が接続されている。
このような構成により、このバイポーラトランジスタ３は、いわゆるポリウォッシュドエミッタ構造の縦型バイポーラトランジスタとなっている。
【００４１】
横型ＰＮＰバイポーラトランジスタ（ＬＰＮＰトランジスタ）４は、シリコン基板１１及びＮ型のエピタキシャル層１３から成る半導体基体１０の内部にＮ+ の埋め込み領域１２が形成されて構成されている。
そして、Ｎ型のエピタキシャル層１３内に、Ｐ+ のエミッタ領域／コレクタ領域３３が形成されている。
このような構成により、Ｎ型のエピタキシャル層１３をベース領域として、その表面付近をキャリアの移動に用いる横型のバイポーラトランジスタが構成されている。
ベース取り出し部では、Ｎ型の埋め込み領域１２に接続するように、高濃度のＮ型不純物をドーピングして成るベース取り出し領域１６が形成されている。そして、このベース取り出し領域１６内の表面に、さらに高濃度のＮ型不純物領域３４によりベース取り出し部が形成されている。
そして、エミッタ領域３３、コレクタ領域３３、ベース取り出し部３４にはそれぞれ例えばタングステンからなるプラグ層４３を介して例えばＡｌからなる配線６０，６１，６２が接続されている。
【００４２】
本実施の形態では、特にＬＰＮＰトランジスタ４において、Ｎ型のエピタキシャル層１３が半導体基体１０の表面まで残っている部分即ちエミッタ領域３３とコレクタ領域３３との間の部分を覆って、絶縁膜２８が形成され、その上に多結晶シリコン膜３０が形成されている。
【００４３】
絶縁膜２８は、ＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２において、ゲート電極２２の側壁に形成されたサイドウォール２８と同一の絶縁膜により形成することができる。
また、多結晶シリコン膜３０は、ＮＰＮトランジスタ３におけるエミッタ電極の多結晶シリコン膜３０と同一の多結晶シリコン膜により形成することができる。
さらに、ＰＭＯＳトランジスタ１のソース／ドレイン領域と、ＮＰＮトランジスタ３のグラフトベース領域と、ＬＰＮＰトランジスタ４のエミッタ領域／コレクタ領域とは、不純物濃度や深さを同一としたＰ型不純物領域３３とすることができる。
このように、他のトランジスタの絶縁膜や多結晶シリコン膜と同一の膜により形成することにより、同一の工程で同時に形成することができる。
【００４４】
さらに、本実施の形態では、ＮＰＮトランジスタ３及びＬＰＮＰトランジスタ４において、多結晶シリコン膜３０上に反射防止膜３１が形成されている。
この反射防止膜３１が形成されていることにより、この構成を製造する際に次の利点を有する。
【００４５】
１）多結晶シリコン膜３０をパターニングするために、レジスト膜を形成してフォトリソグラフィを行う工程において、反射防止膜３１があるために、多結晶シリコン膜３０の表面で露光光が反射されることを防止することができる。
多結晶シリコン膜３０の表面で露光光が反射されると、レジスト膜の露光状態が設計条件と変わってしまい、多結晶シリコン膜を所望のパターンに形成できないおそれがある。
【００４６】
２）ＮＰＮトランジスタ３やＬＰＮＰトランジスタ４の不純物領域を形成するために、多結晶シリコン膜３０をマスクとしてイオン注入する工程において、反射防止膜３１によりイオン注入の不純物が多結晶シリコン膜３０に入ることを防ぐ。
特にＮＰＮトランジスタ３では、グラフトベース領域はＰ型であり、エミッタ電極の多結晶シリコン膜３０はエミッタ領域２６を形成するためにＮ型にドープされており、グラフトベース領域を形成するイオン注入工程でＰ型の不純物が多結晶シリコン膜３０に入ってしまうと、多結晶シリコン膜３０のＮ型の濃度が変化して、所望の濃度のエミッタ領域２６を形成することができないおそれがある。
【００４７】
また、本実施の形態では、ＬＰＮＰトランジスタ４において、エミッタ領域３３（３３Ｅ）の左の多結晶シリコン膜３０を、プラグ層４３を通じてエミッタ領域３３（３３Ｅ）に接続される配線６０に接続させている。
これにより、多結晶シリコン膜３０をエミッタ領域３３（３３Ｅ）と同電位とすることができ、多結晶シリコン膜３０が浮遊電位とならない。
【００４８】
尚、図２の断面図では、ＬＰＮＰトランジスタ４において、多結晶シリコン膜３０が２カ所に分かれて形成されているが、実際には、エミッタ領域３３（３３Ｅ）のパターンの周囲にリング状のパターンで多結晶シリコン膜３０が形成される。
従って、図２の断面以外で２カ所の多結晶シリコン膜３０はつながっており、右側の多結晶シリコン膜３０もエミッタ領域３３（３３Ｅ）と同電位となる。
【００４９】
尚、エミッタ領域３３（３３Ｅ）と同電位にする代わりに、多結晶シリコン膜３０をコレクタ領域３３（３３Ｃ）の配線６１と接続してコレクタ領域３３（３３Ｃ）と同電位にする構成も可能である。
【００５０】
次に、本実施の形態の図１及び図２に示した半導体装置の製造方法を、図３〜図８を参照して説明する。
図３Ａは図１に対応する部分を示し、図３Ｂは図２に対応する部分を示す。
以下図４〜図８も同様とする。
【００５１】
まず、第１導電型この例ではＰ型のシリコン基板１１（図３Ａ及び図３Ｂ参照）を用意し、これを熱酸化によって表面に酸化膜（図示せず）を例えば３００ｎｍの厚さに形成する。
【００５２】
次に、レジスト塗布及びリソグラフィー技術によって、シリコン基板１１の上のＮＰＮトランジスタ形成部（３）とＬＰＮＰトランジスタ形成部（４）、及びＰＭＯＳトランジスタ形成部（１）とに相当する位置に開口を有する所定のパターンのレジスト膜を形成する。
次に、このレジスト膜をエッチングマスクに用いて、シリコン基板１１の表面に形成された酸化膜を例えばフッ酸を用いたウエットエッチングによってエッチングを行い、開口部を形成する。
その後、エッチングマスクに用いたフォトレジストを除去する。フォトレジストの除去には過酸化水素と硫酸との混合液を用いる。
【００５３】
そして、酸化アンチモン（Ｓｂ2 Ｏ3 ）の固体ソースを用いた１２００℃・６０分間の熱拡散処理によって、酸化膜に形成した開口部を通じて、シリコン基板１１中にアンチモンを拡散させ、第２導電型この例ではＮ型（Ｎ+ ）の埋め込み領域１２を形成する。
これにより、ＮＰＮトランジスタ形成部（３）とＬＰＮＰトランジスタ形成部（４）、及びＰＭＯＳトランジスタ形成部（１）にＮ型の埋め込み領域１２が形成される。
【００５４】
その後、フッ酸を用いたウエットエッチングを行って、酸化膜を選択的に除去する。
【００５５】
次に、エピタキシャル成長法によって、シリコン基板１１上に例えば厚さ１μｍ・抵抗率１ΩｃｍのＮ型エピタキシャル層１３を形成する。
これにより、シリコン基板１１とＮ型エピタキシャル層１３とから成る半導体基体１０を形成する。
【００５６】
次に、ＬＯＣＯＳ法によって、Ｎ型エピタキシャル層１３に素子分離層１５を形成する。
即ちＮ型エピタキシャル層１３の表面を熱酸化することにより、例えば厚さが３０ｎｍの酸化シリコン膜１４を形成し、さらに減圧ＣＶＤ（化学的気相成長）法によって、酸化シリコン膜１４上に窒化シリコン膜（図示せず）を例えば１００ｎｍの厚さに形成する。次に、窒化シリコン膜を反応性イオンエッチングにより選択的に除去した後、残された窒化シリコン膜を耐酸化性マスクに用いて１０５０℃のウエット酸素雰囲気中でＮ型エピタキシャル層１３の表面を熱酸化して、例えば厚さが４５０ｎｍの素子分離層１５を形成する。その後、窒化シリコン膜を例えば１５０℃の熱燐酸で選択的にエッチング除去する。
【００５７】
続いて、ＮＰＮトランジスタ形成部（３）及びＬＰＮＰトランジスタ形成部（４）のＮ型エピタキシャル層１３に、埋め込み領域１２に接続する取り出し領域をＮ型領域１６で形成する。
このＮ型領域１６は、このＮ型領域となる部分のみ選択的に開口したレジスト膜（図示せず）を形成した後、このレジスト膜をエッチングマスクに用いて、エネルギー５００ｋｅＶでドーズ量２×１０12個／ｃｍ2 、エネルギー７０ｋｅＶでドーズ量７×１０15個／ｃｍ2 の条件でリンをイオン注入することにより形成される。
その後、通常のレジスト剥離技術によって、エッチングマスクに用いたレジスト膜を除去する。
【００５８】
次に、ＭＯＳトランジスタ１，２の形成を行う。
まず、ＰＭＯＳトランジスタの形成部（１）のＮ型エピタキシャル層１３に、例えばリンをエネルギー６００ｋｅＶでドーズ量５×１０12個／ｃｍ2 となる条件とエネルギー３００ｋｅＶでドーズ量３×１０12個／ｃｍ2 となる条件でイオン注入することにより、Ｎ型半導体ウエル領域１７を形成する。
さらに、Ｖｔｈ制御用として、例えばホウ素をエネルギー２０ｋｅＶでドーズ量５×１０12個／ｃｍ2 なる条件でイオン注入する。
【００５９】
次に、ＮＭＯＳトランジスタ形成部（２）のＮ型エピタキシャル層１３及びシリコン基板１１と、ＮＰＮトランジスタ形成部（３）及びＬＰＮＰトランジスタ形成部（４）の間のＮ型エピタキシャル層１３及びシリコン基板１１とに、Ｐ型不純物例えばホウ素をエネルギー８００ｋｅＶでドーズ量５×１０12個／ｃｍ2 とエネルギー３５０ｋｅＶでドーズ量５×１０12個／ｃｍ2 とエネルギー１００ｋｅＶでドーズ量５×１０12個／ｃｍ2 となる条件でイオン注入する。これにより、Ｐ型半導体ウエル領域１８（１８Ｗ）とチャネルストップ領域１８（１８Ｃ）となるＰ型不純物導入領域１８が形成される。
さらに、Ｖｔｈ制御用に例えばエネルギー２０ｋｅＶでドーズ量２×１０12個／ｃｍ2 なる条件でイオン注入する（以上図３Ａ及び図３Ｂ参照）。
その後、ゲート酸化膜形成の前処理として、フッ酸を用いたウエットエッチングによって酸化シリコン膜１４を除去する。
【００６０】
次に、８５０℃のウエット酸素雰囲気中で５分間の酸化を行う。
これにより、素子分離層１５以外の領域にゲート酸化膜１９を例えば５ｎｍの厚さに形成する。
【００６１】
続いて、例えば減圧ＣＶＤ法によって、ゲート電極となる多結晶シリコン膜２０を例えば１００ｎｍの厚さに形成する。
その後、三塩化酸化燐（ＰＯＣｌ3 ）を用いたプレデポジションによって、多結晶シリコン２０中にリンを高濃度に導入する。
次に、例えばＣＶＤ法によって、タングステンシリサイド膜２１を例えば１００ｎｍの厚さに形成する。続いて、通常のリソグラフィー技術と反応性イオンエッチングとによって、ＭＯＳトランジスタのゲート電極部を残して、それ以外の部分のタングステンシリサイド膜２１と多結晶シリコン膜２０とを選択的にエッチング除去する。
その結果、ＰＭＯＳトランジスタ形成部（１）及びＮＭＯＳトランジスタ形成部（２）において、多結晶シリコン膜２０とタングステンシリサイド膜２１とから成るタングステンポリサイド構造のゲート電極２２が形成される（以上図４Ａ及び図４Ｂ参照）。
【００６２】
次に、ＰＭＯＳトランジスタ形成部（１）において、ゲート電極２２の両側のＮ型半導体ウエル領域１７に、Ｐ型不純物の例えば二フッ化ホウ素（ＢＦ2 ）をエネルギー２５ｋｅＶでドーズ量２×１０13個／ｃｍ2 となる条件でイオン注入することによって、Ｐ型のＬＤＤ領域２３を形成する。
【００６３】
また、ＮＭＯＳトランジスタ形成部（２）において、ゲート電極２２の両側のＰ型半導体ウエル領域１８Ｗに、Ｎ型不純物の例えば砒素をエネルギー６０ｋｅＶでドーズ量３．５×１０13個／ｃｍ2 となる条件でイオン注入することによって、Ｎ型のＬＤＤ領域２４を形成する。
【００６４】
次いで、ＮＰＮトランジスタ形成部（３）において、Ｐ型不純物の例えば二フッ化ホウ素をエネルギー３０ｋｅＶでドーズ量５×１０13個／ｃｍ2 となる条件でイオン注入することによって、真性ベース及びリンクベース領域２５を形成する。
続いて、同一の開口より、コレクタの選択的イオン注入（ＳＩＣ：Selective Ion implantation of Collector ）として、Ｎ型不純物の例えばリンをエネルギー１２０ｋｅＶでドーズ量２×１０12個／ｃｍ2 及びエネルギー３６０ｋｅＶでドーズ量３×１０12個／ｃｍ2 となる条件でイオン注入することによって、ＳＩＣ２７を形成する（以上図５Ａ及び図５Ｂ参照）。
ここで、ＮＰＮバイポーラトランジスタ３の真性ベースとリンクベースを兼ねる領域２５は、後に形成するエミッタ取り出し部の多結晶シリコン膜３０のサイズ（幅）と同程度のサイズ（幅）で構わない。
【００６５】
その後、例えばＣＶＤ法によって、ＬＤＤ形成のための酸化シリコン膜２８を例えば２００ｎｍの厚さに形成する。
【００６６】
次に、通常のリソグラフィー技術と反応性イオンエッチングとによって、酸化シリコン膜２８にＮＰＮトランジスタ３のエミッタとなる部分に開口部２９を形成する。
【００６７】
次に、Ｎ型不純物の砒素が高濃度にドーピングされた多結晶シリコン膜３０を例えば１５０ｎｍ、減圧ＣＶＤ法によって形成する。
続いて、シリコン酸化膜をＣＶＤ法によって、１０ｎｍの厚さに形成し、さらにシリコン窒化酸化膜をＣＶＤ法によって１１０ｎｍの厚さに形成することにより、反射防止膜３１を形成する。
【００６８】
さらに、表面を覆ってフォトレジスト３２を形成し、このフォトレジスト３２に対して、通常のリソグラフィー技術によって、ＮＰＮトランジスタ３のエミッタ電極の多結晶シリコン膜３０と、ＬＰＮＰトランジスタ４のベース幅を決めるためのパターニングを行う。
次に、フォトレジスト３２をマスクとした反応性イオンエッチングによって、反射防止膜３１、多結晶シリコン膜３０を連続してエッチングして、これらをパターニングする（以上図６Ａ及び図６Ｂ参照）。
そして、図６Ｂに示すＬＰＮＰトランジスタ４の多結晶シリコン膜３０のパターンの間隔により、ベース幅が規定されることになる。
【００６９】
引き続き、フォトレジスト３２をマスクとして、ＲＩＥによりシリコン酸化膜２８をエッチングすることにより、ＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２のゲート電極２２の側部にサイドウォール２８を形成する。
このとき、ＬＰＮＰトランジスタ４では、後にベース領域となる部分のＮ型のエピタキシャル層１３を覆って、シリコン酸化膜２８及び多結晶シリコン膜３０が形成されているため、この部分へはＲＩＥによるダメージが導入されないようにすることができる。
【００７０】
その後、フォトレジスト３２を除去する。
ＬＰＮＰトランジスタ４では、後にベース領域となる部分のＮ型のエピタキシャル層１３を覆って、シリコン酸化膜２８、多結晶シリコン膜３０、反射防止膜３１が残る（以上図７Ａ及び図７Ｂ参照）。
【００７１】
次に、ＣＶＤ法によって、シリコン酸化膜（図示せず）を例えば１０ｎｍ程度の厚さに形成し、熱酸化によってシリコン酸化膜を１２ｎｍに成長させる。
続いて、ＮＭＯＳトランジスタ２、ＮＰＮトランジスタ３、ＬＰＮＰトランジスタ４の各形成領域に、Ｎ型の不純物として、例えば砒素をエネルギー３５ｋｅＶでドーズ量５×１０15個／ｃｍ2 の条件でイオン注入する。
このようにして、それぞれＮ型不純物領域３４により、ＮＭＯＳトランジスタ２のソース・ドレイン領域、ＮＰＮトランジスタのコレクタ取り出し部、及びＬＰＮＰトランジスタ４のベース取り出し部を形成する。
【００７２】
次に、ＰＭＯＳトランジスタ１、ＮＰＮトランジスタ３、ＬＰＮＰトランジスタ４の各形成領域に、Ｐ型の不純物として、例えば二フッ化ホウ素をエネルギー３５ｋｅＶでドーズ量３×１０15個／ｃｍ2 の条件でイオン注入する。
このようにして、それぞれＰ型不純物領域３３により、ＰＭＯＳトランジスタ１のソース・ドレイン領域、ＮＰＮトランジスタ３のグラフトベース領域、及びＬＰＮＰトランジスタ４のエミッタ領域３３Ｅ／コレクタ領域３３Ｃを形成する（以上図８Ａ及び図８Ｂ参照）。
【００７３】
ここで、ＮＰＮトランジスタ３のグラフトベース領域及びＬＰＮＰトランジスタ４のエミッタ領域／コレクタ領域は、多結晶シリコン膜３０とその上部の反射防止膜３１によって自己整合的に位置が決められる。
従って、ＬＰＮＰトランジスタ４においては、多結晶シリコン膜３０の幅により、エミッタ−コレクタ間の距離が規定される。
【００７４】
また、ＮＰＮトランジスタ３のグラフトベース領域及びＬＰＮＰトランジスタ４のエミッタ領域／コレクタ領域を形成するためにＰ型不純物をイオン注入する際に反射防止膜３１がマスクとなっているので、Ｐ型不純物のピーク濃度が反射防止膜３１内部に留まるため、多結晶シリコン膜３０中にはＰ型不純物が導入されない。
【００７５】
その後は、通常のＢｉＣＭＯＳ半導体装置の製造工程と同様の工程を経る。
例えば、まず、不純物の活性化のための熱処理をＲＴＡ（ラピッドサーマルアニール）で１０００℃で１０秒間行い、全面にホウ素リンシリケートガラス（ＢＰＳＧ）膜から成る層間絶縁膜３５を形成し、９００℃で２０分間Ｎ2 雰囲気中でリフローを行うことで層間絶縁膜３５表面の平滑化を行う。
【００７６】
次に、層間絶縁膜３５に対して、配線を接続するためのプラグ層４３を埋める開口部（コンタクトホール）を形成する。
即ちＰＭＯＳトランジスタ１のソース・ドレイン領域３３に達する開口部３６，３７、ＮＭＯＳトランジスタ２のソース・ドレイン領域３４に達する開口部３８，３９、ＮＰＮトランジスタ３の外部ベース領域３３に達する開口部４０、エミッタ電極の多結晶シリコン膜３０に達する開口部４１、高濃度Ｎ型領域３４に達する開口部４２、ＬＰＮＰトランジスタ４のベース取り出し電極３０に達する開口部５２、エミッタ領域３３に達する開口部５３、コレクタ領域３３に達する開口部５４、そして、ベース取り出し部３４に達する開口部５５を形成する。
【００７７】
次に、通常の配線形成技術によって、各開口部３６〜４２、及び５２〜５５の内部に例えばタングステンから成るプラグ層４３を形成した後、対応するプラグ層４３を介して、各部に接続される配線を形成する。
即ちＰＭＯＳトランジスタ１のソース・ドレイン領域３３に接続する配線４４，４５、ＮＭＯＳトランジスタ２のソース・ドレイン領域３４に接続する配線４６，４７、ＮＰＮトランジスタ３の外部ベース領域３３に接続する配線４８、エミッタ電極の多結晶シリコン膜３０に接続する配線４９、高濃度Ｎ型領域３４に接続する配線５０、ＬＰＮＰトランジスタ４の多結晶シリコン膜３０とエミッタ領域３３Ｅに接続する配線６０、コレクタ領域３３Ｃに接続する配線６１、ベース取り出し領域３４に接続する配線６２を形成する。
【００７８】
このようにして、半導体基体１０に、ＰＭＯＳトランジスタ１、ＮＭＯＳトランジスタ２、ＮＰＮバイポーラトランジスタ３、及びＬＰＮＰトランジスタ４が形成され、図１及び図２に示したＢｉＣＭＯＳ半導体装置を製造することができる。
【００７９】
上述の本実施の形態によれば、ＬＰＮＰトランジスタ４において、ベース領域となるＮ型のエピタキシャル層１３の上部がシリコン酸化膜２８及び多結晶シリコン膜３０で覆われているため、ベース領域１３の表面にエッチングのダメージが導入されることが防止される。
【００８０】
これにより、ＬＰＮＰトランジスタ４において、表面再結合電流の増加による低電流での電流増幅率ｈＦＥの低下を防止することができる。
従って、ＢｉＣＭＯＳ半導体装置の信頼性の向上を図ることができる。
【００８１】
また、ＬＰＮＰトランジスタ４において、多結晶シリコン膜３０により、自己整合的に高濃度のエミッタ領域及びコレクタ領域が形成されている。
これにより、シリコン酸化膜２８及び多結晶シリコン膜３０が覆っていない部分のＮ型のエピタキシャル層１３の表面が高濃度のエミッタ領域及びコレクタ領域となり、表面にエッチングのダメージが導入されたとしても、特性への影響が少ない。
しかも、多結晶シリコン膜３０により、エミッタ−コレクタ間の間隔を規定することができる。
【００８２】
また、ＮＰＮトランジスタ３においても、Ｎ型のエピタキシャル層１３の上部がシリコン酸化膜２８及び多結晶シリコン膜３０で覆われているため、ベース領域１３の表面にエッチングのダメージが導入されることが防止される。
そして、エミッタ電極の多結晶シリコン３０により、自己整合的に高不純物濃度のグラフトベース領域が形成されているため、このグラフトベース領域では表面にエッチングのダメージが導入されたとしても、特性への影響が少ない。
【００８３】
また、本実施の形態によれば、ＮＰＮトランジスタ３及びＬＰＮＰトランジスタ４において、多結晶シリコン膜３０上に反射防止膜３１が形成されているため、露光の際のレジスト膜のパターンを所望のパターンで形成することができる。
また、Ｐ型不純物領域３３を形成するイオン注入の際に、不純物のピーク濃度がこの反射防止膜３１の内部に留まり、多結晶シリコン膜３０へのＰ型不純物の導入を防止することができる。
【００８４】
また、ＭＯＳトランジスタ１，２のゲート電極２２の側壁のサイドウォールを形成する絶縁膜２８と、ＮＰＮトランジスタ３のエミッタ電極の多結晶シリコン膜３０の下の絶縁膜２８、及びＬＰＮＰトランジスタ４のエミッタ領域とコレクタ領域の間のベース領域１３を覆う絶縁膜２８が、同一の絶縁膜で形成されていることにより、これらを同一工程で同時に形成することができる。
同様に、ＮＰＮトランジスタ３のエミッタ電極の多結晶シリコン膜３０と、ＬＰＮＰトランジスタ４のエミッタ領域とコレクタ領域の間のベース領域１３を覆う多結晶シリコン膜３０とが同一の多結晶シリコン膜で形成されていることにより、これらを同一工程で同時に形成することができる。
さらに、ＰＭＯＳトランジスタ１のソース／ドレイン領域３３と、ＮＰＮトランジスタ３の外部ベース領域と、ＬＰＮＰトランジスタ４のエミッタ領域３３Ｅ及びコレクタ領域３３Ｃとが、不純物濃度や深さが同一のＰ型不純物領域３３とされていることから、これらを同一工程で同時に形成することができる。
【００８５】
このように、他のトランジスタを構成する膜と同一の膜により構成することにより、同一工程で同時に形成することができる。即ち別々に形成する場合と比較して、工程数を削減することができる。
従って、本実施の形態により、製造工程数を増加させることなく、ＢｉＣＭＯＳ半導体装置の特性を改善することができる。
【００８６】
さらに、ＬＰＮＰトランジスタ４において、エミッタ領域３３Ｅとコレクタ領域３３Ｅとの間のベース領域１３を覆う多結晶シリコン膜３０がエミッタ領域３３Ｅ（或いはコレクタ領域３３Ｃ）の配線と接続されていることにより、多結晶シリコン膜３０をエミッタ領域３３Ｅ（或いはコレクタ領域３３Ｃ）と同電位にすることができる。
これにより、多結晶シリコン膜３０が浮遊電位とならない。
【００８７】
続いて、本発明の他の実施の形態について説明する。
本実施の形態は、特に横型バイポーラトランジスタの構成を従来の構成と変えることにより、高集積化を可能にした場合である。
【００８８】
図９Ａ及び図９Ｂは、本発明の他の実施の形態としてＢｉＣＭＯＳ半導体装置の概略構成図（断面図）を示す。
図９Ａは、ＢｉＣＭＯＳ半導体装置のうち、ＰＭＯＳトランジスタ部、ＮＭＯＳトランジスタ部、縦型ＮＰＮバイポーラトランジスタ部を示し、図９Ｂは、横型ＰＮＰバイポーラトランジスタ部を示している。
図９Ａ及び図９Ｂに示すように、本実施の形態のＢｉＣＭＯＳ半導体装置は、図１及び図２に示した先の実施の形態のＢｉＣＭＯＳ半導体装置と同様に、Ｐ型のシリコン基板１１及びその上のＮ型のシリコンエピタキシャル層１３から成る半導体基体１０に、ＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２、縦型ＮＰＮバイポーラトランジスタ（以下ＮＰＮトランジスタとする）３、横型ＰＮＰバイポーラトランジスタ（以下ＬＰＮＰトランジスタとする）５とを有して成る。
【００８９】
そして、図９Ａに示すＰＭＯＳトランジスタ１及びＮＭＯＳトランジスタ２、並びにＮＰＮトランジスタ３は、図１と同一の構成となっている。
【００９０】
本実施の形態においては、特に図９Ｂに示すＬＰＮＰトランジスタ５の構成に特徴を有しており、図２のＬＰＮＰトランジスタ４の構成とは異なっている。
具体的には、ＬＰＮＰトランジスタ５において、Ｎ型の半導体エピタキシャル層１３内に形成された、Ｐ型のエミッタ領域３３Ｅと及びＰ型のコレクタ領域３３Ｃとの間にＮ+ のベース取り出し領域２６（２６Ｂ）を形成している。
さらに、ベース取り出し部では、ベース取り出し領域２６（２６Ｂ）のシリコンに接するように多結晶シリコン膜３０が形成されている。
この多結晶シリコン膜３０は、半導体基体１０のシリコン上の絶縁膜２８の開口５１を通じてシリコンに接している。
また、この多結晶シリコン膜３０上には、反射防止膜３１が形成されている。
【００９１】
そして、ベース取り出し部の多結晶シリコン膜３０の幅によって、自己整合的にエミッタ−コレクタ間の距離が規定されている。
【００９２】
即ちＬＰＮＰトランジスタ５のベース取り出し部が、ＮＰＮトランジスタ３のエミッタ取り出し部と同様の構成となっている。
これにより、ＬＰＮＰトランジスタ５のベース取り出し部を、ＮＰＮトランジスタ３のエミッタ取り出し部と同一工程で同時に形成することができる。
【００９３】
また、ＬＰＮＰトランジスタ５が上述の構成となっているため、ベース取り出し部をエミッタ領域−コレクタ領域間に形成することができ、これによりＬＰＮＰトランジスタ５の占有面積を低減することができる。
図２のＬＰＮＰトランジスタ４と比較しても占有面積が低減されていることがわかる。
【００９４】
尚、この場合は、多結晶シリコン膜３０にはベース取り出し用の配線６４が接続されているので、多結晶シリコン膜３０が浮遊状態にはならない。
従って、多結晶シリコン膜３０をエミッタ領域３３Ｅ或いはコレクタ領域３３Ｃと同電位にする必要はない。
【００９５】
ＬＰＮＰトランジスタ５のその他の構成は、図２に示したＬＰＮＰトランジスタ４と同様であるので、重複説明を省略する。
【００９６】
次に、本実施の形態の図９Ａ及び図９Ｂに示した半導体装置の製造方法を、図１０〜図１５を参照して説明する。
図１０Ａは図９Ａに対応する部分を示し、図１０Ｂは図９Ｂに対応する部分を示す。以下図１１〜図１５も同様とする。
尚、先の実施の形態の製造方法とほぼ同一の製造工程については、説明を簡略化する。
【００９７】
まず、第１導電型この例ではＰ型のシリコン基板１１に対して、そのＮＰＮトランジスタ形成部（３）とＬＰＮＰトランジスタ形成部（４）、及びＰＭＯＳトランジスタ形成部（１）にＮ型（Ｎ+ ）の埋め込み領域１２を形成する。
次に、エピタキシャル成長法によって、シリコン基板１１上に例えば厚さ１μｍ・抵抗率１ΩｃｍのＮ型エピタキシャル層１３を形成し、シリコン基板１１とＮ型エピタキシャル層１３とから成る半導体基体１０を形成する。
さらに、ＬＯＣＯＳ法によって、Ｎ型エピタキシャル層１３に素子分離層１５を形成する。
【００９８】
続いて、ＮＰＮトランジスタ形成部（３）のＮ型のエピタキシャル層１３に、埋め込み領域１２に接続する高濃度のＮ型の取り出し領域１６を形成する。
本実施の形態では、ＬＰＮＰトランジスタ形成部（５）には、この高濃度のＮ型の取り出し領域１６を形成しない。
【００９９】
次に、ＰＭＯＳトランジスタ形成部（１）のＮ型エピタキシャル層１３に、Ｎ型半導体ウエル領域１７を形成する。
続いて、ＮＭＯＳトランジスタ形成部（２）と、ＮＰＮトランジスタ形成部（３）−ＬＰＮＰトランジスタ形成部（５）間とに、Ｐ型半導体ウエル領域１８（１８Ｗ）とチャネルストップ領域１８（１８Ｃ）となるＰ型不純物導入領域１８を形成する（以上図１０Ａ及び図１０Ｂ参照）。
【０１００】
次に、酸化膜１４をいったん除去した後、素子分離層１５以外の領域にゲート酸化膜１９を形成する。
続いて、ゲート電極となる多結晶シリコン膜２０を形成し、この多結晶シリコン２０膜中にリンを高濃度に導入する。
次に、多結晶シリコン膜２０上にタングステンシリサイド膜２１を形成する。
そして、ＭＯＳトランジスタのゲート電極部を残して、それ以外の部分のタングステンシリサイド膜２１と多結晶シリコン膜２０とを選択的にエッチング除去して、ＰＭＯＳトランジスタ形成部（１）及びＮＭＯＳトランジスタ形成部（２）において、多結晶シリコン膜２０及びタングステンシリサイド膜２１から成るゲート電極２２を形成する（以上図１１Ａ及び図１１Ｂ参照）。
【０１０１】
次に、ＰＭＯＳトランジスタ形成部（１）において、イオン注入によりゲート電極２２の両側のＮ型半導体ウエル領域１７に、Ｐ型のＬＤＤ領域２３を形成する。
また、ＮＭＯＳトランジスタ形成部（２）において、イオン注入によりゲート電極２２の両側のＰ型半導体ウエル領域１８に、Ｎ型のＬＤＤ領域２４を形成する。
さらに、ＮＰＮトランジスタ形成部（３）において、Ｐ型不純物のイオン注入により真性ベース及びリンクベースとなる領域２５を形成する。
続いて、同一の開口より、Ｎ型不純物のイオン注入によりＳＩＣ２７を形成する（以上図１２Ａ及び図１２Ｂ参照）。
【０１０２】
次に、全面に酸化シリコン膜２８を形成した後、酸化シリコン膜２８にＮＰＮトランジスタ３のエミッタとなる部分に開口部２９を形成する。
この工程において、同時に、酸化シリコン膜２８にＬＰＮＰトランジスタ５のベース取り出しのための開口部５１を形成する。
【０１０３】
次に、Ｎ型不純物が高濃度にドーピングされた多結晶シリコン膜３０を全面的に形成する。このとき、ＬＰＮＰトランジスタ５のベース引き出し部では、絶縁膜２８に形成された開口部５１を通じて多結晶シリコン膜３０が半導体基体１０のシリコンに接続される。
さらに、この多結晶シリコン膜３０の上に、シリコン酸化膜及びシリコン窒化酸化膜の積層から成る反射防止膜３１を形成する。
【０１０４】
次に、表面を覆ってフォトレジスト３２を形成し、このフォトレジスト３２に対して、ＬＰＮＰトランジスタ５のベース幅を決めるためのパターニングを行う。
次に、フォトレジスト３２をマスクとした反応性イオンエッチングによって、反射防止膜３１、多結晶シリコン膜３０を連続してエッチングして、これらをパターニングする（以上図１３Ａ及び図１３Ｂ参照）。
【０１０５】
引き続き、フォトレジスト３２をマスクとして、ＲＩＥによりシリコン酸化膜２８をエッチングすることにより、ゲート電極２２，２３の側部にサイドウォール２８を形成する。
このとき、ＬＰＮＰトランジスタ５では、後にベース領域となる部分のＮ型のエピタキシャル層１３を覆って、シリコン酸化膜２８及び多結晶シリコン膜３０が形成されているため、この部分へはＲＩＥによるダメージが導入されないようにすることができる。
【０１０６】
その後、フォトレジスト３２を除去する。
ＬＰＮＰトランジスタ５では、後にベース領域となる部分のＮ型のエピタキシャル層１３を覆って、シリコン酸化膜２８、多結晶シリコン膜３０、反射防止膜３１が残る（以上図１４及び図１４Ｂ参照）。
【０１０７】
次に、ＣＶＤ法によって、シリコン酸化膜（図示せず）を形成し、熱酸化によってシリコン酸化膜を成長させる。
続いて、ＮＭＯＳトランジスタ２、ＮＰＮトランジスタ３の各形成領域にＮ型の不純物をイオン注入して、それぞれＮ型不純物領域３４により、ＮＭＯＳトランジスタ２のソース・ドレイン領域及びＮＰＮトランジスタ３のコレクタ取り出し部を形成する。
さらに、ＰＭＯＳトランジスタ１、ＮＰＮトランジスタ３、ＬＰＮＰトランジスタ４の各形成領域にＰ型の不純物をイオン注入して、それぞれＰ型不純物領域３３により、ＰＭＯＳトランジスタ１のソース・ドレイン領域、ＮＰＮトランジスタ３のグラフトベース領域、及びＬＰＮＰトランジスタ５のエミッタ領域３３Ｅ／コレクタ領域３３Ｃを形成する（以上図１５Ａ及び図１５Ｂ参照）。
【０１０８】
ここで、ＮＰＮトランジスタ３のグラフトベース領域及びＬＰＮＰトランジスタ５のエミッタ領域３３Ｅ／コレクタ領域３３Ｃは、多結晶シリコン膜３０とその上部の反射防止膜３１によって自己整合的に位置が決められる。
従って、ＬＰＮＰトランジスタ５においては、多結晶シリコン膜３０の幅により、エミッタ−コレクタ間の距離が規定される。
【０１０９】
また、ＮＰＮトランジスタ３のグラフトベース領域及びＬＰＮＰトランジスタ５のエミッタ領域３３Ｅ／コレクタ領域３３Ｃを形成するためにＰ型不純物をイオン注入する際に反射防止膜３１がマスクとなっているので、Ｐ型不純物のピーク濃度が反射防止膜３１内部に留まるため、多結晶シリコン膜３０中にはＰ型不純物が導入されない。
【０１１０】
その後は、通常のＢｉＣＭＯＳ半導体装置の製造工程と同様にとする。
全面にホウ素リンシリケートガラス（ＢＰＳＧ）膜から成る層間絶縁膜３５を形成する。
この層間絶縁膜３５に対して、配線を接続するためのプラグ層４３を埋める開口部（コンタクトホール）を形成する。
即ちＰＭＯＳトランジスタ１の開口部３６，３７、ＮＭＯＳトランジスタ２の開口部３８，３９、ＮＰＮトランジスタ３の開口部４０，４１，４２を形成すると共に、ＬＰＮＰトランジスタ５のエミッタ領域３３に達する開口部５６、ベース取り出し電極の多結晶シリコン領域３０に達する開口部５７、コレクタ領域３３に達する開口部５８を形成する。
【０１１１】
次に、通常の配線形成技術によって、各開口部３６〜４２、及び５６〜５８の内部に例えばタングステンから成るプラグ層４３を形成した後、対応するプラグ層４３を介して、各部に接続される配線を形成する。
即ちＰＭＯＳトランジスタ１の配線４４，４５、ＮＭＯＳトランジスタ２の配線４６，４７、ＮＰＮトランジスタ３の配線４８，４９，５０を形成すると共に、ＬＰＮＰトランジスタ５のエミッタ領域３３に接続する配線６３、ベース取り出し電極の多結晶シリコン領域３０に接続する配線６４、コレクタ領域３３に接続する配線６５を形成する。
【０１１２】
このようにして、半導体基体１０に、ＰＭＯＳトランジスタ１、ＮＭＯＳトランジスタ２、ＮＰＮバイポーラトランジスタ３、及びＬＰＮＰトランジスタ４が形成され、図９Ａ及び図９Ｂに示したＢｉＣＭＯＳ半導体装置を製造することができる。
【０１１３】
上述の本実施の形態によれば、先の実施の形態と同様に、次の効果を有する。
即ち、絶縁膜２８及び多結晶シリコン膜３０により、ＬＰＮＰトランジスタ５のＮ型のエピタキシャル層１３の表面付近へ、ＲＩＥ等エッチングのダメージが導入されることが防止される。
また、多結晶シリコン膜３０の上に反射防止膜３１が形成されていることにより、多結晶シリコン膜３０を形成するレジスト膜のパターンの変化を防止することができると共に、エミッタ領域／コレクタ領域の形成のためのイオン注入の不純物が多結晶シリコン膜３０へ入ることを防止することができる。
【０１１４】
一方、本実施の形態によれば、特にＬＰＮＰトランジスタ５のベース引き出し部において、Ｎ型の多結晶シリコン膜３０が絶縁膜２８の開口を通じて半導体基体１０のシリコン表面に接続されているので、ベース引き出し部のＮ型の多結晶シリコン膜３０から半導体基体１０のシリコンへＮ型不純物を拡散させてＮ型のベース取り出し領域２６Ｂを形成することができる。
これにより、エミッタ−コレクタ間にベース取り出し部を配置することができ、エミッタ・ベース・コレクタの占有面積を低減することが可能になる。
図２のＬＰＮＰトランジスタ４と比較してもセルサイズが小さく、そのため寄生容量の小さいＬＰＮＰトランジスタ５を形成することができる。
【０１１５】
また、このＬＰＮＰトランジスタ５のベース引き出し部は、ＮＰＮトランジスタ３のエミッタ取り出し部と同様の構成とされていることにより、ＮＰＮトランジスタ３のエミッタ取り出し部と、同一工程で同時に形成することができ、製造工程数を増加させないで、セルサイズの縮小を図ることができる。
【０１１６】
また、本実施の形態によれば、シリコン酸化膜２８にＮＰＮトランジスタ３のエミッタ取り出し部の開口２９を形成する工程において、同時にＬＰＮＰトランジスタ５のベース取り出し部の開口５１を形成することにより、この開口５１を埋めてＮ型の多結晶シリコン膜３０を形成して、上述のようにＮ型の多結晶シリコン膜３０からＮ型不純物を拡散させてベース取り出し領域２６Ｂを形成し、エミッタ・ベース・コレクタの占有面積を低減することが可能になる。
【０１１７】
従って、本実施の形態では、特にＬＰＮＰトランジスタ５のセルサイズを縮小して素子を微細化することができるため、ＬＰＮＰトランジスタ５が形成されたＢｉＣＭＯＳ半導体装置の高集積化を図ることができる。
【０１１８】
尚、本実施の形態では、ＬＰＮＰトランジスタ５をＭＯＳトランジスタ１，２と共に同一半導体基体１０に形成したＢｉＣＭＯＳ半導体装置を構成したが、本発明はＢｉＣＭＯＳ半導体装置に限定されない。
ＭＯＳトランジスタが形成されないバイポーラ半導体装置においても、図１０Ｂに示すＬＰＮＰトランジスタ５の構成を採ることにより、同様にＬＰＮＰトランジスタ５の占有面積を低減して、バイポーラ半導体装置の高集積化を図ることができる。
【０１１９】
上述の各実施の形態では、横型バイポーラトランジスタとして、ＰＮＰ型トランジスタを採用して説明したが、ＮＰＮ型の横型バイポーラトランジスタにおいても、同様に本発明を適用することができる。
【０１２０】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【０１２１】
【発明の効果】
上述の本発明によれば、横型バイポーラトランジスタ及びＭＯＳトランジスタを有する半導体装置において、ＭＯＳトランジスタのサイドウォールを形成するために絶縁膜にエッチングを行う際に、絶縁膜により保護して横型バイポーラトランジスタの活性領域となるベース領域の表面にダメージが入ることを防止することができるため、例えば表面結合電流の増加による低電流での電流増幅率ｈＦＥの低下を防止して、横型バイポーラトランジスタの特性を良好にすることができる。従って、半導体装置の信頼性の向上を図ることができる。
【０１２４】
また、ＭＯＳトランジスタのゲート電極に形成されたサイドウォールと、このベース領域上の絶縁膜とを同一の絶縁膜で形成したことにより、同一工程で同時に形成することができ、半導体装置の製造工程数の削減を図ることができる。
【図面の簡単な説明】
【図１】 本発明の一実施の形態の半導体装置の概略構成図（断面図）である。
【図２】 本発明の一実施の形態の半導体装置の概略構成図（断面図）である。
【図３】Ａ、Ｂ 図１及び図２の半導体装置の製造工程を示す工程図である。
【図４】Ａ、Ｂ 図１及び図２の半導体装置の製造工程を示す工程図である。
【図５】Ａ、Ｂ 図１及び図２の半導体装置の製造工程を示す工程図である。
【図６】Ａ、Ｂ 図１及び図２の半導体装置の製造工程を示す工程図である。
【図７】Ａ、Ｂ 図１及び図２の半導体装置の製造工程を示す工程図である。
【図８】Ａ、Ｂ 図１及び図２の半導体装置の製造工程を示す工程図である。
【図９】 Ａ、Ｂ 本発明の他の実施の形態の半導体装置の概略構成図（断面図）である。
【図１０】Ａ、Ｂ 図９Ａ及び図９Ｂの半導体装置の製造工程を示す工程図である。
【図１１】Ａ、Ｂ 図９Ａ及び図９Ｂの半導体装置の製造工程を示す工程図である。
【図１２】Ａ、Ｂ 図９Ａ及び図９Ｂの半導体装置の製造工程を示す工程図である。
【図１３】Ａ、Ｂ 図９Ａ及び図９Ｂの半導体装置の製造工程を示す工程図である。
【図１４】Ａ、Ｂ 図９Ａ及び図９Ｂの半導体装置の製造工程を示す工程図である。
【図１５】Ａ、Ｂ 図９Ａ及び図９Ｂの半導体装置の製造工程を示す工程図である。
【図１６】Ａ、Ｂ 従来のＢｉＣＭＯＳ半導体装置の製造におけるサイドウォール形成後の概略構成図（断面図）である。
【符号の説明】
１ ＰＭＯＳトランジスタ、２ ＮＭＯＳトランジスタ、３ 縦型ＮＰＮバイポーラトランジスタ（ＮＰＮトランジスタ）、４，５ 横型ＰＮＰバイポーラトランジスタ（ＬＰＮＰトランジスタ）、１０ 半導体基体、１１ シリコン基板、１２ 埋め込み領域、１３ エピタキシャル層、１５ 素子分離層、１７ Ｎ型半導体ウエル領域、１８Ｗ Ｐ型半導体ウエル領域、１８Ｃ チャネルストップ領域、１９ ゲート酸化膜、２０ 多結晶シリコン膜、２１ ＷＳｉ膜、２２ ゲート電極、２３，２４ ＬＤＤ領域、２６ エミッタ領域、３５ 層間絶縁膜
Claims (9)
- 同一半導体基体に横型バイポーラトランジスタとＭＯＳトランジスタが形成され、
上記横型バイポーラトランジスタは、ベース領域と、ベース領域内にそれぞれ形成されたエミッタ及びコレクタを有し、
上記ＭＯＳトランジスタのゲート電極に形成されたサイドウォールと、上記横型バイポーラトランジスタの上記エミッタ−上記コレクタ間の上記ベース領域上を覆って形成された絶縁膜とが、同一の絶縁膜で形成されて成り、
上記ベース領域上を覆う上記絶縁膜上に、電極層が形成され、
上記横型バイポーラトランジスタの上記絶縁膜及び上記電極層は、上記エミッタの周囲に繋がって形成され、
上記電極層は、上記エミッタの配線、上記コレクタの配線、ベース取り出し用の配線、のいずれかと接続されている
半導体装置。 - 上記横型バイポーラトランジスタの上記絶縁膜及び上記電極層は、上記エミッタのパターンの周囲にリング状のパターンで形成されている請求項１に記載の半導体装置。
- 上記横型バイポーラトランジスタのベース取り出し部が、上記エミッタと上記コレクタとの間に設けられ、上記ベース取り出し部において、上記半導体基体上の上記絶縁膜に形成された開口を通じて上記半導体基体に上記電極層が接続され、上記電極層は上記ベース取り出し用の配線と接続されている請求項１又は請求項２に記載の半導体装置。
- 上記半導体基体に、さらに縦型バイポーラトランジスタが形成され、
上記縦型バイポーラトランジスタは、ベース領域と、ベース領域内に形成されたエミッタとを有し、エミッタにエミッタ電極が接続され、
上記横型バイポーラトランジスタの上記電極層は、上記縦型バイポーラトランジスタの上記エミッタ電極と同一の電極層で形成されて成る、
請求項１〜請求項３のいずれか１項に記載の半導体装置。 - 同一半導体基体にＭＯＳトランジスタと横型バイポーラトランジスタが形成された半導体装置の製造方法であって、
上記ＭＯＳトランジスタのゲート電極を形成する工程と、
全面に絶縁膜を形成する工程と、
上記絶縁膜上に電極層を形成した後に、電極層を上記横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域を覆い、かつエミッタの周囲に繋がったパターンにパターニングする工程と、
上記電極層をパターニングする工程のマスクを引き続き用いて、上記絶縁膜をエッチングして、上記ゲート電極にサイドウォールを形成すると共に、上記横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域上に上記絶縁膜を残す工程と、
不純物を導入することにより、上記ベース領域内に、上記ベース領域上の上記電極層と自己整合して、上記横型バイポーラトランジスタのエミッタ領域及びコレクタ領域を形成する工程と、
上記電極層に接続して、上記エミッタの配線、上記コレクタの配線、ベース取り出し用の配線、のいずれかを形成する工程とを有する
半導体装置の製造方法。 - 上記電極層を上記横型バイポーラトランジスタのエミッタ−コレクタ間のベース領域を覆い、かつエミッタを囲うリング状のパターンにパターニングする、請求項５に記載の半導体装置の製造方法。
- 上記横型バイポーラトランジスタのベース取り出し部を、上記エミッタと上記コレクタとの間に設け、上記ベース取り出し部においては、上記絶縁膜に開口を形成した後に、上記開口を通じて上記半導体基体に接続されるように上記電極層を形成し、さらに上記電極層に接続して上記ベース取り出し用の配線を形成する請求項５又は請求項６に記載の半導体装置の製造方法。
- 上記電極層上に反射防止膜を上記電極層と同じパターンに形成した後に、不純物を導入して上記横型バイポーラトランジスタのエミッタ領域及びコレクタ領域を形成する工程を行う請求項５〜請求項７のいずれか１項に記載の半導体装置の製造方法。
- 上記半導体装置は、上記半導体基体に、さらに縦型バイポーラトランジスタが形成された構成であり、
上記横型バイポーラトランジスタの上記電極層を形成する際に、同一の電極層をパターニングして、上記縦型バイポーラトランジスタのエミッタ電極を同時に形成する
請求項５〜請求項８のいずれか１項に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000210259A JP4951807B2 (ja) | 2000-07-11 | 2000-07-11 | 半導体装置及びその製造方法 |
| US09/902,300 US6730557B2 (en) | 2000-07-11 | 2001-07-10 | Semiconductor device and production thereof |
| KR1020010041518A KR100818535B1 (ko) | 2000-07-11 | 2001-07-11 | 반도체 디바이스 및 그 제작 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000210259A JP4951807B2 (ja) | 2000-07-11 | 2000-07-11 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026033A JP2002026033A (ja) | 2002-01-25 |
| JP4951807B2 true JP4951807B2 (ja) | 2012-06-13 |
Family
ID=18706546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000210259A Expired - Fee Related JP4951807B2 (ja) | 2000-07-11 | 2000-07-11 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6730557B2 (ja) |
| JP (1) | JP4951807B2 (ja) |
| KR (1) | KR100818535B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400717B1 (ko) * | 2002-01-16 | 2003-10-08 | 한국전자통신연구원 | 나노 트랜지스터의 제조 방법 |
| JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
| US6972466B1 (en) | 2004-02-23 | 2005-12-06 | Altera Corporation | Bipolar transistors with low base resistance for CMOS integrated circuits |
| KR101118652B1 (ko) * | 2004-12-17 | 2012-03-07 | 삼성전자주식회사 | 씨모스 공정과 통합될 수 있는 높은 이득을 갖는 바이폴라접합 트랜지스터 및 그 형성 방법 |
| DE102006027969A1 (de) * | 2006-06-17 | 2007-12-20 | X-Fab Semiconductor Foundries Ag | Verfahren zur selektiven Entspiegelung einer Halbleitergrenzfläche durch eine besondere Prozessführung |
| JP2016152255A (ja) | 2015-02-16 | 2016-08-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| EP3062097A1 (fr) * | 2015-02-27 | 2016-08-31 | EM Microelectronic-Marin SA | Capteur d'humidité avec module thermique |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227660A (en) * | 1987-11-09 | 1993-07-13 | Hitachi, Ltd. | Semiconductor device |
| JPH0348459A (ja) * | 1989-04-26 | 1991-03-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2000
- 2000-07-11 JP JP2000210259A patent/JP4951807B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-10 US US09/902,300 patent/US6730557B2/en not_active Expired - Lifetime
- 2001-07-11 KR KR1020010041518A patent/KR100818535B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020006470A (ko) | 2002-01-19 |
| US20020048873A1 (en) | 2002-04-25 |
| US6730557B2 (en) | 2004-05-04 |
| JP2002026033A (ja) | 2002-01-25 |
| KR100818535B1 (ko) | 2008-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
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| A131 | Notification of reasons for refusal |
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|
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |