JPH0462967A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マスタースライス方式の半導体集積回路装置
に関する。

〔発明の概要〕

本発明は、マスタースライス方式の半導体集積回路装置
において、同一のウェル内にＭ　Ｉ　Ｓ　＋−ランジス
タとバイポーラトランジスタとが形成された基本セルを
有する。これによって、集積密度が高く、基本セルの利
用率も高く、しかも簡単な工程で製造することが可能な
バイポーラ−ＣＭＯＳゲートアレイを実現することがで
きる。

〔従来の技術〕

マスタースライス方式の半導体集積回路装置としてデー
１−アレイが知られている。このケートアレイとしては
ＣＭＯＳゲートアレイが最も多く用いられており、最近
では子方ゲート規模の大容量のＣＭＯＳゲートアレイも
実現されている。しかし、このＣＭＯＳゲートアレイは
高速性の点では十分ではないため、よた高速性に優れた
バイポーラ−ＣＭＯＳゲートアレイが近年注目されてい
る（例えば、Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ
　１９９０．２＋　ｐｐ、１１０１１５）。

の半導体集積回路装置を提供することにある。

〔発明が解決しようとする課題〕

しかし、従来のバイポーラ−ＣＭＯＳゲートアレイにお
いては、ＣＭＯＳゲートアレイの基本セル、すなわち同
一のｎウェル内に形成された２個のｐチャネルＭＯ３ト
ランジスタと同一のｎウェル内に形成された２個のｎチ
ャネルＭＯ３トランジスタとにより構成される基本セル
の外側にこれに隣接してバイポーラトランジスタを配置
した基本セルを用いているため、基本セルの面積が大き
く、集積密度が低い欠点がある。また、バイポーラ１〜
ランジスタの利用率が低いために、基本セルの利用率も
低かった。しかも、ＭＯＳトランジスタに加えてバイポ
ーラトランジスタを同一基板に形成することから、製造
工程も複雑である。

従って本発明の目的は、集積密度が高く、基本セルの利
用率も高く、しかも簡単な工程で製造することが可能な
バイポーラ−ＣＭＯＳゲートアレイを実現することがで
きるマスタースライス方式〔課題を解決するための手段
〕 上記目的を達成するために、本発明は、マスタースライ
ス方式の半導体装置において、同一のウェル内にＭＩＳ
トランジスタとバイポーラトランジスタとが形成された
基本セルを有する。

上記ウェルがｎウェルの場合には、このｎウェル内にｐ
チャネルＭＩＳトランジスタとｎｐｎ型バイポーラトラ
ンジスタとが形成される。また、上記ウェルがｐウェル
の場合には、このｎウェル内にｎチャネルＭＩＳトラン
ジスタとｐｎｐ型バイポーラトランジスタとが形成され
る。

〔作用〕

上述のように構成された本発明の半導体集積回路装置に
よれば、従来のＣＭＯＳゲートアレイで用いられている
基本セルをそのまま利用し、この基本セル内に必要に応
じてバイポーラトランジスタを配置する。すなわち、従
来のバイポーラ−ＣＭＯＳゲートアレイの基本セルのよ
うに、ＣＭＯＳゲートアレイの基本セルの外側にこれに
隣接してバイポーラトランジスタを配置するのではなく
、ＣＭＯＳゲートアレイの基本セル内にバイポーラトラ
ンジスタを配置するため、基本セルの面積は従来のＣＭ
ＯＳゲートアレイと同一で済む。従って、従来のバイポ
ーラ−ＣＭＯＳゲートアレイに比べて集積密度を高くす
ることができる。また、バイポーラトランジスタの利用
率が低くても基本セルの利用率には影響しないので、従
来のバイポーラ−ＣＭＯＳゲートアレイに比べて基本セ
ルの利用率を高くすることができる。しかも、製造工程
も従来のＣＭＯＳゲートアレイの製造工程と同一とする
ことができる。

以上により、集積密度が高く、基本セルの利用率も高く
、しかも簡単な工程で製造することが可能なバイポーラ
−ＣＭＯＳゲートアレイを実現することができる。

〔実施例］ 以下、本発明の一実施例について図面を参照しながら説
明する。なお、実施例の全図において、同一の部分には
同一の符号を付す。

第１図は本発明の一実施例によるバイポーラＣＭＯＳゲ
ートアレイを示す平面図であり、第２図はその要部断面
図である。

第１図及び第２図に示すように、この実施例によるバイ
ポーラ−ＣＭＯＳゲートアレイの基本セルＢＣは、従来
のＣＭＯＳゲー１−アレイの基本セルと同様に、２個の
ｐチャネルＭＯ３トランジスタＱ、、Ｑ、と２イ固のｎ
チャネルＭＯトランジスタＱ、、Ｑ、とにより構成され
ている。

これらのｐチャネルＭＯ３トランジスタＱＩ。

Ｑ２は、例えばｐ型シリコン（Ｓｔ　）基板のような半
導体基板ｌ中に形成されたｎウェル２内に形成されてい
る。一方、ｎチャネルＭＯ３トランジスタＱ３．Ｑ、は
、半導体基板ｌ中に形成されたｐウェル３内に形成され
ている。符号４は例えばＳｉＯ□膜のようなフィールド
酸化膜を示す。このフィールド酸化膜４で囲まれた活性
領域の表面には、例えばＳｉＯ□膜のようなゲート酸化
膜５が形成されている。符号６，７，８．９はゲート電
極を示す。これらのゲート電極６，７，８．９は、例え
ばリン（Ｐ）のような不純物がドープされた例えばｎ゛
型の多結晶Ｓｉ膜や、このｎ＋型の多結晶Ｓｉ膜上に例
えばタングステンシリサイド（ＷＳｉ２）膜のような高
融点金属シリサイド膜を重ねたポリサイド膜により形成
することができる。また、符号１０，１１．１２は、ｐ
チャネルＭＯ３トランジスタＱ、、Ｑ２のソース領域ま
たはドレイン領域として用いられる例えばｐ゛型の半導
体領域を示す。一方、符号１３，１４．１５は、ｎチャ
ネルＭＯ３トランジスタＱ３．Ｑ４のソース領域または
ドレイン領域として用いられる例えばｎ＋型の半導・体
・領域を示す。そして、ゲート電極６と半導体領域１０
．１１とによりｐチャネルＭＯ３トランジスタＱ１が形
成され、ゲート電極７と半導体領域１１．１２とにより
ＰチャネルＭＯ３トランジスタＱ２が形成されている。

同様に、ゲート電極８と半導体領域１３．［４とにより
ｎチャネルＭＯＳトランジスタＱ３が形成され、ゲート
電極９と半導体領域１４．１５とによりｎチャネルＭＯ
３Ｉ−ランジスタＱ４が形成されている。なお、符号１
０ａ、ｌｌａ、１２ａ、１３ａ、１４ａ。

１５ａは、コンタクトホールを通じて行われた補償イオ
ン注入領域を示す。

符号１６は例えばリンシリケートガラス（ＰＳＧ）膜の
ような層間絶縁膜を示す。符号Ｃ１゜Ｃ２、Ｃ３，Ｃ４
、Ｃｓ　、Ｃｂはこの層間絶縁膜１６に形成されたコン
タクトホールを示す。そして、これらのコンタクトホー
ルＣ，，Ｃ２，Ｃ３゜Ｃ４，Ｃ５，Ｃ６を通じて、それ
ぞれ例えばアルミニウム（ＡＩ）の配線１７．１Ｂ、１
９，２０．。

２１．２２が形成されている。

この実施例においては、回路設計に応じて選択された上
述の基本セルＢＣ内にバイポーラトランジスタが形成さ
れる。このバイポーラトランジスタが形成された基本セ
ルをＢＣ′で示す。この基本セルＢＣ′においては、ｎ
ウェル２内にｎｐｎ型バイポーラトランジスタＱ５が形
成され、ｎウェル３内にｐｎｐ型バイポーラトランジス
タＱ６が形成されている。この場合、ｎｐｎ型バイポー
ラトランジスＱ５は、ｎウェル２から成るコレクタ領域
と、このｎウェル２中に形成されたｐ°型の半導体領域
１２から成るベース領域と、この半導体領域１２中に形
成されたｎ゛型の半導体領域２３から成るエミッタ領域
とにより構成されている。なお、この場合の補償イオン
注入領域１２ａはベースコンタクト領域として用いられ
る。また、ｐｎｐ型バイポーラトランジスタＱ６は、ｐ
ウェル３から成るコレクタ領域と、このｎウェル３中に
形成されたｎ゛型の半導体領域１５から成るベース領域
と、この半導体領域１５中に形成されたｐ゛型の半導体
領域２４から成るエミッタ領域とにより構成されている
。なお、この場合の補償イオン注入領域１５ａはベース
コンタクト領域として用いられる。ｃ７．ｃ、、ｃ、、
ｃ、。は層間絶縁膜１６に形成されたコンタクトホール
を示す。

符号２５，２６，２７．２８はこれらのコンタクトホー
ルＣ７、Ｃｏ　、Ｃｑ　、Ｃ＋ｏを通じて形成された配
線を示す。

次に、上述のように構成されたこの実施例によるバイポ
ーラ−ＣＭＯＳゲートアレイの製造方法について説明す
る。

第３図Ａに示すように、まず半導体基板１中に熱拡散法
やイオン注入法によりｎウェル２及びｐウェル３を形成
した後、この半導体基板１の表面を選択的に熱酸化する
ことによりフィールド酸化膜４を形成して素子間分離を
行う。次に、このフィールド酸化膜４で囲まれた活性領
域の表面に熱酸化法によりゲート酸化膜５を形成する。

次に、例えばＣＶＤ法により全面に多結晶Ｓｉ膜を形成
し、この多結晶Ｓｉ膜に例えばリン（Ｐ）のような不純
物をドープして低抵抗化した後、この多結晶Ｓｉ膜をエ
ツチングにより所定形状にパターニングしてゲート電極
６，７，８．９を形成する。これらのゲート電極６，７
．８．９をポリサイド膜により形成する場合には、不純
物がドープされた多結晶Ｓｉ膜上に高融点金属シリサイ
ド膜を形成した後にこれらの高融点金属シリサイド膜及
び多結晶Ｓｉ膜のパターニングを行う。次に、まず例え
ばゲート電極８．９をマスクとしてｐウェル３中に例え
ばヒ素（Ａｓ）のようなｎ型不純物を高濃度にイオン注
入することにより、これらのゲート電極８，９に対して
自己整合的にｎ゛型の半導体領域１３゜１４．１５を形
成する。次に、ゲート電極６，７をマスクとしてｎウェ
ル２中に例えばホウ素（Ｂ）のようなｎ型不純物を高濃
度にイオン注入することにより、これらのゲート電極６
，７に対して自己整合的にｐ゛型の半導体領域１０．１
１．１２を形成する。次に、ＣＶＤ法により全面に層間
絶縁膜１６を形成した後、この層間絶縁膜１６の所定部
分をエツチング除去してコンタクトホールＣ，，Ｃ２，
Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７＋Ｃｏ　、Ｃｑ　、Ｃｏ
ｏを形成する。次に、コンタクトホールＣ＋　、Ｃｚ　
、Ｃ３、Ｃ７、Ｃｏｏに対応する部分が開口したレジス
トパターン２９をリソグラフィーにより形成する。次に
、このレジストバタン２９をマスクとして例えばＢのよ
うなｎ型不純物を高濃度にイオン注入する。これによっ
て、補償イオン注入領域１０ａ、ｌｌａ、１２ａ及び半
導体領域２４が形成される。この後、レジストパターン
２９を除去する。

次に、第３図Ｂに示すように、コンタクトポルｃ、、ｃ
５．ｃ６．ｃ、、ｃ、に対応する部分が開口したレジス
トパターン３０をリソグラフィーにより形成する。次に
、このレジストパターン２５をマスクとして例えばＡｓ
やＰのようなｎ型不純物を高濃度にイオン注入する。こ
れによって、補償イオン注入領域１３ａ、１４ａ、１５
ａ及び半導体領域２３が形成される。この後、レジスト
パターン３０を除去する。

次に、例えばスパッタ法により全面に例えばＡＩ膜を形
成した後、このＡＩ膜をエツチングによりバターニング
して、第２図に示すように、配線１７゜１Ｂ、１９，２
０，２１．２２，２５，２６，２７．２８を形成する。

以上のように、この実施例によれば、従来のＣＭＯＳゲ
ートアレイの基本セルをそのまま利用し、この基本セル
内にバイポーラトランジスタを形成しているので、基本
セルの面積は従来のＣＭＯＳゲートアレイの基本セルと
同一で済み、従ってその分だけ従来のバイポーラ−ＣＭ
ＯＳゲートアレイに比べて集積密度を高くすることがで
きる。また、基本セルの利用率も従来のバイポーラ−Ｃ
ＭＯＳゲートアレイに比べて高い。しかも、この実施例
によるバイポーラ−ＣＭＯＳゲー１−アレイの製造工程
は、従来のＣＭＯＳゲートアレイの製造工程と同一でよ
く、簡単である。

なお、上述の実施例においては、ｎｐｎ型バイポーラト
ランジスタＱ５のベース領域はｐ＋型の半導体領域１２
により形成し、ｐｎｐ型バイポーラトランジスタＱ６の
ベース領域はｎ゛型の半導体領域Ｉ５により形成してい
るため、これらのｎｐｎ型バイポーラトランジスタＱ５
及びｐｎｐ型バイポーラトランジスタＱ６は高い直流電
流増幅率ｈＦＥを得ることが難しい。これらのｎｐｎ型
バイポーラトランジスタＱ３及びｐｎｐ型バイポーラト
ランジスタＱ４の直流電流増幅率ｈＦＥを高くするため
には、例えばｐ゛型の半導体領域１０゜１１．１２を例
えばｐ−型の半導体領域にするとともに、ｎ“型の半導
体領域１３，１４．１５を例えばｎ−型の半導体領域に
することにより、ｎｐｎ型バイポーラトランジスタＱ５
及びｐｎｐ型バイポーラトランジスタＱ６のベー゛ス領
域の不純物濃度を低くすればよい。

ところで、上述の実施例においても用いたが、半導体集
積回路装置の集積密度゛が高くなると、コンタクトホー
ルがソース領域またはドレイン領域の外側に形成される
ため、コンタクトホール形成後に、このコンタクトホー
ルにソース領域またはドレイン領域と同一導電型の不純
物をイオン注入することによりこのコンタクトホール部
全体にソース、領域またはドレイン領域が形成されるよ
うにする必要がある。このコンタクトホールへのイオン
注入が上述の補償イオン注入である。

ところが、このような補償イオン注入を行うと、その分
だけ製造工程は増える。例えば、ＣＭＯＳの場合には、
ｎチャネルＭＯ３トランジスタとｐチャネルＭＯ３トラ
ンジスタとのそれぞれについて補償イオン注入を行う必
要があるので、２回の補償イオン注入を行う分だけ製造
工程が増えることになる。そこで、次にこのような補償
イオン注入を行うことなく、補償イオン注入を行った場
合と同等の効果を得ることができる方法を第４図Ａ〜第
４図りを参照して説明する。

すなわち、この方法では、第４図Ａに示すように、まず
例えばｎ型Ｓｉ基板のような半導体基板５１中にｐウェ
ル５２を形成した後、この半導体基板５１の表面にフィ
ールド酸化膜５３を形成して素子間分離を行う。次に、
このフィールド酸化膜５３で囲まれた活性領域の表面に
ゲート酸化膜５４を形成する。次に、ゲート電極５５．
５６を形成する。次に、このゲート電極５５をマスクと
してｐウェル５２中に例えばＰのようなｎ型不純物を低
濃度にイオン注入することにより、このゲート電極５５
に対して自己整合的に例えばｎ−型の低不純物濃度部５
７．５８を形成する。次に、例えばＣＶＤ法により全面
に例えばＳｉＯ□膜を形成した後、このＳｉＯ２膜を例
えば反応性イオンエツチング（ＲＩＥ）法により基板表
面と垂直方向にエツチングする。これによって、ゲート
電極５５゜５６の側壁にサイドウオールスペーサ５９が
形成される。この後、ＣＶＤ法により全面に層間絶縁膜
６０を形成する。ここで、この層間絶縁膜６０としては
、例えば膜厚が５００人程度の５ｉｚＮａ膜とその上に
形成された膜厚が例えば５００−１０００人程度のＰＳ
Ｇ膜とから成る薄い絶縁膜を用いる。

次に、層間絶縁膜６０及びフィールド酸化膜５３の所定
部分をエツチング除去して、第４図Ｂに示すように、コ
ンタクトホールＣ，，，Ｃ，□、　　ＣＩ：ｌ。

ＣＩ４を形成する。

次に、例えばますｐウェル５２以外の部分の表面をレジ
ストパターン（図示せず）で覆った後、サイドウオール
スペーサ５９及びゲート電極５５をマスクとしてｐウェ
ル５２中に例えばＡｓのようなｎ型不純物を高濃度にイ
オン注入することにより、第４図Ｃに示すように、ゲー
ト電極５５に対して自己整合的に例えばｎ゛型の半導体
領域６１゜６２を形成する。このイオン注入の際には、
上述のように層間絶縁膜６０の膜厚が小さいことから、
コンタクトボールＣ１ｌ、ｃ＋ｚを通じてｐウェル５２
中にｎ型不純物がイオン注入されるばかりでなく、これ
らのコンタクトホールＣＩｌ＋　　ＣＩ□の近傍の層間
絶縁膜６０を通してもｐウェル５２中にｎ型不純物がイ
オン注入される。このため、半導体６１域６１はコンタ
クトホールＣＩ　１の部分からこのコンタクトホールＣ
８の近傍の層間絶縁膜６０の下側の部分にかけて形成さ
れるとともに、半導体領域６２はコンタクトボールＣＩ
□の部分からこのコンタクトホールＣ１□の近傍の層間
絶縁膜６０の下側の部分にかけて形成される。また、こ
れらの半導体領域６１．６２は、サイドウオールスペー
サ５９の下側の部分に、先に形成された低不純物濃度の
半導体領域５７．５８から成る低不純物濃度部６１ａ、
６２ａを有する。これらのゲート電極５５及び半導体領
域６１．６２により、ＬＤＤ（ｌｉｇｈｔｌｙ　ｄｏｐ
ｅｄ　ｄｒａｉｎ）構造のｎチャネルＭＯＳトランジス
タが形成される。

次に、例えばｐウェル５２に対応する部分の表面をレジ
ストパターン（図示せず）で覆った後、サイドウオール
スペーサ５９及びゲート電極５６をマスクとして半導体
基板５１中に例えばＢのようなｐ型不純物を高濃度にイ
オン注入することにより、ゲート電極５６に対して自己
整合的に例えばｐ゛型の半導体領域６３．６４を形成す
る。このイオン注入の際には、上述のように層間絶縁膜
６０の膜厚が小さいことから、コンタクトホールＣＩ３
＋　　Ｃ，、を通じて半導体基板５１中にｐ型不純物が
イオン注入されるばかりでなく、これらのコンタクトホ
ールＣ，，、Ｃ，４の近傍の層間絶縁膜６０を通しても
ｐ型不純物が半導体基板５１中にイオン注入される。こ
のため、半導体領域６３はコンタクトホールＣ１３の部
分からこのコンタクトホールＣＩ３の近傍の層間絶縁膜
６０の下側の部分にかけて形成されるとともに、半導体
ｗＩ域６４はコンタクトホールＣ１４の部分からこのコ
ンタクトホールＣＩ４の近傍の層間絶縁膜６０の下側の
部分にかけて形成される。これらのゲート電極５６及び
半導体領域６３．６４により、ｐチャネルＭＯＳトラン
ジスタが形成される。

次に、例えばスパッタ法により全面に例えばへ１膜を形
成し、このＡＩ膜をエツチングにより所定形状にパター
ニングして、第４図りに示すように、配線６５，６６．
６７を形成する。

なお、上述のように層間絶縁膜６０として薄いＳｉ３Ｎ
４膜と薄いＰＳＧ膜とから成る薄い絶縁膜を用いている
ので、配線６５，６６．６７の下地表面の平坦性は、例
えば膜厚が４０００〜６０００人程度のＰＳＧ膜やホウ
素リンシリケートガラス（ＢＰＳＧ）膜などのりフロー
膜を用いた場合に比べると一般に良くない。このため、
上述のＡＩ膜は、バイアススパッタ法や高温スパッタ法
などにより形成するのが好ましい。

以上より、この例によれば、従来のようにコンタクトホ
ール形成後にこのコンタクトホールに補償イオン注入を
行う必要がなくなり、従ってその分だけ製造工程の簡略
化を図ることができる。

ところで、一般にｐ゛型の半導体領域とｎ“型の半導体
領域とが存在する場合の補償イオン注入を行う場合には
、まずマスクを用いないで全面にｎ型不純物をイオン注
入した後、マスクを用いてｎ゛型の半導体領域のための
コンタクトホール部だけにｎ型不純物の補償イオン注入
を行う。この場合、このｎ型不純物の補償イオン注入の
ドーズ量は、先に行われたｎ型不純物の補償イオン注入
によりこのｎ゛型の半導体領域のためのコンタクトホー
ル部にもｎ型不純物がイオン注入されているため、この
ｎ型不純物のドーズ量よりも高くする必要がある。

第７図はコンタクトホールを形成した後に、ｎ型不純物
の補償イオン注入を全面に行った後にこれを打ち消すだ
けのドーズ量でｎ型不純物の補償イオン注入を行った場
合を示す。第７図に示すように、この例においては、例
えばｐウェル１０１上に例えば膜厚が１０００λ程度の
ＰＳＧ膜１゜２、例えば膜厚が５００人程度（７）Ｓｉ
：＋Ｎ、ＮｉＯ２及び例えば膜厚が５０００λ程度のＰ
ＳＧ膜１０４を形成した後、これらのｐｓｃ膜１０４、
Ｓｉ　３　Ｎ４膜１０３及びＰＳＧ膜１０２（７）所定
部分をエツチング除去してコンタクトホールＣ′を形成
する。このエツチング後においては、このコンタクトホ
ールＣ′の内部のＰＳＧ膜１０２がその上のＳｉ３Ｎ、
膜１０３及びｐｓＧ膜１０４よりも突き出た形状となる
。次に、全面に例えばＢのようなｎ型不純物の補償イオ
ン注入を行う。これによって、このコンタクトホールＣ
′の部分のｐウェル１０１中にＰ＋型の補償イオン注入
領域１０５が形成される。次に、マスクを用いてこのｎ
型不純物の補償イオン注入のドーズ量よりも高いドーズ
量でｐウェル１０１中に例えばＰやＡｓのようなｎ型不
純物の補償イオン注入を行う。これによって、このコン
タクトホールＣ′の部分のｐウェル１０１中に、Ｐ＋型
の補償イオン注入領域１０５と重なるようにしてｎ′″
型の補償イオン注゛入領域１０６が形成される。

上述のＢのイオン注入の際には、Ｂの質量が小さいこと
から、このＢは突き出た部分のＰＳＧ膜１０２を通って
その下側の部分のｐウェル１０１中にもイオン注入され
、従ってｐ゛型の補償イオン注入領域１０５はこの突き
出た部分のＰＳＧ膜１０２の下側の部分に深く回り込ん
で形成される。

これに対して、上述のＰやＡｓのイオン注入の際には、
これらのＰやＡｓの質量が大きいことから、これらのＰ
やＡｓは突き出た部分のＰＳＧ膜１０２を通ってその下
側の部分のｐウェル１０１中にイオン注入されず、従っ
てｎ゛型の補償イオン注入領域１０６の、この突き出た
部分のＰＳＧ膜１０２の下側の部分への回り込みは小さ
い。この結果、この突き出た部分のＰＳＧ膜１０２の下
側の部分のＰ＋型の補償イオン注入領域１０５は、ｎ゛
型の補償イオン注入領域１０６により補償されずに残さ
れることになる。このようにｐ゛型の補償イオン注入領
域１０５が残されるのを防止するために、従来はｎ型不
純物のイオン注入のドーズ量を高くする方法が採られて
いたが、このようにするとイオン注入の時間が長くなっ
て生産性が低下したり、高濃度にイオン注入されたｎ型
不純物の横方向拡散により、ｎ゛型の補償イオン注入領
域１０６の回り込み量が大きくなり過ぎる結果、寄生Ｍ
ＯＳトランジスタのバンチスルーが起きやすくなるとい
う問題があった。そこで、次にこの問題を解決すること
ができる方法を第５図Ａ〜第５図りを参照して説明する
。

第５図Ａに示すように、まず例えばｐウェル７１上に例
えば膜厚が１０００人程度のＰＳＧ膜７２、例えば膜厚
が５００人程度のＳｉ３Ｎ、膜７３及び例えば膜厚が５
０００人程度のＰＳＧ膜７膜上４成した後、ごれらのＩ
）　Ｓ　Ｇ膜７４、Ｓｉ３Ｎ４膜７３及びＰＳＧ膜７２
の所定部分をエツチング除去してコンタクトホールＣを
形成する。このエツチング後において、このコンタクト
ホールＣの内部のＰＳＧ膜７２がその上の５ｉ３Ｎａ膜
７３及びＰＳＧ膜７膜上４も突き出た形状となることは
従来と同様である。

次に、全面に例えばＢのようなｎ型不純物の補償イオン
注入を行う。これによって、第５図Ｂに示すように、こ
のコンタクトホールＣの部分のｐウェル７１中にｐ＋型
の補償イオン注入領域７５が形成される。

次に、少なくともこのコンタクトホールＣに対応する部
分が開口したレジストパターン（図示せず）を形成した
後、このレジストパターンをマスクとして例えば希フッ
酸によりライ１−エツチングを行うことにより、第５図
Ｃに示すように、突き出た部分のＰＳＧ膜７２をエツチ
ング除去する。

次に、マスクを用いて上述のｎ型不純物の補償イオン注
入のドーズ量よりも高いドーズ量でｐウェル７１中に例
えばＰやＡｓのようなｎ型不純物の補償イオン注入を行
う。これによって、第４図りに示すように、コンタクト
ホールＣの部分のｐウェル７１中に、ｐ＋型の補償イオ
ン注入領域７５を完全に含むようにしてｎ゛型の補償イ
オン注入領域７６が形成される。

このように、この例によれば、突き出た部分のＰＳＧ膜
７２をエツチング除去した後にｎ型不純物の補償イオン
注入を行っているので、第５図りに示すように、ｎ゛型
の補償イオン注入領域７６によりｐ゛型の補償イオン注
入領域７５を完全に補償することができることになる。

このため、従来のようにｎ型不純物の補償イオン注入の
ドーズ量を必要以上に高くしないで済むようになり、従
って寄生ＭＯ３トランジスタのパンチスルーが起きやず
くなる問題もなくなる。

なお、第６図に示すように、コンタクトホールＣを形成
した後に例えば希フッ酸により全面ライトエツチングを
行うことにより、突き出た部分のＰＳＧ膜７２をあらか
じめエツチング除去し、その後にｎ型不純物の補償イオ
ン注入及びｎ型不純物の補償イオン注入を順次行うよう
にしても、上述と同様にｎ“型の補償イオン注入領域７
６によりｐ゛型の補償イオン注入領域７５を完全に補償
することができる。

以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。

〔発明の効果〕

本発明は、以上説明したように構成されているので、集
積密度が高く、基本セルの利用率も高くしかも簡単な工
程で製造することができるバイポーラ−ＣＭＯＳゲート
アレイを実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるバイポーラＣＭＯＳゲ
ートアレイの要部を示す平面図、第２図は第１図に示す
バイポーラ−ＣＭＯＳゲートアレイの要部の断面図、第
３図Ａ及び第３図Ｂは本発明の一実施例によるバイポー
ラ−ＣＭＯＳゲートアレイの製造方法を説明するための
断面図、第４図Ａ〜第４図りはコンタクトホールへの補
償イオン注入を省略することができる半導体集積回路装
置の製造方法の例を説明するための断面図、第５図Ａ〜
第５図りはコンタクトボールへの補償イオン注入を用い
る半導体集積回路装置の製造方法の問題を解決するだめ
の例を説明するための断面図、第６図はコンタクトボー
ルへの補償イオン注入を用いる半導体集積回路装置の製
造方法の問題を解決するための他の例を説明するための
断面図、第７図はコンタクトホールへの補償イオン注入
を用いる従来の半導体集積回路装置の製造方法の問題を
説明するための断面図である。 図面における主要な符号の説明 ２：ｎウェル、　３：ｐウェル、　４：フィールド酸化
膜、　５：ゲート酸化膜、　６〜９：ゲート電極、　１
０〜１２：ｐ”型の半導体領域、１３〜１５　：　ｎ”
型の半導体領域、　　１６二層間絶縁膜、　１７〜２２
．２５〜２８：配線、Ｑ＋、Ｑｚ：ｐチャネルＭＯ３Ｉ
−ランジスタ、Ｑ、、Ｑ、：ｎチャネルＭＯ３トランジ
スタ、Ｑｓ：ｎｐｎ型バイポーラトランジスタ、Ｑ６　
：ｐｎｐ型バイポーラトランジスタ。 代理人　　　弁理士　杉　浦　正　知 −ｏ−Ｊ

Claims (3)

【特許請求の範囲】
1. （１）同一のウェル内にＭＩＳトランジスタとバイポー
   ラトランジスタとが形成された基本セルを有することを
   特徴とするマスタースライス方式の半導体集積回路装置
   。
2. （２）同一のｎウェル内にｐチャネルＭＩＳトランジス
   タとｎｐｎ型バイポーラトランジスタとが形成された基
   本セルを有することを特徴とするマスタースライス方式
   の半導体集積回路装置。
3. （３）同一のｐウェル内にｎチャネルＭＩＳトランジス
   タとｐｎｐ型バイポーラトランジスタとが形成された基
   本セルを有することを特徴とするマスタースライス方式
   の半導体集積回路装置。