JP4556295B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にBiCMOSトランジスタを有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年電子機器の小型化、軽量化および消費電力の低減が進行するに伴い、半導体装置の高集積化および微細化に対する要求が高まっている。そこで、低消費電力と高集積化という特性を有するCMOSと、大きな駆動力と高速性という特性を有するバイポーラトランジスタとを組み合わせたバイポーラCMOS(Bi−CMOS)の開発が活発的に行われている。
【0003】
従来の製造方法により製造されるBiCMOSトランジスタの断面図を図13に示す。
【0004】
図13に示すように、p型半導体基板1上にn型エピタキシャル層2が形成され、n型エピタキシャル層2の表面には、LOCOS技術により素子分離絶縁膜3が形成されている。
【0005】
npnバイポーラトランンジスタ形成領域には、n型コレクタ領域となるn型エピタキシャル層2の下層にn型コレクタ埋め込み領域4が形成され、n型コレクタ埋め込み領域4の上層に、ベース直下の不純物濃度を増大させるためのSIC(Selective Ion Implantation of Collector)領域17が形成されている。
n型エピタキシャル層2の表層には、p型不純物を含有する真性ベース領域15と、真性ベース領域15よりもさらに高濃度のp型不純物を含有し、低抵抗化されたベース取り出しの外部ベース領域16が接続して形成されている。
p型ベース領域(15,16)上には、シリコン酸化膜33が形成されている。シリコン酸化膜33に設けられた開口部33aおよびシリコン酸化膜33上に、エミッタ多結晶シリコン24が形成されている。エミッタ多結晶シリコン24下部の真性ベース領域15の表層にn型エミッタ領域25が形成されている。
また、n型コレクタ埋め込み領域4上のn型エピタキシャル層2の一部に、p型ベース領域(15、16)と隔てて、n型コレクタプラグ領域6およびn型コレクタ取り出し領域6aが形成されている。
【0006】
pMOSトランジスタ形成領域には、p型半導体基板1と分離するためのn型分離領域5が形成され、さらにn型エピタキシャル層2にn型ウェル7が形成されている。また、nMOSトランジスタ部分には、p型ウェル8が形成されている。
pMOSおよびnMOSトランジスタ形成領域には、それぞれ、n型ウェル7およびp型ウェル8の表層に、LDD領域(11,13)を有するソース・ドレイン領域(12,14)が形成されている。
また、各ソース・ドレイン領域(12,14)の間にゲート酸化膜(31a,31b)を介して、ゲ−ト電極(22,23)が形成され、ゲ−ト電極(22,23)の側部にサイドウォール絶縁膜(32a,32b)がそれぞれ形成されている。
【0007】
ゲ−ト電極(22,23)を被覆して全面にシリコン酸化膜33が形成されており、また各トランジスタを被覆して全面に層間絶縁膜34が形成され、シリコン酸化膜33および層間絶縁膜34には、pMOSおよびnMOSトランジスタのソース・ドレイン領域(12,14)と、npnバイポーラトランジスタの外部ベース領域16とエミッタ電極24、およびコレクタ取り出し領域6aに達するコンタクトホール(41,42,43,44,45,46,47)が形成され、当該コンタクトホールの内部および上部には、配線層(51,52,53,54,55,56,57)が形成されている。
【0008】
上記の構造の半導体装置の製造方法の1例について説明する。
【0009】
まず、図14(a)に示すように、例えばp型シリコン半導体基板1を熱酸化法により酸化して、表面に酸化膜を形成し、当該酸化膜上部に、リソグラフィー技術によって、上記シリコン半導体基板1上のnpnバイポーラトランジスタ形成領域とpMOSトランジスタ形成領域に開口を有するパターンのレジスト膜R1を形成する。
そして、このレジスト膜R1をマスクとして、酸化膜のパターニングを行い、npnバイポーラトランジスタ形成領域とpMOSトランジスタ形成領域とに開口部を有する酸化膜36を形成する。
【0010】
次に、図14(b)に示すように、レジスト膜R1を除去した後、酸化アンチモン(Sb2 O3 )の固体ソースを用いた熱拡散処理によって、上記酸化膜36に形成された開口部を通じてシリコン半導体基板1中にアンチモンを拡散させ、例えばn型コレクタ埋め込み領域4、およびp型半導体基板1と分離するためのn型分離領域5を形成する。
【0011】
次に、図15(c)に示すように、例えばウェットエッチングによって酸化膜36を除去した後、エピタキシャル成長法により、シリコン半導体基板1上にn型エピタキシャル層2を形成する。
【0012】
次に、図15(d)に示すように、LOCOSプロセスにより、n型エピタキシャル層2に素子分離絶縁膜3を形成する。
この素子分離絶縁膜3の形成工程では、例えば、n型エピタキシャル層2の表面に熱酸化法により酸化シリコン膜3aを形成し、当該酸化シリコン膜3a上の素子分離絶縁膜形成領域以外の領域に不図示の窒化シリコン膜を形成し、当該窒化シリコン膜を耐酸化性マスクに用いて、n型エピタキシャル層2の表面を熱酸化して、素子分離絶縁膜3を形成する。その後、窒化シリコン膜をエッチング除去することにより素子分離絶縁膜3が形成される。
【0013】
次に、図16(e)に示すように、npnバイポーラトランジスタ形成領域におけるn型コレクタプラグ領域を形成する領域に開口を有するレジスト膜R2を形成した後、当該レジスト膜R2をマスクとして、例えば、n型不純物のリンをイオン注入することにより、n型エピタキシャル層2に、n型コレクタ埋め込み領域4に接続するn型コレクタプラグ領域6を形成する。
その後、レジスト膜R2を除去する。
【0014】
次に、図16(f)に示すように、n型エピタキシャル層2上にpMOSトランジスタ形成領域に開口を有するレジスト膜R3をリソグラフィー技術を用いて形成し、n型不純物の例えばリンをイオン注入を行うことによって、n型ウェル7を形成する。その後レジスト膜R3を除去する。
【0015】
次に、図17(g)に示すように、n型エピタキシャル層2上に、nMOSトランジスタ形成領域と、nMOSおよびpMOSトランジスタとnpnバイポーラトランジスタ形成領域の間の素子分離領域の一部に開口を有するレジスト膜R4をリソグラフィー技術を用いて形成し、例えば、p型不純物のホウ素をイオン注入することによって、素子分離領域を兼用したp型ウェル8を形成する。
【0016】
次に、図17(h)に示すように、レジスト膜R4を除去した後、例えばウェットエッチングにより、酸化膜3aを除去し、例えば熱酸化法によってゲート酸化膜31を形成する。
【0017】
次に、図18(i)に示すように、nMOSおよびpMOSトランジスタ形成領域にゲ−ト電極(22,23)を形成する。
【0018】
次に、図18(j)に示すように、リソグラフィー技術によって、pMOS形成領域に開口を有するレジスト膜R5を形成し、レジスト膜R5をマスクとして、p型不純物の例えば二フッ化ホウ素(BF2+)をイオン注入することによって、ゲ−ト電極22の両側部のn型ウェル7中にp型LDD領域11を形成する。
その後、レジスト膜R5を除去する。
【0019】
次に、図19(k)に示すように、リソグラフィー技術によって、nMOSトランジスタ形成領域に開口を有するレジスト膜R6を形成し、レジスト膜R6をマスクとして、n型不純物の例えばヒ素(As+ )をイオン注入することによって、ゲ−ト電極23の両側部のp型ウェル8中にn型LDD領域13を形成する。
その後、レジスト膜R6を除去する。
【0020】
次に、図19(l)に示すように、リソグラフィー技術によって、npnバイポーラトランジスタの真性ベース形成領域に開口を有するレジスト膜R7を形成し、レジスト膜R7をマスクとして、p型不純物の例えば二フッ化ホウ素をイオン注入することによって、真性ベース領域15を形成する。
さらに、レジスト膜R7をマスクとして、n型不純物の例えばリンをイオン注入することによって、ベース直下のコレクタ不純物濃度を増大させるためのSIC(Selective Ion Implantation of Collector)領域17を形成する。
その後、レジスト膜R7を除去する。
【0021】
次に、図20(m)に示すように、CVD法によって、各トランジスタを被覆して全面に酸化シリコンを堆積させて、サイドウォール用絶縁膜32を形成する。
【0022】
次に、図20(n)に示すように、例えばRIEにより、サイドウォール用絶縁膜32をエッチング除去して、各ゲ−ト電極(22,23)の側部にサイドウォール絶縁膜(32a,32b)を形成する。
【0023】
次に、図21(o)に示すように、nMOSトランジスタ形成領域、およびnpnバイポーラトランジスタのコレクタ取り出し領域に開口を有するレジスト膜R8をリソグラフィー技術を用いて形成し、n型の不純物として、例えばヒ素をイオン注入することによって、nMOSトランジスタのソース・ドレイン領域14および、npnバイポーラトランジスタのコレクタ取り出し領域6aを形成する。
その後、レジスト膜R8を除去する。
【0024】
次に、図21(p)に示すように、pMOSトランジスタ形成領域、およびnpnバイポーラトランジスタの外部ベース形成領域に開口を有するレジスト膜R9をリソグラフィー技術を用いて形成し、p型の不純物として、例えば二フッ化ホウ素をイオン注入することによって、pMOSトランジスタのソース・ドレイン領域12およびnpnバイポーラトランジスタの外部ベース領域16を形成する。
その後、レジスト膜R9を除去する。
【0025】
次に、図22(q)に示すように、酸化シリコン膜33を全面に堆積させて、酸化シリコン膜33の上部にエミッタ形成領域に開口を有するレジスト膜R10をリソグラフィー技術を用いて形成し、レジスト膜R10をマスクとして、RIEによって、酸化シリコン膜33にエミッタ形成用開口部33aを形成する。
その後、レジスト膜R10を除去する。
【0026】
次に、図22(r)に示すように、LPCVD(Low Pressure Chemical Vapor Deposition) 法により、開口部33a内を含む全面にエミッタ多結晶シリコンとなるn型不純物のヒ素が高濃度にドーピングされたエミッタ多結晶シリコン用層24aを形成する。
【0027】
次に、図23(s)に示すように、エミッタ多結晶シリコン用層24a上に、リソグラフィー技術によって、npnバイポーラトランジスタのエミッタ多結晶シリコンのパターンを有するレジスト膜R11を形成し、当該レジスト膜R11をマスクとして、エミッタ多結晶シリコン用層24aにエッチングを行い、エミッタ多結晶シリコン24を形成する。
その後、レジスト膜R11を除去する。
【0028】
次に、図23(t)に示すように、例えばRTA(Rapid Thermal Anneal)を行い、pMOSおよびnMOSのソース・ドレイン領域(12,14)に導入された不純物を活性化させる。また、この熱処理によりエミッタ多結晶シリコン24からシリコン酸化膜33の開口部33aを介してp型真性ベース領域15に不純物が拡散し、n型エミッタ領域25が形成される。
その後、全面にホウ素リンシリケートグラス(BPSG)を堆積させて、層間絶縁膜34を形成する。
また、層間絶縁膜34上に不図示のレジスト膜を形成し、当該レジスト膜をマスクとして、層間絶縁膜34および酸化シリコン膜33に、pMOSトランジスタのソースドレイン領域12に達する開口部(41,42)、nMOSトランジスタのソース・ドレイン領域14に達する開口部(43,44)、npnバイポーラトランジスタの外部ベース領域16に達する開口部45、エミッタ多結晶シリコン24に達する開口部46、コレクタ取り出し領域6aに達する開口部47を形成する。
【0029】
以降の工程としては、各開口部(41〜47)の内部に例えばタングステンを堆積させて不図示のタングステンプラグを形成し、当該タングステンプラグを介して、pMOSトランジスタのソースドレイン領域12に接続する配線(51,52)、nMOSトランジスタのソース・ドレイン領域14に接続する配線(53,54)、npnバイポーラトランジスタの外部ベース領域16に接続する配線55、エミッタ多結晶シリコン24に接続する配線56、コレクタ取り出し領域6aに接続する配線57を形成することにより図13に示す半導体装置に至る。
【0030】
上記の従来技術によるBiCMOSを有する半導体装置の製造方法では、図20(n)に示すように、nMOSおよびpMOSトランジスタのサイドウォール絶縁膜(32a,32b)の形成を、サイドウォール用絶縁膜32をRIEによってエッチング除去することによって行う。その際、素子分離絶縁膜3の領域とゲ−ト電極(22、23)の領域以外は、シリコン部分(エピタキシャル層2)が露出していることから、RIEによってシリコン部分へのダメージが与えられる。
【0031】
pMOSおよびnMOSトランジスタ形成領域においては、サイドウォール絶縁膜形成時に、シリコン部分が露出する領域は、ソース・ドレイン領域である。このソース・ドレイン領域は、高濃度不純物が導入される領域であるため、シリコン部分が露出することの影響は少ない。
【0032】
【発明が解決しようとする課題】
しかしながら、バイポーラトランジスタ形成領域においては、シリコン部分が露出された領域にエミッタ領域が形成されるため、表面再結合電流の増加に伴う低電流でのhFE(電流増幅率)の低下により信頼性が悪化するという問題がある。
このバイポーラトランジスタ形成領域において表面再結合電流が増加することによる低電流でのhFEの低下は一般に知られており、この表面再結合電流は、基板表面での結晶の不連続性やその他の欠陥から生ずる表面準位を介して行われるキャリアの再結合が原因であるため、表面の処理状態に強い影響を受ける。
従って、バイポーラトランジスタの活性領域となるエミッタ形成領域、およびエミッタとp型外部ベース領域間には、RIEダメージを与えないことが重要である。
【0033】
また従来では、図22(q)に示すように、エミッタ多結晶シリコンを形成するために、レジスト膜R10により、酸化シリコン膜33に開口を形成する工程において、エミッタ領域25が形成される開口部33aとその左右の外部ベース領域16の位置合わせを考慮する必要がある。
すなわち、エミッタ領域25と外部ベース領域16との距離が短すぎると耐圧の低下や、エミッタ領域25と真性および外部ベース領域(15,16)の接合容量の増加といった不利益が生じ、また、エミッタ領域25と外部ベース領域16との距離が長すぎるとベース抵抗の増大といった不利益を招くことから、エミッタ領域25と外部ベース領域16との間の距離の最適化が重要となってくる。
これらの問題と、レジスト膜の位置合わせのずれを考慮して、ある程度のマージンをもたせるため、通常エミッタ領域25と外部ベース領域16間の距離を比較的大きくとることとなる。
具体的には、例えば、図21(p)におけるエミッタ多結晶シリコン形成領域をレジスト膜R9で保護し、外部ベース領域16を形成する工程では、エミッタ多結晶シリコン形成領域を保護する部分のレジスト膜R9の幅を大きく形成し、図22以降の工程で当該大きく保護した領域に、レジスト膜R10の位置合わせを行い、エミッタ多結晶シリコンを形成することとなるが、かかるマージンの必要性により、エミッタ領域25と外部ベース領域16間の距離が比較的大きくなることからBiCMOSの微細化に限界がある。
【0034】
本発明は上記の問題点に鑑みてなされたものであり、従って、本発明は、BiCMOSプロセスにおいて、バイポーラトランジスタの表面再結合電流の増大による低電流でのhFEの低下を防止し、外部ベース領域をエミッタ多結晶シリコンに対して自己整合的に形成することで微細化が可能な半導体装置の製造方法を提供することを目的とする。
【0035】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、コレクタ領域とエミッタ領域と真性ベース領域とを有する第1の半導体素子が半導体基板の第1領域に配置され、ソース・ドレイン領域とゲート電極と当該ゲート電極の側部のサイドウォール絶縁膜とを有する第2の半導体素子が前記半導体基板の第2領域に配置される半導体装置を製造する際に、前記第1領域の半導体基板に前記コレクタ領域を形成する工程と、前記第2領域の半導体基板上に前記ゲート電極を形成する工程と、前記第1領域の前記半導体基板に前記真性ベース領域を形成する工程と、前記第2領域の前記ゲート電極側部の前記半導体基板に不純物をイオン注入して、前記ソース・ドレイン領域に含まれる導電性不純物よりも低濃度の導電性不純物の拡散層を形成する工程と、前記第1領域において前記真性ベース領域下の前記コレクタ領域の不純物濃度を増大させる不純物層を形成し、当該不純物層の形成と同時に、前記第2領域において前記低濃度拡散層下に当該低濃度拡散層とは異なる導電性不純物を含有するポケット領域を形成する工程と、前記第1および第2領域の前記半導体基板上に、前記真性ベース領域上のエミッタ形成領域に開口部を有する絶縁膜を形成する工程と、前記第1領域の前記絶縁膜の前記開口部内および前記開口部近傍にエミッタ電極を形成する工程と、前記第1領域の前記エミッタ電極への不純物の導入を抑止する保護膜を形成する工程と、前記エミッタ電極をマスクとして、前記ゲート電極側部にサイドウォール絶縁膜を残し、前記エミッタ電極下の一部にエミッタ領域形成用絶縁膜を残しながら前記第1および前記第2領域の前記絶縁膜を除去する工程と、前記第1領域の前記半導体基板に、前記エミッタ電極に対して自己整合的に前記真性ベース領域に接する外部ベース領域を形成する工程と、前記サイドウォール絶縁膜をマスクとして前記第2領域の前記半導体基板に前記ソース・ドレイン領域を形成する工程と、前記エミッタ電極から前記エミッタ領域形成用絶縁膜の前記開口部を介して前記真性ベース領域に不純物を拡散させて、前記開口部下部の前記第1領域の前記半導体基板に前記真性ベース領域に接する前記エミッタ領域を形成する工程とを有する。
【0036】
上記の本発明の半導体装置の製造方法によれば、第1の半導体素子の真性ベース領域を形成後、真性ベース領域上のエミッタ形成領域に開口部を有する絶縁膜を形成し、当該開口部を有する絶縁膜に第1の半導体素子のエミッタ電極の形成および保護膜の形成を行う。
次に、エミッタ電極をマスクとして、ゲ−ト電極側部にサイドウォール絶縁膜を残し、エミッタ電極下の一部にエミッタ領域形成用絶縁膜を残しながら第1および第2領域の絶縁膜を除去する。
次に、第1領域の半導体基板に、エミッタ電極に対して自己整合的に真性ベース領域に接する外部ベース領域を形成することとなる。
従って、サイドウォール絶縁膜を形成する際には、エミッタ電極下部のエミッタ領域形成用絶縁膜が残るため、第1の半導体素子の活性領域であるエミッタ領域と、エミッタ領域と外部ベース領域の間の半導体基板にはサイドウォール絶縁膜形成の際のダメージを与えることなくサイドウォール絶縁膜を形成することができる。
また、エミッタ電極に対して自己整合的に外部ベース領域を形成でき、かつエミッタ電極上部に保護膜を形成していることにより、外部ベース領域形成のための不純物がエミッタ電極中に導入されることによる特性変動を防止することができる。
【0037】
また、好適には、前記真性ベース領域を形成する工程においては、前記第1領域において前記半導体基板に不純物をイオン注入して前記真性ベース領域を形成するとともに、前記第2領域においても当該不純物をイオン注入して前記ゲ−ト電極側部の前記半導体基板に前記ソース・ドレイン領域に含まれる導電性不純物よりも低濃度の導電性不純物の拡散層を形成する。
これにより、第1の半導体素子の真性ベース領域を形成する工程において、同時に、第2の半導体素子の低濃度拡散層を形成することができるため製造工程を削減することができる。
【0039】
好適には、前記外部ベース領域を形成する工程および前記ソース・ドレイン領域を形成する工程においては、前記第1領域において前記半導体基板に不純物をイオン注入して前記外部ベース領域を形成するとともに、前記第2領域においても前記不純物をイオン注入して前記ソース・ドレイン領域を形成する。
これにより、第1の半導体素子の外部ベース領域を形成する工程において、同時に、第2の半導体素子のソース・ドレイン領域をも形成するため、製造工程を削減することができる。
【0040】
例えば、前記エミッタ電極を形成する工程および前記保護膜を形成する工程は、前記絶縁膜の前記開口部内および前記絶縁膜上にエミッタ用導電体層を形成する工程と、前記エミッタ用導電体層上に前記保護膜用膜を形成する工程と、前記エミッタ電極を形成する領域の前記保護膜用膜上にマスク層を形成し、当該マスク層をマスクとして、前記エミッタ用導電体層および前記保護膜用膜を除去して、前記エミッタ電極および前記保護膜を形成する。
【0041】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
【0042】
図1は、本発明の半導体装置の製造方法により製造されるBiCMOSトランジスタの断面図である。
【0043】
図1に示すように、p型半導体基板1上にn型エピタキシャル層2が形成され、n型エピタキシャル層2の表面には、LOCOS技術により素子分離絶縁膜3が形成されている。
【0044】
npnバイポーラトランンジスタ形成領域には、n型コレクタ領域となるn型エピタキシャル層2の下層にn型コレクタ埋め込み領域4が形成され、n型コレクタ埋め込み領域4の上層に、ベース直下のコレクタ不純物濃度を増大させるためのSIC(Selective Ion Implantation of Collector)領域17が形成されている。
n型エピタキシャル層2の表層にp型不純物を含有する真性ベース領域15と、真性ベース領域15よりもさらに高濃度のp型不純物を含有し、低抵抗化されたベース取り出しの外部ベース領域16が接続して形成されている。
p型真性ベース領域15上の一部に、シリコン酸化膜32cが形成されている。シリコン酸化膜32cに設けられた開口部32caおよびシリコン酸化膜32c上に、エミッタ多結晶シリコン24が形成されている。エミッタ多結晶シリコン24上には、反射防止膜35が形成されており、また、エミッタ多結晶シリコン24下部の真性ベース領域15の表層にn型エミッタ領域25が形成されている。
また、n型コレクタ埋め込み領域4上のn型エピタキシャル層2の一部に、p型ベース領域(15、16)と隔てて、n型コレクタプラグ領域6およびn型コレクタ取り出し領域6aが形成されている。
【0045】
pMOSトランジスタ形成領域には、p型半導体基板1と分離するためにn型分離領域5が形成され、さらにn型エピタキシャル層2にn型ウェル7が形成されている。また、nMOSトランジスタ形成領域には、p型ウェル8が形成されている。
各pMOSおよびnMOSトランジスタ形成領域には、n型ウェル7およびp型ウェル8の表層に、LDD領域(11,13)を有するソース・ドレイン領域(12,14)が形成されている。
また、各ソース・ドレイン領域(12,14)の間にゲート酸化膜(31a,31b)を介して、ゲ−ト電極(22,23)が形成され、ゲ−ト電極(22,23)の側部にサイドウォール絶縁膜(32a,32b)がそれぞれ形成されている。
【0046】
各トランジスタを被覆して全面に層間絶縁膜34が形成され、層間絶縁膜34には、pMOSおよびnMOSトランジスタのソース・ドレイン領域(12,14)と、npnバイポーラトランジスタの外部ベース領域16とエミッタ電極24、およびコレクタ取り出し領域6aに達するコンタクトホール(41,42,43,44,45,46,47)が形成され、当該コンタクトホールの内部および上部には、配線層(51,52,53,54,55,56,57)が形成されている。
【0047】
上記の構造の半導体装置の製造方法について説明する。
【0048】
まず、図2(a)に示すように、例えばp型シリコン半導体基板1を熱酸化法により酸化して、表面に酸化膜36を例えば300nmの厚さに形成する。そして、レジスト塗布およびリソグラフィー技術によって、上記シリコン半導体基板1上のnpnバイポーラトランジスタ形成領域とpMOSトランジスタ形成領域に開口を有するパターンのレジスト膜R1を形成する。
そして、このレジスト膜R1をマスクとして、例えば、フッ酸を用いたウェットエッチングによって、シリコン半導体基板1の表面に形成された酸化膜36に、npnバイポーラトランジスタ形成領域とpMOSトランジスタ形成領域とに開口部を形成する。
【0049】
次に、図2(b)に示すように、レジスト膜R1を例えば、過酸化水素と硫酸との混合液を用いて除去した後、酸化アンチモン(Sb2 O3 )の固体ソースを用いた1200℃、60分間の熱拡散処理によって、上記酸化膜36に形成された開口部を通じてシリコン半導体基板1中にアンチモンを拡散させ、例えばn型コレクタ埋め込み領域4、およびp型半導体基板1と分離するためのn型分離領域5を形成する。
【0050】
次に、図3(c)に示すように、例えばフッ酸を用いたウェットエッチングによって酸化膜36を除去した後、エピタキシャル成長法により、シリコン半導体基板1上に例えば、膜厚1μmで、抵抗率が1Ωcmとなるn型エピタキシャル層2を形成する。
【0051】
次に、図3(d)に示すように、LOCOSプロセスにより、n型エピタキシャル層2に素子分離絶縁膜3を形成する。
この素子分離絶縁膜3の形成工程では、例えば、n型エピタキシャル層2の表面を熱酸化法により酸化して、例えば膜厚30nmの酸化シリコン膜3aを形成する。
さらに減圧化学的気相成長法(LPCVD法:Low Pressure Chemical VaporDeposition) によって、上記酸化シリコン膜3aに不図示の窒化シリコン膜を例えば100nmの厚さに形成する。
そして、当該窒化シリコン膜上に素子分離絶縁膜形成領域に開口を有するパターンの不図示のレジスト膜を形成し、当該レジスト膜をマスクとして素子分離絶縁膜形成領域における窒化シリコン膜をRIE(反応性イオンエッチング:Reactive ion etching) により除去する。
その後、素子分離絶縁膜形成領域以外の領域に形成された窒化シリコン膜を耐酸化性マスクに用いて、1050℃のウェット酸素雰囲気中でn型エピタキシャル層2の表面を熱酸化して、例えば膜厚450nmの素子分離絶縁膜3を形成する。その後、窒化シリコン膜を例えば150℃の熱リン酸を用いて選択的にエッチング除去することにより素子分離絶縁膜3が形成される。
【0052】
次に、図4(e)に示すように、n型エピタキシャル層2に、npnバイポーラトランジスタ形成領域のn型コレクタ埋め込み領域4に接続するn型コレクタプラグ領域6を形成する。
n型コレクタプラグ領域6の形成は、当該n型コレクタプラグ領域6を形成する領域に開口を有するレジスト膜R2を形成した後、当該レジスト膜R2をマスクとして、イオンエネルギー500keV、ドーズ量2×1012atoms/cm2 、およびイオンエネルギー70keV、ドーズ量7×1015atoms/cm2 の条件で連続してn型不純物のリンをイオン注入することにより行われる。
その後、レジスト剥離技術によって、レジスト膜R2を除去する。
【0053】
次に、図4(f)に示すように、n型エピタキシャル層2上にpMOSトランジスタ形成領域に開口を有するレジスト膜R3をリソグラフィー技術を用いて形成し、n型不純物の例えばリン(P+ )をイオンエネルギー600keV、ドーズ量5×1012atoms/cm2 の条件と、イオンエネルギー300keV、ドーズ量3×1012atoms/cm2 の条件で、続けてイオン注入を行うことによって、n型ウェル7を形成する。さらに、しきい値制御用として、p型不純物の例えばホウ素(B+ )を、イオンエネルギー20keV、ドーズ量5×1012atoms/cm2 の条件で、イオン注入を行う。その後レジスト膜R3を除去する。
【0054】
次に、図5(g)に示すように、n型エピタキシャル層2上に、nMOSトランジスタ形成領域と、pMOSおよびnMOSトランジスタとnpnバイポーラトランジスタ形成領域の間の素子分離領域の一部に開口を有するレジスト膜R4をリソグラフィー技術を用いて形成し、例えば、p型不純物のホウ素をイオンエネルギー800keV、ドーズ量5×1012atoms/cm2 の条件と、イオンエネルギー350keV、ドーズ量5×1012atoms/cm2 の条件と、イオンエネルギー100keV、ドーズ量5×1012atoms/cm2 の条件で、連続してイオン注入を行うことによって、素子分離領域を兼用したp型ウェル8を形成する。
さらに、しきい値制御用に、例えば、n型不純物のリンをイオンエネルギー20keVで、ドーズ量2×1012atoms/cm2 の条件で、イオン注入を行う。
【0055】
次に、図5(h)に示すように、レジスト膜R4を除去した後、フッ酸(HF)を用いたウェットエッチングにより、酸化膜3aを除去し、例えば、850℃のウェット酸素雰囲気中における5分間の熱酸化によって、例えば膜厚5nmのゲート絶縁膜31を形成する。
【0056】
次に、図6(i)に示すように、nMOSおよびpMOSトランジスタ形成領域にゲ−ト電極(22,23)を形成する。
当該ゲ−ト電極(22,23)の形成工程では、例えば、LPCVD法によって、不図示の多結晶シリコン膜を例えば100nmの厚さに形成し、例えば、三塩化酸化リン(POCl3 )を用いた、プレデポジッション法によって、多結晶シリコン膜にリンを高濃度に導入する。
その後、例えば、CVD(Chemical Vapor Deposition)法によって、不図示のタングステン膜を例えば100nmの厚さに形成し、リソグラフィー技術により、pMOSおよびnMOSトランジスタのゲ−ト電極パターンを有する不図示のレジスト膜を形成して、RIEによりゲ−ト電極部以外のタングステン膜および多結晶シリコン膜をエッチング除去する。その結果、多結晶シリコン膜とタングステン膜とにより構成されるゲ−ト電極(22,23)が形成されることになる。
【0057】
次に、図6(j)に示すように、リソグラフィー技術によって、pMOSトランジスタ形成領域に開口を有するレジスト膜R5を形成し、レジスト膜R5をマスクとして、p型不純物の例えば二フッ化ホウ素(BF2+)を、イオンエネルギー25keV、ドーズ量2×1013atoms/cm2 の条件で、イオン注入することによって、ゲ−ト電極22の両側部におけるエピタキシャル層2のn型ウェル7中にp型LDD領域11を形成する。
また、続けて、p型LDD領域11の下部に短チャネル効果防止のために、n型不純物の例えばヒ素(As+ )をイオンエネルギー300keV、ドーズ量1.5×1013atoms/cm2 の条件でイオン注入することによって、p型LDD領域11の下部にn型ウェル7の一部となる不図示のn型ポケットを形成する。
その後、レジスト膜R5を除去する。
【0058】
次に、図7(k)に示すように、リソグラフィー技術によって、nMOSトランジスタ形成領域に開口を有するレジスト膜R6を形成し、レジスト膜R6をマスクとして、n型不純物の例えばヒ素(As+ )を、イオンエネルギー60keV、ドーズ量3.5×1013atoms/cm2 の条件で、イオン注入することによって、ゲ−ト電極23の両側部におけるエピタキシャル層2のp型ウェル8中にn型LDD領域13を形成する。
また、続けて、n型LDD領域13の下部に短チャネル効果防止のために、p型不純物の例えばホウ素(B+ )をイオンエネルギー30keV、ドーズ量1.2×1013atoms/cm2 の条件でイオン注入することによって、n型LDD領域13の下部にp型ウェル8の一部となる不図示のp型ポケットを形成する。
その後、レジスト膜R6を除去する。
【0059】
次に、図7(l)に示すように、リソグラフィー技術によって、npnバイポーラトランジスタの真性ベース形成領域に開口を有するレジスト膜R7を形成し、レジスト膜R7をマスクとして、p型不純物の例えば二フッ化ホウ素をイオンエネルギー30keV、ドーズ量5×1013atoms/cm2 の条件でイオン注入することによって、真性ベース領域15を形成する。なお、この真性ベース領域15は、後に形成される外部ベース領域と、真性ベース領域の間のリンクベース領域をも兼ねている。
さらに、レジスト膜R7をマスクとして、n型不純物の例えばリンをイオンエネルギー120keV、ドーズ量2×1012atoms/cm2 の条件、およびイオンエネルギー360keV、ドーズ量3×1012atoms/cm2 の条件で連続してイオン注入することによって、真性ベース領域15の直下のコレクタ不純物濃度を増大させるためのSIC(Selective Ion Implantation of Collector)領域17を形成する。
なお、当該工程において、npnバイポーラトランジスタの真性ベース領域15は、後に形成するエミッタポリシリコンのサイズと同程度のサイズで構わない。
【0060】
次に、図8(m)に示すように、CVD法によって、各トランジスタを被覆して全面に酸化シリコンを例えば膜厚200nmに堆積させて、サイドウォール用絶縁膜32を形成する。
【0061】
次に、図8(n)に示すように、サイドウォール用絶縁膜32の上部にエミッタ形成領域に開口を有する不図示のレジスト膜をリソグラフィー技術を用いて形成し、当該レジスト膜をマスクとして、例えばRIEによって、サイドウォール用絶縁膜32およびゲート絶縁膜31にエミッタ形成用開口部32caを形成する。
【0062】
次に、図9(o)に示すように、LPCVD法により、開口部33ca内を含むサイドウォール用絶縁膜32の全面に、n型不純物のヒ素が高濃度にドーピングされた多結晶シリコンを例えば膜厚150nmで堆積させ、エミッタ多結晶シリコン用層24aを形成する。
さらに、当該エミッタ多結晶シリコン用層24aを被覆して全面に、例えばCVD法によりシリコン酸化膜を例えば膜厚10nmで堆積させ、さらにシリコン窒化酸化膜をCVD法により膜厚110nmで堆積させて、反射防止膜35aを形成する。
【0063】
次に、図9(p)に示すように、エミッタ多結晶シリコン用層24a上に、リソグラフィー技術によって、npnバイポーラトランジスタのエミッタ多結晶シリコンのパターンを有するレジスト膜R8を形成し、当該レジスト膜R8をマスクとして、例えばRIEにより反射防止膜35aおよびエミッタ多結晶シリコン用層24aのパターニングを行い、反射防止膜35およびエミッタ多結晶シリコン24を形成する。
【0064】
次に、図10(q)に示すように、レジスト膜R8をマスクとして、例えばRIEによりサイドウォール用絶縁膜32およびゲート絶縁膜31をエッチング除去して、ゲ−ト電極(22,23)の側部にサイドウォール絶縁膜(32a,32b)を形成する。なお、このとき、エミッタ多結晶シリコン24の一部の下部にも、サイドウォール用絶縁膜である酸化シリコン膜32cが残ることになる。
また、ゲート電極(22,23)の下部にゲート絶縁膜(31a,31b)が形成される。その後、レジスト膜R8を除去する。
なお、図中、サイドウォール絶縁膜(32a,32b)および酸化シリコン膜32c下部のゲート絶縁膜は、サイドウォール絶縁膜および酸化シリコン膜と一体化させて示してある。
【0065】
次に、後の工程で行われるイオン注入の緩衝用として、例えばCVD法により、不図示のシリコン酸化膜を例えば10nm程度堆積させて、熱酸化法により当該酸化シリコン膜を12nm程度に成長させる。
【0066】
次に、図10(r)に示すように、nMOSトランジスタ形成領域、およびnpnバイポーラトランジスタのn型コレクタプラグ領域6に開口を有するレジスト膜R9をリソグラフィー技術を用いて形成し、n型の不純物として、例えばヒ素をイオンエネルギー35keV、ドーズ量5×1015atoms/cm2 の条件でイオン注入することによって、nMOSトランジスタのソース・ドレイン領域14と、npnバイポーラトランジスタのn型コレクタ取り出し領域6aを形成する。
【0067】
次に、図11(s)に示すように、pMOSトランジスタ形成領域、およびnpnバイポーラトランジスタの外部ベース領域に開口を有するレジスト膜R10をリソグラフィー技術を用いて形成し、p型の不純物として、例えば二フッ化ホウ素をイオンエネルギー35keV、ドーズ量3×1015atoms/cm2 の条件でイオン注入することによって、pMOSトランジスタのソース・ドレイン領域12およびnpnバイポーラトランジスタの外部ベース領域16を形成する。
【0068】
次に、図11(t)に示すように、例えば1000℃で10秒間程度のRTA(Rapid Thermal Anneal)を行い、pMOSおよびnMOSトランジスタのソース・ドレイン領域(12,14)に導入された不純物を活性化させる。また、この熱処理によりエミッタ多結晶シリコン24からシリコン酸化膜32cの開口部32caを介してp型真性ベース領域15に不純物が拡散し、n型エミッタ領域25が形成される。
その後、全面にホウ素リンシリケートグラス(BPSG)を堆積させて層間絶縁膜34を形成し、900℃で20分間、N2 雰囲気中でリフローを行うことにより、平坦化する。
その後、層間絶縁膜34および反射防止膜35に、不図示のレジスト膜をマスクとして、pMOSトランジスタのソースドレイン領域12に達する開口部(41,42)、nMOSトランジスタのソース・ドレイン領域14に達する開口部(43,44)、npnバイポーラトランジスタの外部ベース領域16に達する開口部45、エミッタ多結晶シリコン24に達する開口部46、n型コレクタ取り出し領域6aに達する開口部47を形成する。
【0069】
以降の工程としては、各開口部(41〜47)の内部に例えばタングステンを堆積させ、不図示のタングステンプラグを形成し、当該タングステンプラグを介して、pMOSトランジスタのソースドレイン領域12に接続する配線(51,52)、nMOSトランジスタのソース・ドレイン領域14に接続する配線(53,54)、npnバイポーラトランジスタの外部ベース領域16に接続する配線55、エミッタ多結晶シリコン24に接続する配線56、コレクタ取り出し領域6aに接続する配線57を形成することにより、図1に示す半導体装置に至る。
【0070】
上記の本発明の実施形態の半導体装置の製造方法によれば、サイドウォール絶縁膜形成のためのエッチング時に、バイポーラトランジスタの活性領域となるエミッタ領域、およびエミッタ領域と外部ベース領域の間の領域は、エミッタポリシリコン下部のサイドウォール用絶縁膜で覆われ、エッチングによるダメージがバイポーラトランジスタの活性領域の基板部分に与えられるのを防止することができる。
従って、BiCMOSプロセスにおいて、バイポーラトランジスタの表面再結合電流の増加による低電流でのhFEの低下を防止し、信頼性の向上を図ることができる。
また、外部ベース領域16を形成する際に、エミッタ多結晶シリコン24の上部は、反射防止膜35で被覆されているため、エミッタ多結晶シリコン24の内部に外部ベース領域形成のための不純物が導入されることなく、外部ベース領域をエミッタ多結晶シリコンに対して自己整合的に形成することができる。
さらにバイポーラトランジスタの外部ベース領域は、pMOSトランジスタのソース・ドレイン領域と同時に形成することで、製造工程を削減することができる。
【0071】
本発明の半導体装置およびその製造方法の実施形態は、上記の説明に限定されない。例えば、本実施形態において、例えば、図6(j)〜7(l)の工程を以下のような工程とすることも可能である。
【0072】
例えば、図12(j−l)に示すように、図6(j)および図7(l)での工程を1工程で行う。
すなわち、図12(j−l)に示すように、リソグラフィー技術によって、pMOSトランジスタ形成領域、およびnpnバイポーラトランジスタの真性ベース形成領域に開口を有するレジスト膜R57を形成し、レジスト膜R57をマスクとして、p型不純物の例えば二フッ化ホウ素(BF2+)を、イオンエネルギー25keV、ドーズ量2×1013atoms/cm2 の条件で、イオン注入することによって、ゲ−ト電極22の両側部におけるエピタキシャル層2のn型ウェル7中にp型LDD領域11を形成し、同時にp型真性ベース領域15を形成する。
また、さらにレジスト膜57をマスクとして、n型不純物の例えばヒ素(As+ )をイオンエネルギー300keV、ドーズ量1.5×1013atoms/cm2 の条件でイオン注入することによって、p型LDD領域11の下部にn型ウェル7の一部となる不図示のn型ポケットを形成し、同時に、真性ベース領域15の直下のn型コレクタ不純物濃度を増大させるためのSIC(Selective IonImplantation of Collector)領域17を形成する。
【0073】
次に、レジスト膜57を除去した後、図12(k)に示すように、図7(k)と同様の工程を行う。
すなわち、リソグラフィー技術によって、nMOS形成領域に開口を有するレジスト膜R6を形成し、レジスト膜R6をマスクとして、n型不純物の例えばヒ素(As+ )を、所定の条件でイオン注入することによって、ゲ−ト電極23の両側部におけるエピタキシャル層2のp型ウェル8中にn型LDD領域13を形成する。
また、続けて、n型LDD領域13の下部に短チャネル効果防止のために、p型不純物の例えばホウ素(B+ )を所定の条件でイオン注入することによって、n型LDD領域13の下部にp型ウェル8の一部となる不図示のp型ポケットを形成する。
続けて、図8(m)以降の工程を行うことにより、図1に示す半導体装置に至こととなる。
【0074】
これにより、バイポーラトランジスタの真性ベース領域はpMOSトランジスタp型LDD領域と、バイポーラトランジスタのSIC領域はpMOSトランジスタのポケット領域と同時に形成することで、製造工程を削減することができる。
【0075】
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【0076】
【発明の効果】
本発明の半導体装置の製造方法によれば、サイドウォール絶縁膜を形成する際には、エミッタ電極下部のエミッタ領域形成用絶縁膜が残るため、第1の半導体素子の活性領域であるエミッタ領域、およびエミッタ領域と外部ベース領域の間の領域における半導体基板には、サイドウォール絶縁膜形成の際のダメージを与えることなくサイドウォール絶縁膜を形成することができる。
また、エミッタ電極に対して自己整合的に外部ベース領域を形成でき、かつエミッタ電極上部に保護膜を形成していることにより、外部ベース領域形成のための不純物がエミッタ電極中に導入されることによる特性変動を防止することができる。
さらに、第1の半導体素子の真性ベース領域、真性ベース領域下のコレクタ領域の不純物濃度を増大させるための不純物層および外部ベース領域の形成工程において、同時にそれぞれ第2の半導体素子の低濃度拡散層、ポケット領域およびソース・ドレイン領域を形成することにより、製造工程の削減を図ることができる。
【図面の簡単な説明】
【図1】図1は、本発明の半導体装置の製造方法により製造されるBiCMOSトランジスタの断面図である。
【図2】図2は、本発明の半導体装置の製造方法の製造工程を示す断面図であり、(a)は酸化膜への開口部の形成工程まで、(b)はn型コレクタ埋め込み領域およびn型分離領域の形成工程までを示す。
【図3】図3は、図2の続きの工程を示す断面図であり、(c)はn型エピタキシャル層の形成工程まで、(d)は素子分離絶縁膜の形成工程までを示す。
【図4】図4は、図3の続きの工程を示す断面図であり、(e)はn型コレクタプラグ領域の形成工程まで、(f)はn型ウェルの形成工程までを示す。
【図5】図5は、図4の続きの工程を示す断面図であり、(g)はp型ウェルの形成工程まで、(h)はゲート絶縁膜の形成工程までを示す。
【図6】図6は、図5の続きの工程を示す断面図であり、(i)はゲ−ト電極の形成工程まで、(j)はp型LDD領域の形成工程までを示す。
【図7】図7は、図6の続きの工程を示す断面図であり、(k)はn型LDD領域の形成工程まで、(l)は真性ベース領域およびSIC領域の形成工程までを示す。
【図8】図8は、図7の続きの工程を示す断面図であり、(m)はサイドウォール用絶縁膜の形成工程まで、(n)はエミッタ形成のための開口部の形成工程までを示す。
【図9】図9は、図8の続きの工程を示す断面図であり、(o)は反射防止膜の形成工程まで、(p)はエミッタ多結晶シリコン層の形成工程までを示す。
【図10】図10は、図9の続きの工程を示す断面図であり、(q)はサイドウォール絶縁膜の形成工程まで、(r)はnMOSトランジスタのソース・ドレイン領域およびn型コレクタ取り出し領域の形成工程までを示す。
【図11】図11は、図10の続きの工程を示す断面図であり、(s)はpMOSトランジスタのソース・ドレイン領域形成工程まで、(t)は配線用の開口部の形成工程までを示す。
【図12】図12は、本実施形態に係る半導体装置の製造方法の他の例である。
【図13】図13は、従来の製造方法により製造されるBiCMOSトランジスタの断面図である。
【図14】図14は、従来のBiCMOSトランジスタの製造方法による製造工程を示す断面図であり、(a)酸化膜への開口部の形成工程まで、(b)はn型コレクタ埋め込み領域およびn型分離領域の形成工程までを示す。
【図15】図15は、図14の続きの工程を示す断面図であり、(c)はn型エピタキシャル層の形成工程まで、(d)は素子分離絶縁膜の形成工程までを示す。
【図16】図16は、図15の続きの工程を示す断面図であり、(e)はn型コレクタプラグ領域の形成工程まで、(f)はn型ウェルの形成工程までを示す。
【図17】図17は、図16の続きの工程を示す断面図であり、(g)はp型ウェルの形成工程まで、(h)はゲート絶縁膜の形成工程までを示す。
【図18】図18は、図17の続きの工程を示す断面図であり、(i)はゲ−ト電極の形成工程まで、(j)はp型LDD領域の形成工程までを示す。
【図19】図19は、図18の続きの工程を示す断面図であり、(k)はn型LDD領域の形成工程まで、(l)は真性ベース領域およびSIC領域の形成工程までを示す。
【図20】図20は、図19の続きの工程を示す断面図であり、(m)はサイドウォール用絶縁膜の形成工程まで、(n)はサイドウォール絶縁膜形成工程までを示す。
【図21】図21は、図20の続きの工程を示す断面図であり、(o)はnMOSトランジスタのソース・ドレイン領域およびn型コレクタ取り出し領域の形成工程まで、(p)はpMOSトランジスタのソース・ドレイン領域、および外部ベース領域の形成工程までを示す。
【図22】図22は、図21の続きの工程を示す断面図であり、(q)はエミッタ形成のための酸化膜の形成工程まで、(r)はエミッタ多結晶シリコン用層の形成工程までを示す。
【図23】図23は、図22の続きの工程を示す断面図であり、(s)はエミッタ多結晶シリコンの形成工程まで、(t)は層間絶縁膜への配線用の開口部の形成工程までを示す。
【符号の説明】
1…p型半導体基板、2…n型エピタキシャル層、3…素子分離絶縁膜、4…n型コレクタ埋め込み領域、5…n型分離領域、6…コレクタプラグ領域、7…n型ウェル、8…p型ウェル、11…p型LDD領域、12…p型ソース・ドレイン領域、13…n型LDD領域、14…n型ソース・ドレイン領域、15…真性ベース領域、16…外部ベース領域、17…SIC領域、22,23…ゲ−ト電極、24…エミッタ多結晶シリコン、25…エミッタ領域、31,31a,31b…ゲート絶縁膜、32,32a,32b…サイドウォール絶縁膜、32c…シリコン酸化膜、32ca…開口部、33…シリコン酸化膜、33a…開口部、34…層間絶縁膜、41,42,43,44,45,46,47…配線用開口部、51,52,53,54,55,56,57…配線。
Claims (8)
- コレクタ領域とエミッタ領域と真性ベース領域とを有する第1の半導体素子が半導体基板の第1領域に配置され、ソース・ドレイン領域とゲート電極と当該ゲート電極の側部のサイドウォール絶縁膜とを有する第2の半導体素子が前記半導体基板の第2領域に配置される半導体装置を製造する際に、前記第1領域の半導体基板に前記コレクタ領域を形成する工程と、
前記第2領域の半導体基板上に前記ゲート電極を形成する工程と、
前記第1領域の前記半導体基板に前記真性ベース領域を形成する工程と、
前記第2領域の前記ゲート電極側部の前記半導体基板に不純物をイオン注入して、前記ソース・ドレイン領域に含まれる導電性不純物よりも低濃度の導電性不純物の拡散層を形成する工程と、
前記第1領域において前記真性ベース領域下の前記コレクタ領域の不純物濃度を増大させる不純物層を形成し、当該不純物層の形成と同時に、前記第2領域において前記低濃度拡散層下に当該低濃度拡散層とは異なる導電性不純物を含有するポケット領域を形成する工程と、
前記第1および第2領域の前記半導体基板上に、前記真性ベース領域上のエミッタ形成領域に開口部を有する絶縁膜を形成する工程と、
前記第1領域の前記絶縁膜の前記開口部内および前記開口部近傍にエミッタ電極を形成する工程と、
前記第1領域の前記エミッタ電極への不純物の導入を抑止する保護膜を形成する工程と、
前記エミッタ電極をマスクとして、前記ゲート電極側部にサイドウォール絶縁膜を残し、前記エミッタ電極下の一部にエミッタ領域形成用絶縁膜を残しながら前記第1および前記第2領域の前記絶縁膜を除去する工程と、
前記第1領域の前記半導体基板に、前記エミッタ電極に対して自己整合的に前記真性ベース領域に接する外部ベース領域を形成する工程と、
前記サイドウォール絶縁膜をマスクとして前記第2領域の前記半導体基板に前記ソース・ドレイン領域を形成する工程と、
前記エミッタ電極から前記エミッタ領域形成用絶縁膜の前記開口部を介して前記真性ベース領域に不純物を拡散させて、前記開口部下部の前記第1領域の前記半導体基板に前記真性ベース領域に接する前記エミッタ領域を形成する工程と
を有する半導体装置の製造方法。 - 前記真性ベース領域を形成する工程においては、前記第1領域において前記半導体基板に不純物をイオン注入して前記真性ベース領域を形成する
請求項1記載の半導体装置の製造方法。 - 前記外部ベース領域を形成する工程においては、前記第1領域において前記半導体基板に不純物をイオン注入して、前記保護膜により前記エミッタ電極への当該不純物の注入を抑止しながら、前記エミッタ電極に対して自己整合的に前記外部ベース領域を形成する
請求項1または2に記載の半導体装置の製造方法。 - 前記外部ベース領域を形成する工程および前記ソース・ドレイン領域を形成する工程においては、前記第1領域において前記半導体基板に不純物をイオン注入して前記外部ベース領域を形成するとともに、前記第2領域においても前記不純物をイオン注入して前記ソース・ドレイン領域を形成する
請求項1または2に記載の半導体装置の製造方法。 - 前記絶縁膜を形成する工程は、
前記第1および第2領域において前記半導体基板上の全面に絶縁膜を形成する工程と、
前記絶縁膜上に、前記第1領域における前記真性ベース領域上の前記エミッタ形成領域に開口部を有するマスク層を形成する工程と、
前記マスク層をマスクとして、前記開口部内の前記絶縁膜を除去する工程と
を有する
請求項1または2に記載の半導体装置の製造方法。 - 前記エミッタ電極を形成する工程および前記保護膜を形成する工程は、
前記絶縁膜の前記開口部内および前記絶縁膜上にエミッタ用導電体層を形成する工程と、前記エミッタ用導電体層上に保護膜用膜を形成する工程と、
前記エミッタ電極を形成する領域の前記保護膜用膜上にマスク層を形成し、当該マスク層をマスクとして、前記エミッタ用導電体層および前記保護膜用膜を除去して、前記エミッタ電極および前記保護膜を形成する
請求項1または2に記載の半導体装置の製造方法。 - 前記エミッタ電極を形成する工程において、多結晶シリコンにより前記エミッタ電極を形成する
請求項1または2に記載の半導体装置の製造方法。 - 前記保護膜を形成する工程において、前記保護膜を反射防止膜により形成する
請求項1または2に記載の半導体装置の製造方法。
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