JPH0774275A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0774275A JPH0774275A JP21662293A JP21662293A JPH0774275A JP H0774275 A JPH0774275 A JP H0774275A JP 21662293 A JP21662293 A JP 21662293A JP 21662293 A JP21662293 A JP 21662293A JP H0774275 A JPH0774275 A JP H0774275A
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- Japan
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- insulating film
- bipolar transistor
- around
- semiconductor device
- transistor
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Abstract
(57)【要約】 （修正有）
【目的】 大幅な工程の増加や、ＭＯＳトランジスタお
よびバイポーラトランジスタの特性の劣化無しに段差を
軽減でき、ホトリソグラフィ工程および多層配線工程へ
の負担を軽減する。 【構成】 バイポーラトランジスタ分離用選択絶縁膜７
０の厚さが、ＭＯＳトランジスタ分離用選択絶縁膜７１
よりも厚く形成してある。バイポーラトランジスタ周囲
の半導体層をエッチングして溝部５４を形成した後、バ
イポーラトランジスタ周囲の溝部５４およびＭＯＳトラ
ンジスタ周囲の半導体層を同時に選択酸化して選択酸化
絶縁膜６０を形成し、これら選択酸化絶縁膜６０が形成
された半導体基板の表面に、バイポーラトランジスタ周
囲に形成された溝部５４を埋め込むように、平坦化用絶
縁膜６８を形成し、この平坦化用絶縁膜６８を、選択酸
化絶縁膜６０を形成するためのマスク層５８をストッパ
として、ケミカルメカニカルポリッシュ技術等により平
坦化を行う。
よびバイポーラトランジスタの特性の劣化無しに段差を
軽減でき、ホトリソグラフィ工程および多層配線工程へ
の負担を軽減する。 【構成】 バイポーラトランジスタ分離用選択絶縁膜７
０の厚さが、ＭＯＳトランジスタ分離用選択絶縁膜７１
よりも厚く形成してある。バイポーラトランジスタ周囲
の半導体層をエッチングして溝部５４を形成した後、バ
イポーラトランジスタ周囲の溝部５４およびＭＯＳトラ
ンジスタ周囲の半導体層を同時に選択酸化して選択酸化
絶縁膜６０を形成し、これら選択酸化絶縁膜６０が形成
された半導体基板の表面に、バイポーラトランジスタ周
囲に形成された溝部５４を埋め込むように、平坦化用絶
縁膜６８を形成し、この平坦化用絶縁膜６８を、選択酸
化絶縁膜６０を形成するためのマスク層５８をストッパ
として、ケミカルメカニカルポリッシュ技術等により平
坦化を行う。
Description
【０００１】
【産業上の利用分野】本発明は、高性能なバイポーラト
ランジスタおよびＭＯＳトランジスタを混載した大規模
集積回路（以下、ＢｉＣＭＯＳＬＳＩと記す）に適した
素子分離領域の構造とその製造方法に関する。
ランジスタおよびＭＯＳトランジスタを混載した大規模
集積回路（以下、ＢｉＣＭＯＳＬＳＩと記す）に適した
素子分離領域の構造とその製造方法に関する。
【０００２】
【従来の技術】一般的な高速バイポーラトランジスタの
素子分離構造を図１０に示す。図１０に示すように、Ｐ
型半導体基板２上にＮ型エピタキシャル層４が形成して
あり、エピタキシャル層４の下部には、Ｎ+ のコレクタ
埋め込み層６が形成してある。エピタキシャル層４の表
面には、選択酸化による素子分離絶縁膜（ＬＯＣＯＳ）
８が形成してあり、その下部に、Ｐ+ の接合分離領域１
０が形成してある。一般的な高速バイポーラトランジス
タでは、ＬＯＣＯＳ８の膜厚は、約０．８μｍ程度であ
る。
素子分離構造を図１０に示す。図１０に示すように、Ｐ
型半導体基板２上にＮ型エピタキシャル層４が形成して
あり、エピタキシャル層４の下部には、Ｎ+ のコレクタ
埋め込み層６が形成してある。エピタキシャル層４の表
面には、選択酸化による素子分離絶縁膜（ＬＯＣＯＳ）
８が形成してあり、その下部に、Ｐ+ の接合分離領域１
０が形成してある。一般的な高速バイポーラトランジス
タでは、ＬＯＣＯＳ８の膜厚は、約０．８μｍ程度であ
る。
【０００３】これに対し、ゲート長が０．２〜０．５μ
ｍの高性能ＢｉＣＭＯＳＬＳＩに於ける素子分離構造で
は、ＣＭＯＳ部分には０．２〜０．５μｍ厚のＬＯＣＯ
Ｓが使われることから、バイポーラ部分には、０．２〜
０．５μｍ厚のＬＯＣＯＳと、接合分離領域（図１１）
あるいはトレンチ分離領域（図１２）が兼用されてい
る。ＬＯＣＯＳの膜厚が通常の高速バイポーラトランジ
スタに用いるＬＯＣＯＳの膜厚に比較して薄いのは、Ｃ
ＭＯＳ部分においては、ＬＯＣＯＳ時に生じるいわゆる
バーズビークによる変換差を小さくするために、素子分
離用酸化膜の膜厚は余り厚くできないためである。一
方、バイポーラ部分においては、１〜２μｍ厚のエピタ
キシャル領域を完全に分離するため、より深い分離領域
が必要であるため、ＬＯＣＯＳ技術以外に接合分離技術
あるいはトレンチ分離技術を兼用している。
ｍの高性能ＢｉＣＭＯＳＬＳＩに於ける素子分離構造で
は、ＣＭＯＳ部分には０．２〜０．５μｍ厚のＬＯＣＯ
Ｓが使われることから、バイポーラ部分には、０．２〜
０．５μｍ厚のＬＯＣＯＳと、接合分離領域（図１１）
あるいはトレンチ分離領域（図１２）が兼用されてい
る。ＬＯＣＯＳの膜厚が通常の高速バイポーラトランジ
スタに用いるＬＯＣＯＳの膜厚に比較して薄いのは、Ｃ
ＭＯＳ部分においては、ＬＯＣＯＳ時に生じるいわゆる
バーズビークによる変換差を小さくするために、素子分
離用酸化膜の膜厚は余り厚くできないためである。一
方、バイポーラ部分においては、１〜２μｍ厚のエピタ
キシャル領域を完全に分離するため、より深い分離領域
が必要であるため、ＬＯＣＯＳ技術以外に接合分離技術
あるいはトレンチ分離技術を兼用している。
【０００４】図１１に示すＢｉＣＭＯＳＬＳＩのバイポ
ーラトランジスタの素子分離構造について説明すると、
Ｐ型半導体基板２ａ上にＮ型エピタキシャル層４ａが形
成してあり、エピタキシャル層４ａの下部には、Ｎ+ の
コレクタ埋め込み層６ａが形成してある。エピタキシャ
ル層４ａの表面には、選択酸化による素子分離絶縁膜
（ＬＯＣＯＳ）８ａが形成してあり、その下部に、Ｐ+
の接合分離領域１０ａが形成してある。このＢｉＣＭＯ
ＳＬＳＩのバイポーラトランジスタの素子分離構造で
は、ＬＯＣＯＳ８ａの膜厚が、図１０に示す通常の高速
バイポーラトランジスタのＬＯＣＯＳ８の膜厚に比較し
て、０．３〜０．６μｍ程度薄くなっている。
ーラトランジスタの素子分離構造について説明すると、
Ｐ型半導体基板２ａ上にＮ型エピタキシャル層４ａが形
成してあり、エピタキシャル層４ａの下部には、Ｎ+ の
コレクタ埋め込み層６ａが形成してある。エピタキシャ
ル層４ａの表面には、選択酸化による素子分離絶縁膜
（ＬＯＣＯＳ）８ａが形成してあり、その下部に、Ｐ+
の接合分離領域１０ａが形成してある。このＢｉＣＭＯ
ＳＬＳＩのバイポーラトランジスタの素子分離構造で
は、ＬＯＣＯＳ８ａの膜厚が、図１０に示す通常の高速
バイポーラトランジスタのＬＯＣＯＳ８の膜厚に比較し
て、０．３〜０．６μｍ程度薄くなっている。
【０００５】次に、図１２に示すＢｉＣＭＯＳＬＳＩの
バイポーラトランジスタの素子分離構造について説明す
る。Ｐ型半導体基板２ｂ上にＮ型エピタキシャル層４ｂ
が形成してあり、エピタキシャル層４ｂの下部には、Ｎ
+ のコレクタ埋め込み層６ｂが形成してある。エピタキ
シャル層４ｂの表面には、ＬＯＣＯＳ８ｂが形成してあ
り、その下部に、トレンチ構造の素子分離領域１０ｂお
よびＰ+ の接合分離領域１６が形成してある。トレンチ
構造の素子分離領域１０ｂでは、トレンチ内に、酸化シ
リコン膜１４とポリシリコン膜１２とが埋め込まれてい
る。
バイポーラトランジスタの素子分離構造について説明す
る。Ｐ型半導体基板２ｂ上にＮ型エピタキシャル層４ｂ
が形成してあり、エピタキシャル層４ｂの下部には、Ｎ
+ のコレクタ埋め込み層６ｂが形成してある。エピタキ
シャル層４ｂの表面には、ＬＯＣＯＳ８ｂが形成してあ
り、その下部に、トレンチ構造の素子分離領域１０ｂお
よびＰ+ の接合分離領域１６が形成してある。トレンチ
構造の素子分離領域１０ｂでは、トレンチ内に、酸化シ
リコン膜１４とポリシリコン膜１２とが埋め込まれてい
る。
【０００６】このＢｉＣＭＯＳＬＳＩのバイポーラトラ
ンジスタの素子分離構造では、ＬＯＣＯＳ８ｂの膜厚
が、図１０に示す通常の高速バイポーラトランジスタの
ＬＯＣＯＳ８の膜厚に比較して、０．３〜０．６μｍ程
度薄くなっている。
ンジスタの素子分離構造では、ＬＯＣＯＳ８ｂの膜厚
が、図１０に示す通常の高速バイポーラトランジスタの
ＬＯＣＯＳ８の膜厚に比較して、０．３〜０．６μｍ程
度薄くなっている。
【０００７】
【本発明が解決しようとする課題】しかしながら、図１
１に示す接合分離兼用構造においては、深い接合分離領
域を形成するために素子面積が大きくなり、集積度およ
び素子性能の低下が生じる。また、図１２に示すトレン
チ分離兼用構造においては、集積度は向上するが、大幅
な工程の増加があり、コスト増につながる。
１に示す接合分離兼用構造においては、深い接合分離領
域を形成するために素子面積が大きくなり、集積度およ
び素子性能の低下が生じる。また、図１２に示すトレン
チ分離兼用構造においては、集積度は向上するが、大幅
な工程の増加があり、コスト増につながる。
【０００８】このような実情に鑑みて、図１３に示すよ
うな製造工程で得られる素子分離構造が本出願人により
提案されている。図１３に示す方法は、バイポーラトラ
ンジスタの素子分離領域に相当するエピタキシャル層を
エッチングし、その後、ＭＯＳおよびバイポーラトラン
ジスタの素子分離用ＬＯＣＯＳ酸化を同時に行う方法で
ある。
うな製造工程で得られる素子分離構造が本出願人により
提案されている。図１３に示す方法は、バイポーラトラ
ンジスタの素子分離領域に相当するエピタキシャル層を
エッチングし、その後、ＭＯＳおよびバイポーラトラン
ジスタの素子分離用ＬＯＣＯＳ酸化を同時に行う方法で
ある。
【０００９】すなわち、この方法では、図１３（Ａ）に
示すように、半導体基板２ｃ上に、Ｎ+ Ｋコレクタ埋め
込み層６ｃおよびＮ型エピタキシャル層４ｃを形成した
後、エピタキシャル層４ｃの表面に、テーパ状溝部１６
を形成する。テーパ状溝部１６の溝深さは、たとえば６
００ｎｍ程度である。その後、図１３（Ｂ）に示すよう
に、パッド用酸化シリコン膜１８、ポリシリコン膜２０
および窒化シリコン膜２２を形成する。その後、レジス
ト膜２３により窒化シリコン膜２２をＬＯＣＯＳ形成パ
ターンでエッチングした後、窒化シリコン膜２２をマス
クとして熱酸化し、図１２（Ｃ）に示すように、ＬＯＣ
ＯＳ２４を形成する。
示すように、半導体基板２ｃ上に、Ｎ+ Ｋコレクタ埋め
込み層６ｃおよびＮ型エピタキシャル層４ｃを形成した
後、エピタキシャル層４ｃの表面に、テーパ状溝部１６
を形成する。テーパ状溝部１６の溝深さは、たとえば６
００ｎｍ程度である。その後、図１３（Ｂ）に示すよう
に、パッド用酸化シリコン膜１８、ポリシリコン膜２０
および窒化シリコン膜２２を形成する。その後、レジス
ト膜２３により窒化シリコン膜２２をＬＯＣＯＳ形成パ
ターンでエッチングした後、窒化シリコン膜２２をマス
クとして熱酸化し、図１２（Ｃ）に示すように、ＬＯＣ
ＯＳ２４を形成する。
【００１０】その後、窒化シリコン膜２２、ポリシリコ
ン膜２０およびパッド用酸化シリコン膜１８をエッチン
グにより除去し、接合分離領域２５形成のためのイオン
注入、コレクタ用プラグ層２７形成のためのイオン注
入、およびＭＯＳ部のためのウェル領域２６形成のため
のイオン注入を行う。
ン膜２０およびパッド用酸化シリコン膜１８をエッチン
グにより除去し、接合分離領域２５形成のためのイオン
注入、コレクタ用プラグ層２７形成のためのイオン注
入、およびＭＯＳ部のためのウェル領域２６形成のため
のイオン注入を行う。
【００１１】その後、図１３（Ｄ）に示すように、バイ
ポーラトランジスタ部分には、真性ベース２８、グラフ
トベース２９、エミッタ領域３０、エミッタ電極３２、
ベース取り出し電極３４、コレクタ電極３５、コレクタ
取り出し電極３６およびエミッタ取り出し電極（図示せ
ず）を形成する。また、ＭＯＳトランジスタ部分では、
ゲート絶縁膜３７、ゲート電極３８、ＬＤＤ構造のソー
ス／ドレイン３９、ソース取り出し電極４０およびドレ
イン取り出し電極４１を形成する。
ポーラトランジスタ部分には、真性ベース２８、グラフ
トベース２９、エミッタ領域３０、エミッタ電極３２、
ベース取り出し電極３４、コレクタ電極３５、コレクタ
取り出し電極３６およびエミッタ取り出し電極（図示せ
ず）を形成する。また、ＭＯＳトランジスタ部分では、
ゲート絶縁膜３７、ゲート電極３８、ＬＤＤ構造のソー
ス／ドレイン３９、ソース取り出し電極４０およびドレ
イン取り出し電極４１を形成する。
【００１２】この提案中の素子分離構造では、バイポー
ラトランジスタ部分のＬＯＣＯＳ２４下部に形成する接
合分離領域２５の形成深さを浅くすることができる。し
かしながら、図１３に示す提案中の素子分離構造では、
バイポーラトランジスタ部分の素子分離領域と、ＭＯＳ
トランジスタ部分のそれとに段差が生じ、その後のホト
リソグラフィ工程、多層配線工程等への負担が大きくな
る。すなわち、段差の存在により、ホトリソグラフィ工
程時の合わせズレが大きくなると共に、多層配線のため
の平坦化が困難になる。
ラトランジスタ部分のＬＯＣＯＳ２４下部に形成する接
合分離領域２５の形成深さを浅くすることができる。し
かしながら、図１３に示す提案中の素子分離構造では、
バイポーラトランジスタ部分の素子分離領域と、ＭＯＳ
トランジスタ部分のそれとに段差が生じ、その後のホト
リソグラフィ工程、多層配線工程等への負担が大きくな
る。すなわち、段差の存在により、ホトリソグラフィ工
程時の合わせズレが大きくなると共に、多層配線のため
の平坦化が困難になる。
【００１３】本発明は、このような実情に鑑みてなさ
れ、バイポーラトランジスタとＭＯＳトランジスタとが
同一半導体基板上に形成される半導体装置において、大
幅な工程の増加や、ＭＯＳトランジスタおよびバイポー
ラトランジスタの特性の劣化無しに段差を軽減でき、ホ
トリソグラフィ工程および多層配線工程への負担を軽減
することができる半導体装置およびその製造方法を提供
することを目的とする。
れ、バイポーラトランジスタとＭＯＳトランジスタとが
同一半導体基板上に形成される半導体装置において、大
幅な工程の増加や、ＭＯＳトランジスタおよびバイポー
ラトランジスタの特性の劣化無しに段差を軽減でき、ホ
トリソグラフィ工程および多層配線工程への負担を軽減
することができる半導体装置およびその製造方法を提供
することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は、バイポーラトランジス
タ分離用選択絶縁膜の厚さが、ＭＯＳトランジスタ分離
用選択絶縁膜よりも厚く形成してある。
に、本発明に係る半導体装置は、バイポーラトランジス
タ分離用選択絶縁膜の厚さが、ＭＯＳトランジスタ分離
用選択絶縁膜よりも厚く形成してある。
【００１５】本発明に係る半導体装置の製造方法は、バ
イポーラトランジスタ周囲の半導体層をエッチングして
溝部を形成した後、バイポーラトランジスタ周囲の溝部
およびＭＯＳトランジスタ周囲の半導体層を同時に選択
酸化して選択酸化絶縁膜を形成し、これら選択酸化絶縁
膜が形成された半導体基板の表面に、バイポーラトラン
ジスタ周囲に形成された溝部を埋め込むように、平坦化
用絶縁膜を形成し、この平坦化用絶縁膜を、上記選択酸
化絶縁膜を形成するためのマスク層をストッパとして、
ケミカルメカニカルポリッシュ技術等により平坦化を行
う。
イポーラトランジスタ周囲の半導体層をエッチングして
溝部を形成した後、バイポーラトランジスタ周囲の溝部
およびＭＯＳトランジスタ周囲の半導体層を同時に選択
酸化して選択酸化絶縁膜を形成し、これら選択酸化絶縁
膜が形成された半導体基板の表面に、バイポーラトラン
ジスタ周囲に形成された溝部を埋め込むように、平坦化
用絶縁膜を形成し、この平坦化用絶縁膜を、上記選択酸
化絶縁膜を形成するためのマスク層をストッパとして、
ケミカルメカニカルポリッシュ技術等により平坦化を行
う。
【００１６】
【作用】本発明に係る半導体装置では、バイポーラトラ
ンジスタ分離用絶縁膜の厚さが、ＭＯＳトランジスタ分
離用絶縁膜よりも厚いので、バイポーラトランジスタ分
離用絶縁膜の下部に形成する接合分離領域の形成深さを
浅くすることができる。その結果、素子面積の増大を抑
制することができ、集積度が向上すると共に、素子性能
が向上する。
ンジスタ分離用絶縁膜の厚さが、ＭＯＳトランジスタ分
離用絶縁膜よりも厚いので、バイポーラトランジスタ分
離用絶縁膜の下部に形成する接合分離領域の形成深さを
浅くすることができる。その結果、素子面積の増大を抑
制することができ、集積度が向上すると共に、素子性能
が向上する。
【００１７】本発明に係る半導体装置の製造方法では、
大幅な工程の増加や、ＭＯＳトランジスタおよびバイポ
ーラトランジスタの特性の劣化無しに、段差を軽減する
ことができ、リソグラフィー工程、多層配線工程への負
担を軽減することができる。
大幅な工程の増加や、ＭＯＳトランジスタおよびバイポ
ーラトランジスタの特性の劣化無しに、段差を軽減する
ことができ、リソグラフィー工程、多層配線工程への負
担を軽減することができる。
【００１８】
【実施例】以下、本発明を図面に示す実施例に基づき、
詳細に説明する。図１は本発明の一実施例に係るＢｉＣ
ＭＯＳ型半導体装置の要部概略断面図、図２（Ａ）〜
（Ｃ）は同実施例のＢｉＣＭＯＳ型半導体装置の製造過
程を示す要部概略断面図、図３（Ｄ），（Ｅ）は図２の
次の製造過程を示す要部概略断面図、図４（Ｆ）〜
（Ｈ）は図３の次の製造過程を示す要部概略断面図、図
５は本発明の他の実施例に係るＢｉＣＭＯＳ型半導体装
置の要部概略断面図、図６（Ａ）〜（Ｃ）は同実施例の
ＢｉＣＭＯＳ型半導体装置の製造過程を示す要部概略断
面図、図７（Ｄ），（Ｅ）は図６の次の製造過程を示す
要部概略断面図、図８（Ｆ）〜（Ｈ）は図７の次の製造
過程を示す要部概略断面図、図９（Ａ）〜（Ｃ）は本発
明のその他の実施例に係るＢｉＣＭＯＳ型半導体装置の
製造過程の一部を示す要部概略断面図である。
詳細に説明する。図１は本発明の一実施例に係るＢｉＣ
ＭＯＳ型半導体装置の要部概略断面図、図２（Ａ）〜
（Ｃ）は同実施例のＢｉＣＭＯＳ型半導体装置の製造過
程を示す要部概略断面図、図３（Ｄ），（Ｅ）は図２の
次の製造過程を示す要部概略断面図、図４（Ｆ）〜
（Ｈ）は図３の次の製造過程を示す要部概略断面図、図
５は本発明の他の実施例に係るＢｉＣＭＯＳ型半導体装
置の要部概略断面図、図６（Ａ）〜（Ｃ）は同実施例の
ＢｉＣＭＯＳ型半導体装置の製造過程を示す要部概略断
面図、図７（Ｄ），（Ｅ）は図６の次の製造過程を示す
要部概略断面図、図８（Ｆ）〜（Ｈ）は図７の次の製造
過程を示す要部概略断面図、図９（Ａ）〜（Ｃ）は本発
明のその他の実施例に係るＢｉＣＭＯＳ型半導体装置の
製造過程の一部を示す要部概略断面図である。
【００１９】第１実施例 図１に示すように、本発明の第１実施例に係る半導体装
置は、ダブルポリシリコン・エミッタ／ベース（Ｅｍ／
Ｂａｓｅ）セルフアラインのバイポーラトランジスタと
ＣＭＯＳトランジスタとを結合したＢｉＣＭＯＳ型半導
体装置である。
置は、ダブルポリシリコン・エミッタ／ベース（Ｅｍ／
Ｂａｓｅ）セルフアラインのバイポーラトランジスタと
ＣＭＯＳトランジスタとを結合したＢｉＣＭＯＳ型半導
体装置である。
【００２０】また、図１に示すＢｉＣＭＯＳ型半導体装
置は、たとえばＢｉＣＭＯＳ型ＳＲＡＭとして用いられ
る。図１では、単一のバイポーラトランジスタと一対の
ＭＯＳトランジスタ（ＣＭＯＳ）とがそれぞれ同一の半
導体基板５０上に形成してある状態を示している。実際
の半導体装置では、バイポーラトランジスタ形成領域お
よびＭＯＳトランジスタ形成領域に、それぞれ複数のト
ランジスタが形成される。
置は、たとえばＢｉＣＭＯＳ型ＳＲＡＭとして用いられ
る。図１では、単一のバイポーラトランジスタと一対の
ＭＯＳトランジスタ（ＣＭＯＳ）とがそれぞれ同一の半
導体基板５０上に形成してある状態を示している。実際
の半導体装置では、バイポーラトランジスタ形成領域お
よびＭＯＳトランジスタ形成領域に、それぞれ複数のト
ランジスタが形成される。
【００２１】本実施例の半導体装置では、Ｐ型の半導体
基板５０上に、Ｎ型のエピタキシャル層５２が形成して
ある。まず、バイポーラトランジスタ形成領域について
説明する。バイポーラトランジスタ形成領域では、エピ
タキシャル層５２下部に、Ｎ型のコレクタ埋め込み層５
１が形成してある。コレクタ埋め込み層５１には、エピ
タキシャル層５２中に形成されたＮ型のコレクタプラグ
７４が接続してある。
基板５０上に、Ｎ型のエピタキシャル層５２が形成して
ある。まず、バイポーラトランジスタ形成領域について
説明する。バイポーラトランジスタ形成領域では、エピ
タキシャル層５２下部に、Ｎ型のコレクタ埋め込み層５
１が形成してある。コレクタ埋め込み層５１には、エピ
タキシャル層５２中に形成されたＮ型のコレクタプラグ
７４が接続してある。
【００２２】エピタキシャル層５２の表面には、Ｐ型の
真性ベース１０５およびグラフトベース１０６が形成し
てある。真性ベース１０５の表面側一部に、Ｎ型のエミ
ッタ１０７が形成してある。エミッタ１０７には、エミ
ッタ電極１０４が接続してある。グラフトベース１０６
には、ベース電極９０が接続してある。ベース電極上に
は、層間絶縁膜９８が積層してある。層間絶縁膜９８に
は、開口部１１０，１１２が形成してある。これら開口
部には、それぞれベース取り出し電極１２２およびコレ
クタ取り出し電極１２６が埋め込み形成してある。ま
た、エミッタ電極１０４上には、エミッタ取り出し電極
１２４が形成してある。
真性ベース１０５およびグラフトベース１０６が形成し
てある。真性ベース１０５の表面側一部に、Ｎ型のエミ
ッタ１０７が形成してある。エミッタ１０７には、エミ
ッタ電極１０４が接続してある。グラフトベース１０６
には、ベース電極９０が接続してある。ベース電極上に
は、層間絶縁膜９８が積層してある。層間絶縁膜９８に
は、開口部１１０，１１２が形成してある。これら開口
部には、それぞれベース取り出し電極１２２およびコレ
クタ取り出し電極１２６が埋め込み形成してある。ま
た、エミッタ電極１０４上には、エミッタ取り出し電極
１２４が形成してある。
【００２３】ＭＯＳトランジスタ形成領域では、Ｎ型の
エピタキシャル層５２中に、Ｎ型のウェル領域７５と、
Ｐ型のウェル領域７６が形成してある。Ｎ型のウェル領
域７５には、Ｐチャネル型ＭＯＳトランジスタが形成さ
れる。Ｐ型のウェル領域７６には、Ｎチャネル型ＭＯＳ
トランジスタが形成される。
エピタキシャル層５２中に、Ｎ型のウェル領域７５と、
Ｐ型のウェル領域７６が形成してある。Ｎ型のウェル領
域７５には、Ｐチャネル型ＭＯＳトランジスタが形成さ
れる。Ｐ型のウェル領域７６には、Ｎチャネル型ＭＯＳ
トランジスタが形成される。
【００２４】ＭＯＳトランジスタは、それぞれ、ゲート
絶縁膜と、ゲート電極８８ａ，８８ｂと、ＬＤＤ構造の
ソース／ドレイン９４ａ，９４ｂとを有している。層間
絶縁膜９８には、開口部１１４，１１６，１１８，１２
０が形成してあり、これら開口部内に入り込むように、
ソース／ドレイン取り出し電極１２８，１３０，１３
２，１３４が形成してある。
絶縁膜と、ゲート電極８８ａ，８８ｂと、ＬＤＤ構造の
ソース／ドレイン９４ａ，９４ｂとを有している。層間
絶縁膜９８には、開口部１１４，１１６，１１８，１２
０が形成してあり、これら開口部内に入り込むように、
ソース／ドレイン取り出し電極１２８，１３０，１３
２，１３４が形成してある。
【００２５】本実施例では、バイポーラトランジスタ分
離用絶縁膜７０の厚さを、ＭＯＳトランジスタ分離用絶
縁膜７１よりも厚く構成してある。そのため、バイポー
ラトランジスタ分離用絶縁膜７０の下部に形成する接合
分離領域６２の形成深さを浅くすることができる。その
結果、素子面積の増大を抑制することができ、集積度が
向上すると共に、素子性能が向上する。
離用絶縁膜７０の厚さを、ＭＯＳトランジスタ分離用絶
縁膜７１よりも厚く構成してある。そのため、バイポー
ラトランジスタ分離用絶縁膜７０の下部に形成する接合
分離領域６２の形成深さを浅くすることができる。その
結果、素子面積の増大を抑制することができ、集積度が
向上すると共に、素子性能が向上する。
【００２６】次に、本実施例に係る半導体装置の製造方
法を、工程フローに従って説明する。図２（Ａ）に示す
ように、まず半導体基板５０を準備する。半導体基板２
０は、たとえばシリコンウェーハで構成される。本実施
例では、ＮＰＮバイポーラトランジスタと、ＭＯＳトラ
ンジスタとを同一の半導体基板に作り込むために、Ｐ型
の半導体基板２０を用いる。ＰＮＰバイポーラトランジ
スタと、ＭＯＳトランジスタとを同一の半導体基板に作
り込む場合には、本実施例で用いる構成材の導電型を全
て逆にすればよい。以下の説明では、ＮＰＮバイポーラ
トランジスタと、ＭＯＳトランジスタとを同一の半導体
基板５０に作り込む場合を例として説明する。
法を、工程フローに従って説明する。図２（Ａ）に示す
ように、まず半導体基板５０を準備する。半導体基板２
０は、たとえばシリコンウェーハで構成される。本実施
例では、ＮＰＮバイポーラトランジスタと、ＭＯＳトラ
ンジスタとを同一の半導体基板に作り込むために、Ｐ型
の半導体基板２０を用いる。ＰＮＰバイポーラトランジ
スタと、ＭＯＳトランジスタとを同一の半導体基板に作
り込む場合には、本実施例で用いる構成材の導電型を全
て逆にすればよい。以下の説明では、ＮＰＮバイポーラ
トランジスタと、ＭＯＳトランジスタとを同一の半導体
基板５０に作り込む場合を例として説明する。
【００２７】本実施例では、＜１００＞結晶面を有する
Ｐ型の半導体基板５０の表面に、コレクタ埋め込み層５
１を約１２００℃のＳｂの気相拡散にて形成する。この
時ρｓは、たとえば２０〜４０Ω／□、拡散深さＸｊは
１〜２μｍ程度にする。次に、抵抗率１〜５Ωｃｍ、厚
さ約１μｍのＮ型エピタキシャル成長層５２を形成す
る。
Ｐ型の半導体基板５０の表面に、コレクタ埋め込み層５
１を約１２００℃のＳｂの気相拡散にて形成する。この
時ρｓは、たとえば２０〜４０Ω／□、拡散深さＸｊは
１〜２μｍ程度にする。次に、抵抗率１〜５Ωｃｍ、厚
さ約１μｍのＮ型エピタキシャル成長層５２を形成す
る。
【００２８】その後、バイポーラトランジスタ周囲のエ
ビタキシャル成長層を、約６００ｎｍ程度エッチング
し、溝部５４を形成する。この時のエッチングは、図示
するようにテーパ状に行うことが好ましい。その後の選
択酸化（ＬＯＣＯＳ）工程により、基板に過度の応力や
結晶欠陥が発生するのを防ぐためである。テーパ状に溝
部５４を形成するためのエッチング手段としては、例え
ばＳｉＣｌ2 とＮ2 との混合ガスを用いたＲＩＥ等が知
られている。
ビタキシャル成長層を、約６００ｎｍ程度エッチング
し、溝部５４を形成する。この時のエッチングは、図示
するようにテーパ状に行うことが好ましい。その後の選
択酸化（ＬＯＣＯＳ）工程により、基板に過度の応力や
結晶欠陥が発生するのを防ぐためである。テーパ状に溝
部５４を形成するためのエッチング手段としては、例え
ばＳｉＣｌ2 とＮ2 との混合ガスを用いたＲＩＥ等が知
られている。
【００２９】次に、図２（Ｂ）に示すように、ＬＯＣＯ
Ｓのためのバッファー酸化膜を酸化にて約５ｎｍ形成
し、その上に減圧ＣＶＤによりポリシリコン膜５６を約
２０〜１００ｎｍ形成する。次にＬＯＣＯＳのマスクと
なる窒化シリコン膜（Ｓｉ3 Ｎ 4 ）５８を約５０〜１５
０ｎｍ程度、減圧ＣＶＤにて形成する。これらの膜厚
は、ＬＯＣＯＳバースビークの長さ、ＬＯＣＯＳに伴う
応力や欠陥発生の制御、後で述べる平坦化に於ける平坦
度等の条件に応じて決定される。
Ｓのためのバッファー酸化膜を酸化にて約５ｎｍ形成
し、その上に減圧ＣＶＤによりポリシリコン膜５６を約
２０〜１００ｎｍ形成する。次にＬＯＣＯＳのマスクと
なる窒化シリコン膜（Ｓｉ3 Ｎ 4 ）５８を約５０〜１５
０ｎｍ程度、減圧ＣＶＤにて形成する。これらの膜厚
は、ＬＯＣＯＳバースビークの長さ、ＬＯＣＯＳに伴う
応力や欠陥発生の制御、後で述べる平坦化に於ける平坦
度等の条件に応じて決定される。
【００３０】次に、これら薄膜５６，５８に、ＲＩＥな
どのエッチング手段で、ＬＯＣＯＳ酸化する領域の窓開
けを行う。この時、バイポーラトランジスタ形成領域
は、前述のテーパ状溝部５４よりも内側に成るようにす
る。それにより、通常のＬＯＣＯＳにより素子領域が決
定されるので、素子特性への悪影響は無い。テーパ状溝
部５４に素子を形成すると、エピタキシャル成長層５２
の残り厚が薄くなるので、寄生容量の増加や耐圧低下等
の問題が生じるおそれがある。
どのエッチング手段で、ＬＯＣＯＳ酸化する領域の窓開
けを行う。この時、バイポーラトランジスタ形成領域
は、前述のテーパ状溝部５４よりも内側に成るようにす
る。それにより、通常のＬＯＣＯＳにより素子領域が決
定されるので、素子特性への悪影響は無い。テーパ状溝
部５４に素子を形成すると、エピタキシャル成長層５２
の残り厚が薄くなるので、寄生容量の増加や耐圧低下等
の問題が生じるおそれがある。
【００３１】次に、９５０℃にて約２時間のスチーム酸
化を行い、約４００ｎｍの選択酸化絶縁膜（ＬＯＣＯＳ
酸化膜）６０を形成する。さらに、レジストマスクでバ
イポーラトランジスタ周囲に、ボロンＢ+ を約２００〜
５００ＫｅＶで、１Ｅ１３〜１Ｅ１４ｃｍ-2のドーズ量
でイオン注入し、Ｐ+ の接合分離領域６２を形成する。
化を行い、約４００ｎｍの選択酸化絶縁膜（ＬＯＣＯＳ
酸化膜）６０を形成する。さらに、レジストマスクでバ
イポーラトランジスタ周囲に、ボロンＢ+ を約２００〜
５００ＫｅＶで、１Ｅ１３〜１Ｅ１４ｃｍ-2のドーズ量
でイオン注入し、Ｐ+ の接合分離領域６２を形成する。
【００３２】次に、平坦化のための平坦化用絶縁膜６８
を、約６００〜８００ｎｍの膜厚で形成する。平坦化用
絶縁膜６８は、たとえばＣＶＤにより得られる酸化シリ
コン膜で構成される。必要であれば、約９００℃にて、
酸化シリコン膜の致密化処理（ｄｅｎｓｉｆｙ）を行
う。
を、約６００〜８００ｎｍの膜厚で形成する。平坦化用
絶縁膜６８は、たとえばＣＶＤにより得られる酸化シリ
コン膜で構成される。必要であれば、約９００℃にて、
酸化シリコン膜の致密化処理（ｄｅｎｓｉｆｙ）を行
う。
【００３３】次に、この平坦化用絶縁膜６８の表面を、
ケミカル＆メカニカルポリッシュ技術によって研磨す
る。条件としては、例えば、研磨液としてエチレンジア
ミン＋水を用い、ｐＨを約１０〜１１に設定し、温度は
室温程度、クロス加圧は約２００ｇ／ｃｍ2 、クロス周
速約１５０ｍ／ｍｉｎ程度の条件を採用する。研磨は、
前述のＬＯＣＯＳ酸化時のマスクと成る窒化シリコン膜
５８がストッパとなることで自然に止まり、平坦化が達
成される。酸化シリコンと窒化シリコン（ＳｉＯ 2 ／Ｓ
ｉ3 Ｎ4 ）との選択比は一般に１００以上とれるからで
ある。この時、素子形成領域は、ポリシリコン膜５６お
よび窒化シリコン膜５８で保護されているのでダメージ
が入らない。
ケミカル＆メカニカルポリッシュ技術によって研磨す
る。条件としては、例えば、研磨液としてエチレンジア
ミン＋水を用い、ｐＨを約１０〜１１に設定し、温度は
室温程度、クロス加圧は約２００ｇ／ｃｍ2 、クロス周
速約１５０ｍ／ｍｉｎ程度の条件を採用する。研磨は、
前述のＬＯＣＯＳ酸化時のマスクと成る窒化シリコン膜
５８がストッパとなることで自然に止まり、平坦化が達
成される。酸化シリコンと窒化シリコン（ＳｉＯ 2 ／Ｓ
ｉ3 Ｎ4 ）との選択比は一般に１００以上とれるからで
ある。この時、素子形成領域は、ポリシリコン膜５６お
よび窒化シリコン膜５８で保護されているのでダメージ
が入らない。
【００３４】この実施例では、ケミカル＆メカニカルポ
リッシュ技術により平坦化を行ったが、本発明では、一
般的に用いられている薄膜塗布技術およびＲＩＥエッチ
バック技術を用いて平坦化を行っても良い。その場合で
も、ポリシリコン膜５６および窒化シリコン膜５８が素
子形成領域を保護しているので、ＲＩＥによるダメージ
発生を防ぐことができる。しかしながら、でき上がりの
平坦度と言う観点では、ケミカル＆メカニカルポリッシ
ングの方が安定している。オーバーエッチによりＬＯＣ
ＯＳ酸化膜６０が後退するのを防げるからである。
リッシュ技術により平坦化を行ったが、本発明では、一
般的に用いられている薄膜塗布技術およびＲＩＥエッチ
バック技術を用いて平坦化を行っても良い。その場合で
も、ポリシリコン膜５６および窒化シリコン膜５８が素
子形成領域を保護しているので、ＲＩＥによるダメージ
発生を防ぐことができる。しかしながら、でき上がりの
平坦度と言う観点では、ケミカル＆メカニカルポリッシ
ングの方が安定している。オーバーエッチによりＬＯＣ
ＯＳ酸化膜６０が後退するのを防げるからである。
【００３５】平坦化後に、熱リン酸により窒化シリコン
膜５８を、ＫＯＨ水溶液によりポリシリコン膜５６をエ
ッチングする。平坦化後に、窒化シリコン膜５８および
ポリシリコン膜５６を除去した後の状態を図２（Ｃ）に
示す。図２（Ｃ）に示すように、平坦化後には、比較的
厚いバイポーラトランジスタ分離用絶縁膜７０と、比較
的薄いＭＯＳトランジスタ分離用絶縁膜７１とを得るこ
とができる。
膜５８を、ＫＯＨ水溶液によりポリシリコン膜５６をエ
ッチングする。平坦化後に、窒化シリコン膜５８および
ポリシリコン膜５６を除去した後の状態を図２（Ｃ）に
示す。図２（Ｃ）に示すように、平坦化後には、比較的
厚いバイポーラトランジスタ分離用絶縁膜７０と、比較
的薄いＭＯＳトランジスタ分離用絶縁膜７１とを得るこ
とができる。
【００３６】次に、図２（Ｃ）に示すように、パッド膜
７２を形成する。パッド膜７２は、９００℃の酸化によ
る得られる、１０〜３０ｎｍの薄い酸化シリコン膜で構
成する。その後、レジスト膜を成膜し、このレジスト膜
に所定のパターンで窓開けを行い、コレクタ取り出し領
域に相当する部分に、リンＰｈｏｓ+ を、５０〜１００
ＫｅＶで、１Ｅ１５〜１Ｅ１６ｃｍ-2 のドーズ量で、
イオン注入し、Ｎ+ のプラグ領域７４を形成する。同様
に、ＣＭＯＳトランジスタのＰ型ウェル領域７６および
Ｎ型ウェル領域７５をイオン注入法により形成する。イ
オン注入条件としては、例えば各々ボロンＢ+ 、リンＰ
ｈｏｓ+ を用い、１００〜４００ＫｅＶで、ドーズ量が
１Ｅ１２〜１３ｃｍ-2のオーダーである。イオン注入後
には、９００〜１０００℃にて３０分程の熱アニール処
理を行う。その後必要であれば、レジストマスクでＶth
アジャストのためのイオン注入を行う。
７２を形成する。パッド膜７２は、９００℃の酸化によ
る得られる、１０〜３０ｎｍの薄い酸化シリコン膜で構
成する。その後、レジスト膜を成膜し、このレジスト膜
に所定のパターンで窓開けを行い、コレクタ取り出し領
域に相当する部分に、リンＰｈｏｓ+ を、５０〜１００
ＫｅＶで、１Ｅ１５〜１Ｅ１６ｃｍ-2 のドーズ量で、
イオン注入し、Ｎ+ のプラグ領域７４を形成する。同様
に、ＣＭＯＳトランジスタのＰ型ウェル領域７６および
Ｎ型ウェル領域７５をイオン注入法により形成する。イ
オン注入条件としては、例えば各々ボロンＢ+ 、リンＰ
ｈｏｓ+ を用い、１００〜４００ＫｅＶで、ドーズ量が
１Ｅ１２〜１３ｃｍ-2のオーダーである。イオン注入後
には、９００〜１０００℃にて３０分程の熱アニール処
理を行う。その後必要であれば、レジストマスクでＶth
アジャストのためのイオン注入を行う。
【００３７】次に、パッド膜７２をエッチングにより除
去し、図３（Ｄ）に示すように、エピタキシャル成長層
５２の表面に、ＭＯＳトランジスタのためのゲート絶縁
膜７８を形成する。ゲート絶縁膜７８の膜厚は、１５ｎ
ｍ程度である。ゲート絶縁膜７８は、酸化シリコン膜な
どで構成され、その形成条件は、たとえば８５０℃、約
１５分のスチーム酸化である。
去し、図３（Ｄ）に示すように、エピタキシャル成長層
５２の表面に、ＭＯＳトランジスタのためのゲート絶縁
膜７８を形成する。ゲート絶縁膜７８の膜厚は、１５ｎ
ｍ程度である。ゲート絶縁膜７８は、酸化シリコン膜な
どで構成され、その形成条件は、たとえば８５０℃、約
１５分のスチーム酸化である。
【００３８】次に、ゲート絶縁膜７８の上に、第１導電
膜８０を形成する。第１導電膜８０の膜厚は、約５０ｎ
ｍ程度である。第１導電膜８０は、減圧ＣＶＤにより堆
積されるポリシリコン膜などで構成される。次に、バイ
ポーラトランジスタのベース電極部およびＭＯＳトラン
ジスタ部をカバーするように、第１導電膜８０およびゲ
ート絶縁膜７８を、ＲＩＥなどのエッチング加工により
パターン加工し、ＡＣＴ窓開け部８１，８２，８３を形
成する。そのＲＩＥ条件としては、例えば、ポリシリコ
ン膜で構成される第１導電膜８０は、ＳＦ6 ／Ｃ2 Ｃｌ
3 Ｆ3 ガスで、酸化シリコン膜で構成されるゲート絶縁
膜７８はＯ2 ／ＣＨＦ3 ガスによるエッチング条件とす
る。
膜８０を形成する。第１導電膜８０の膜厚は、約５０ｎ
ｍ程度である。第１導電膜８０は、減圧ＣＶＤにより堆
積されるポリシリコン膜などで構成される。次に、バイ
ポーラトランジスタのベース電極部およびＭＯＳトラン
ジスタ部をカバーするように、第１導電膜８０およびゲ
ート絶縁膜７８を、ＲＩＥなどのエッチング加工により
パターン加工し、ＡＣＴ窓開け部８１，８２，８３を形
成する。そのＲＩＥ条件としては、例えば、ポリシリコ
ン膜で構成される第１導電膜８０は、ＳＦ6 ／Ｃ2 Ｃｌ
3 Ｆ3 ガスで、酸化シリコン膜で構成されるゲート絶縁
膜７８はＯ2 ／ＣＨＦ3 ガスによるエッチング条件とす
る。
【００３９】次に、図３（Ｅ）に示すように、第１導電
膜８０が形成された半導体基板上に、第２導電膜８４お
よび第３導電膜８５を順次形成する。第２導電膜８４
は、たとえばポリシリコン膜で構成してある。第３導電
膜８５は、たとえばタングステンシリサイドなどのシリ
サイド膜で構成してある。これらはＣＶＤ法により堆積
される。
膜８０が形成された半導体基板上に、第２導電膜８４お
よび第３導電膜８５を順次形成する。第２導電膜８４
は、たとえばポリシリコン膜で構成してある。第３導電
膜８５は、たとえばタングステンシリサイドなどのシリ
サイド膜で構成してある。これらはＣＶＤ法により堆積
される。
【００４０】次に、レジスト膜をマスクとして用いて、
バイポーラトランジスタのグラフトベース部に相当する
第２導電層８４へ、ボロンＢ+ を、約１０〜３０Ｋｅ
Ｖ、ドーズ量１Ｅ１５ｃｍ-2のオーダーで、イオン注入
を選択的に行う。また、ＭＯＳトランジスタのゲート電
極部分に相当する第２導電膜８４には、リンＰｈｏｓ +
を、約３０〜５０ＫｅＶ、ドーズ量１Ｅ１５ｃｍ-2のオ
ーダーでイオン注入を行う。
バイポーラトランジスタのグラフトベース部に相当する
第２導電層８４へ、ボロンＢ+ を、約１０〜３０Ｋｅ
Ｖ、ドーズ量１Ｅ１５ｃｍ-2のオーダーで、イオン注入
を選択的に行う。また、ＭＯＳトランジスタのゲート電
極部分に相当する第２導電膜８４には、リンＰｈｏｓ +
を、約３０〜５０ＫｅＶ、ドーズ量１Ｅ１５ｃｍ-2のオ
ーダーでイオン注入を行う。
【００４１】次に、微細窓開けを行うために、第３導電
膜８５の上に、反射防止膜８６を形成する。反射防止膜
８６の膜種としては、アモルファスシリコン（ａ−Ｓ
ｉ）、ポリシリコン、酸化膜、チッ化膜、チッ化酸化膜
等が一般に用いられており、ステッパ光の波長、それに
より決定される膜厚、プロセスの利便性等を考慮して選
択される。
膜８５の上に、反射防止膜８６を形成する。反射防止膜
８６の膜種としては、アモルファスシリコン（ａ−Ｓ
ｉ）、ポリシリコン、酸化膜、チッ化膜、チッ化酸化膜
等が一般に用いられており、ステッパ光の波長、それに
より決定される膜厚、プロセスの利便性等を考慮して選
択される。
【００４２】次に、図４（Ｆ）に示すように、第３導電
膜８５および第２導電膜８４をＲＩＥなどで選択的にパ
ターン加工し、バイポーラトランジスタのベース電極９
０およびＭＯＳトランジスタのゲート電極８８ａ，８８
ｂを形成する。ゲート電極８８ａは、Ｐ型チャネルＭＯ
Ｓトランジスタのためのゲート電極であり、ゲート電極
８８ｂは、Ｎ型チャネルＭＯＳトランジスタのためのゲ
ート電極である。本実施例では、第３導電膜８５をタン
グステンシリサイドで構成してあることから、ゲート電
極８８ａ，８８ｂは、ポリサイド構造になる。
膜８５および第２導電膜８４をＲＩＥなどで選択的にパ
ターン加工し、バイポーラトランジスタのベース電極９
０およびＭＯＳトランジスタのゲート電極８８ａ，８８
ｂを形成する。ゲート電極８８ａは、Ｐ型チャネルＭＯ
Ｓトランジスタのためのゲート電極であり、ゲート電極
８８ｂは、Ｎ型チャネルＭＯＳトランジスタのためのゲ
ート電極である。本実施例では、第３導電膜８５をタン
グステンシリサイドで構成してあることから、ゲート電
極８８ａ，８８ｂは、ポリサイド構造になる。
【００４３】エッチング条件としては、例えば、Ｃ2 Ｃ
ｌ3 Ｆ3 ／ＳＦ6 ガスでタングステンシリサイドで構成
される第３導電膜８５およびポリシリコンで構成される
第２導電膜８４および第１導電膜８０をエッチングす
る。この時、バイポーラトランジスタのコレクタ用プラ
グ層７４に相当するシリコン基板表面（エピタキシャル
成長層の表面）が、図３（Ｄ）に示す工程でエッチング
した第１導電膜８０の厚さ５０ｎｍ分と、オーバーエッ
チ分とを合わせて約５０〜１００ｎｍ程度エッチングさ
れ、段差９１ができる。それを防ぎたい場合は、後述す
る図５以降に示す第２実施例の構造および製造方法を採
用すれば良い。その詳細は後述する。
ｌ3 Ｆ3 ／ＳＦ6 ガスでタングステンシリサイドで構成
される第３導電膜８５およびポリシリコンで構成される
第２導電膜８４および第１導電膜８０をエッチングす
る。この時、バイポーラトランジスタのコレクタ用プラ
グ層７４に相当するシリコン基板表面（エピタキシャル
成長層の表面）が、図３（Ｄ）に示す工程でエッチング
した第１導電膜８０の厚さ５０ｎｍ分と、オーバーエッ
チ分とを合わせて約５０〜１００ｎｍ程度エッチングさ
れ、段差９１ができる。それを防ぎたい場合は、後述す
る図５以降に示す第２実施例の構造および製造方法を採
用すれば良い。その詳細は後述する。
【００４４】次に図示しないが、レジスト膜でマスク
し、比較的低濃度のイオン注入を行い、Ｎ型ＬＤＤのた
めの低濃度拡散領域およびＰ型ＬＤＤのための低濃度拡
散領域を形成する。引続き、ＬＤＤスペーサを形成する
ための絶縁膜（たとえば酸化シリコン膜）を、約２００
ｍ程度、ＣＶＤで堆積し、この絶縁膜をＲＩＥなどの異
方性エッチングすることで、ゲート電極８８ａ，８８ｂ
の側部に、幅約１００〜１５０ｎｍの絶縁膜から成るＬ
ＤＤスペーサ９２を形成する。
し、比較的低濃度のイオン注入を行い、Ｎ型ＬＤＤのた
めの低濃度拡散領域およびＰ型ＬＤＤのための低濃度拡
散領域を形成する。引続き、ＬＤＤスペーサを形成する
ための絶縁膜（たとえば酸化シリコン膜）を、約２００
ｍ程度、ＣＶＤで堆積し、この絶縁膜をＲＩＥなどの異
方性エッチングすることで、ゲート電極８８ａ，８８ｂ
の側部に、幅約１００〜１５０ｎｍの絶縁膜から成るＬ
ＤＤスペーサ９２を形成する。
【００４５】次に、タングステンシリサイド（ＷＳ
ｉx ）で構成される第３導電膜８５の剥がれ防止のため
に、約１０〜２０ｎｍのパッド膜（たとえば酸化シリコ
ン膜）９６をＣＶＤにより堆積し、図示しないがレジス
ト膜によるマスクで、比較的高濃度のイオン注入を行
い、Ｎ+ のソース／ドレイン９４ｂおよびＰ+ のソース
／ドレイン９４ａを形成する。これらソース／ドレイン
９４ａ，９４ｂは、上記低濃度のイオン注入による不純
物拡散領域と組み合わされてＬＤＤ構造のソース／ドレ
インとなる。
ｉx ）で構成される第３導電膜８５の剥がれ防止のため
に、約１０〜２０ｎｍのパッド膜（たとえば酸化シリコ
ン膜）９６をＣＶＤにより堆積し、図示しないがレジス
ト膜によるマスクで、比較的高濃度のイオン注入を行
い、Ｎ+ のソース／ドレイン９４ｂおよびＰ+ のソース
／ドレイン９４ａを形成する。これらソース／ドレイン
９４ａ，９４ｂは、上記低濃度のイオン注入による不純
物拡散領域と組み合わされてＬＤＤ構造のソース／ドレ
インとなる。
【００４６】次に、図４（Ｇ）に示すように、３００〜
５００ｎｍ程度の膜厚で、層間絶縁膜９８を形成する。
層間絶縁膜９８は、たとえばＣＶＤにより堆積される酸
化シリコン膜で構成される。次に、レジスト膜によるマ
スクで、層間絶縁膜９８およびベース電極９０（第３導
電膜８５および第２導電膜８４で構成される）を選択的
に、ＲＩＥによりエッチング加工し、真性ベース用開口
部１００を形成する。この真性ベース用開口部１００を
利用して、真性ベースに相当する領域９９に、真性ベー
ス形成のためのイオン注入を行う。イオン注入の条件
は、例えばＢＦ2+を用い、３０〜１００ＫｅＶ、ドーズ
量が１Ｅ１３〜１Ｅ１４ｃｍ-2のオーダーの条件が良
い。
５００ｎｍ程度の膜厚で、層間絶縁膜９８を形成する。
層間絶縁膜９８は、たとえばＣＶＤにより堆積される酸
化シリコン膜で構成される。次に、レジスト膜によるマ
スクで、層間絶縁膜９８およびベース電極９０（第３導
電膜８５および第２導電膜８４で構成される）を選択的
に、ＲＩＥによりエッチング加工し、真性ベース用開口
部１００を形成する。この真性ベース用開口部１００を
利用して、真性ベースに相当する領域９９に、真性ベー
ス形成のためのイオン注入を行う。イオン注入の条件
は、例えばＢＦ2+を用い、３０〜１００ＫｅＶ、ドーズ
量が１Ｅ１３〜１Ｅ１４ｃｍ-2のオーダーの条件が良
い。
【００４７】次に、図４（Ｈ）に示すように、真性ベー
ス用開口部１００の内周部に、絶縁性サイドウォール１
０２を形成するために、絶縁膜を約３００〜６００ｎｍ
程度堆積させる。絶縁膜は、たとえばＣＶＤにより堆積
される酸化シリコン膜で構成される。その後、真性ベー
ス１０５およびグラフトベース１０６を形成するための
アニール処理を、８５０〜９５０℃で３０〜６０分行
う。なお、グラフトベース１０６は、ベース電極９０に
含まれる不純物の拡散により形成される。その後、ＲＩ
Ｅなどの異方性エッチング処理を行うことにより、絶縁
膜で構成されたサイドウォール１０２を真性ベース用開
口部１００内に形成する。
ス用開口部１００の内周部に、絶縁性サイドウォール１
０２を形成するために、絶縁膜を約３００〜６００ｎｍ
程度堆積させる。絶縁膜は、たとえばＣＶＤにより堆積
される酸化シリコン膜で構成される。その後、真性ベー
ス１０５およびグラフトベース１０６を形成するための
アニール処理を、８５０〜９５０℃で３０〜６０分行
う。なお、グラフトベース１０６は、ベース電極９０に
含まれる不純物の拡散により形成される。その後、ＲＩ
Ｅなどの異方性エッチング処理を行うことにより、絶縁
膜で構成されたサイドウォール１０２を真性ベース用開
口部１００内に形成する。
【００４８】次に、サイドウォール１０２が形成された
開口部１００内に入り込むように、第４導電膜１０４を
堆積する。第４導電膜１０４は、ＣＶＤにより堆積され
るポリシリコンで構成され、その膜厚は、たとえば５０
〜２００ｎｍ程度である。次に、この第４導電膜１０４
に対し、イオン注入を行い、不純物をドープする。イオ
ン注入の条件は、例えば砒素Ａｓ+ を用い、３０〜１０
０ＫｅＶ、ドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2のオーダ
ーで行う。このポリシリコンから成る導電膜１０４を、
抵抗としても併用する場合には、高抵抗部には、低ドー
ズ量、低抵抗部には、高ドーズ量とイオン注入を打ち分
けることが好ましい。
開口部１００内に入り込むように、第４導電膜１０４を
堆積する。第４導電膜１０４は、ＣＶＤにより堆積され
るポリシリコンで構成され、その膜厚は、たとえば５０
〜２００ｎｍ程度である。次に、この第４導電膜１０４
に対し、イオン注入を行い、不純物をドープする。イオ
ン注入の条件は、例えば砒素Ａｓ+ を用い、３０〜１０
０ＫｅＶ、ドーズ量１Ｅ１５〜１Ｅ１６ｃｍ-2のオーダ
ーで行う。このポリシリコンから成る導電膜１０４を、
抵抗としても併用する場合には、高抵抗部には、低ドー
ズ量、低抵抗部には、高ドーズ量とイオン注入を打ち分
けることが好ましい。
【００４９】次に、図示しないが、酸化膜を約３００ｎ
ｍＣＶＤし、導電膜１０４からの拡散によりエミッタ１
０７を形成するためのアニールを、９００〜１１００℃
で、５秒から３０分行う。次に、ウェットエッチング処
理を行い、図示しない酸化膜をエッチングにより除去
し、必要部分のみに導電膜１０４を残す。
ｍＣＶＤし、導電膜１０４からの拡散によりエミッタ１
０７を形成するためのアニールを、９００〜１１００℃
で、５秒から３０分行う。次に、ウェットエッチング処
理を行い、図示しない酸化膜をエッチングにより除去
し、必要部分のみに導電膜１０４を残す。
【００５０】次に、図１に示すように、レジスト膜をマ
スクとして用いたＲＩＥなどにより、層間絶縁膜９８に
対し、ベース取り出し開口部１１０、コレクタ取り出し
開口部１１２、ソース／ドレイン取り出し開口部１１
４，１１８，１１６，１２０を形成する。その後、ニッ
ケル，チタンなどのバリアメタルおよびアルミニウムな
どの金属配線層をスパッタリングで形成し、この金属配
線層をＲＩＥなどでパターン加工し、取り出し電極１２
２，１２４，１２６，１２８，１３０，１３２，１３４
を得る。その後、シンター用熱処理を行い、以降は多層
配線の行程となり、ＢｉＣＭＯＳ型半導体装置を製造す
る。
スクとして用いたＲＩＥなどにより、層間絶縁膜９８に
対し、ベース取り出し開口部１１０、コレクタ取り出し
開口部１１２、ソース／ドレイン取り出し開口部１１
４，１１８，１１６，１２０を形成する。その後、ニッ
ケル，チタンなどのバリアメタルおよびアルミニウムな
どの金属配線層をスパッタリングで形成し、この金属配
線層をＲＩＥなどでパターン加工し、取り出し電極１２
２，１２４，１２６，１２８，１３０，１３２，１３４
を得る。その後、シンター用熱処理を行い、以降は多層
配線の行程となり、ＢｉＣＭＯＳ型半導体装置を製造す
る。
【００５１】なお、図１中、電極１２２が、ベース取り
出し電極、電極１２４がエミッタ取り出し電極、電極１
２６がコレクタ取り出し電極、電極１２８，１３０が、
Ｐチャネル型ＭＯＳトランジスタのソース／ドレイン取
り出し電極、電極１３２，１３４がＮチャネル型ＭＯＳ
トランジスタのソース／ドレイン取り出し電極である。
出し電極、電極１２４がエミッタ取り出し電極、電極１
２６がコレクタ取り出し電極、電極１２８，１３０が、
Ｐチャネル型ＭＯＳトランジスタのソース／ドレイン取
り出し電極、電極１３２，１３４がＮチャネル型ＭＯＳ
トランジスタのソース／ドレイン取り出し電極である。
【００５２】本実施例の半導体装置の製造方法では、大
幅な工程の増加や、ＭＯＳトランジスタおよびバイポー
ラトランジスタの特性の劣化無しに、従来生じる可能性
のあった段差を軽減することができ、リソグラフィー工
程、多層配線工程への負担を軽減することができる。
幅な工程の増加や、ＭＯＳトランジスタおよびバイポー
ラトランジスタの特性の劣化無しに、従来生じる可能性
のあった段差を軽減することができ、リソグラフィー工
程、多層配線工程への負担を軽減することができる。
【００５３】実施例２ 次に、本発明の第２実施例に係るＢｉＣＭＯＳ型半導体
装置について説明する。図５に示すように、本発明の第
２実施例に係るＢｉＣＭＯＳ型半導体装置は、コレクタ
プラグ７４とコレクタ取り出し電極１２６ａとの接続部
以外は、第１実施例と同様な構成を有する。そのため、
この実施例では、第１実施例と共通する部材には同一符
号を付し、その詳細な説明は省略する。
装置について説明する。図５に示すように、本発明の第
２実施例に係るＢｉＣＭＯＳ型半導体装置は、コレクタ
プラグ７４とコレクタ取り出し電極１２６ａとの接続部
以外は、第１実施例と同様な構成を有する。そのため、
この実施例では、第１実施例と共通する部材には同一符
号を付し、その詳細な説明は省略する。
【００５４】本実施例の半導体装置は、上記第１実施例
において、バイポーラトランジスタのコレクタ取り出し
領域に相当する基板表面が、前述したように約５０〜１
００ｎｍエッチングされて段差９１（図４（Ｆ）参照）
ができるのを防ぐために改良された半導体装置である。
すなわち、第２実施例では、バイポーラトランジスタの
コレクタ取り出し電極とコレクタプラグ７４との間に、
タングステンシリサイド（ＷＳｉx ）膜とポシリコン膜
とから成るコレクタ用中間電極８９を残すように構成し
てある。その他の部分は、上記第１実施例と同様であ
る。
において、バイポーラトランジスタのコレクタ取り出し
領域に相当する基板表面が、前述したように約５０〜１
００ｎｍエッチングされて段差９１（図４（Ｆ）参照）
ができるのを防ぐために改良された半導体装置である。
すなわち、第２実施例では、バイポーラトランジスタの
コレクタ取り出し電極とコレクタプラグ７４との間に、
タングステンシリサイド（ＷＳｉx ）膜とポシリコン膜
とから成るコレクタ用中間電極８９を残すように構成し
てある。その他の部分は、上記第１実施例と同様であ
る。
【００５５】本実施例の半導体装置の製造プロセスを、
図６〜８に示す。図６，７に示す製造プロセスは、図
２，３に示す製造プロセスと同様なので、その説明を省
略する。図７（Ｅ）に示す工程後、本実施例では、図８
（Ｆ）に示すように、第３導電膜８５および第２導電膜
８４をＲＩＥなどで選択的にパターン加工し、バイポー
ラトランジスタのベース電極９０、ＭＯＳトランジスタ
のゲート電極８８ａ，８８ｂおよびコレクタ用中間電極
８９を形成する。ゲート電極８８ａは、Ｐ型チャネルＭ
ＯＳトランジスタのためのゲート電極であり、ゲート電
極８８ｂは、Ｎ型チャネルＭＯＳトランジスタのための
ゲート電極である。
図６〜８に示す。図６，７に示す製造プロセスは、図
２，３に示す製造プロセスと同様なので、その説明を省
略する。図７（Ｅ）に示す工程後、本実施例では、図８
（Ｆ）に示すように、第３導電膜８５および第２導電膜
８４をＲＩＥなどで選択的にパターン加工し、バイポー
ラトランジスタのベース電極９０、ＭＯＳトランジスタ
のゲート電極８８ａ，８８ｂおよびコレクタ用中間電極
８９を形成する。ゲート電極８８ａは、Ｐ型チャネルＭ
ＯＳトランジスタのためのゲート電極であり、ゲート電
極８８ｂは、Ｎ型チャネルＭＯＳトランジスタのための
ゲート電極である。
【００５６】本実施例では、第３導電膜８５をタングス
テンシリサイドで構成してあることから、ゲート電極８
８ａ，８８ｂは、ポリサイド構造になる。また、特に本
実施例では、コレクタプラグ７４の上（シリコン基板表
面）に、第３導電膜（タングステンシリサイド膜）と第
２導電膜（ポリシリコン膜）とから成るコレクタ用中間
電極８９を残すことから、第１実施例では生じていた段
差９１（図４（Ｆ）参照）をなくすることができる。
テンシリサイドで構成してあることから、ゲート電極８
８ａ，８８ｂは、ポリサイド構造になる。また、特に本
実施例では、コレクタプラグ７４の上（シリコン基板表
面）に、第３導電膜（タングステンシリサイド膜）と第
２導電膜（ポリシリコン膜）とから成るコレクタ用中間
電極８９を残すことから、第１実施例では生じていた段
差９１（図４（Ｆ）参照）をなくすることができる。
【００５７】その後の工程（図８（Ｇ）および（Ｈ））
は、コレクタ用中間電極８９が形成されている以外は、
第１実施例と同様である。第３実施例 次に、本発明の第３実施例に係るＢｉＣＭＯＳ型半導体
装置の製造方法について説明する。本実施例の製造方法
は、上記第１実施例または上記第２実施例の製造方法の
変形例であり、下記の点が相違するのみである。
は、コレクタ用中間電極８９が形成されている以外は、
第１実施例と同様である。第３実施例 次に、本発明の第３実施例に係るＢｉＣＭＯＳ型半導体
装置の製造方法について説明する。本実施例の製造方法
は、上記第１実施例または上記第２実施例の製造方法の
変形例であり、下記の点が相違するのみである。
【００５８】本実施例の半導体装置の製造方法は、上記
第１，第２実施例の半導体装置の製造方法に比較し、図
９（Ｂ），（Ｃ）に示すように、Ｐ+ の接合分離領域６
２ａを形成する順序が相違する。すなわち、上記第１，
第２実施例では、図２（Ｂ）または図６（Ｂ）に示すよ
うに、ＬＯＣＯＳ酸化膜６０の形成後に、Ｐ+ の接合分
離領域６２を形成する。これに対し、本実施例では、図
９（Ｃ）に示すように、平坦化処理後に形成されるバイ
ポーラトランジスタ分離用絶縁膜７０を通して、ボロン
Ｂ+ を用い、３００〜５００ＫｅＶで、ドーズ量１Ｅ１
３〜１Ｅ１４ｃｍ-2の条件でイオン注入を行い、接合分
離領域６２ａを形成する。
第１，第２実施例の半導体装置の製造方法に比較し、図
９（Ｂ），（Ｃ）に示すように、Ｐ+ の接合分離領域６
２ａを形成する順序が相違する。すなわち、上記第１，
第２実施例では、図２（Ｂ）または図６（Ｂ）に示すよ
うに、ＬＯＣＯＳ酸化膜６０の形成後に、Ｐ+ の接合分
離領域６２を形成する。これに対し、本実施例では、図
９（Ｃ）に示すように、平坦化処理後に形成されるバイ
ポーラトランジスタ分離用絶縁膜７０を通して、ボロン
Ｂ+ を用い、３００〜５００ＫｅＶで、ドーズ量１Ｅ１
３〜１Ｅ１４ｃｍ-2の条件でイオン注入を行い、接合分
離領域６２ａを形成する。
【００５９】なお、接合分離領域は、ＭＯＳトランジス
タにおいて、ＭＯＳトランジスタ分離用絶縁膜７１の下
部に形成することもできる。図９に示す実施例に用いる
部材において、上記第１，第２実施例に示す部材と共通
する部材には、同一番号を付し、その説明は一部省略す
る。また、図９に示す工程後の工程は、上記第１実施例
の工程図（図２〜４）または上記第２実施例の工程図
（図６〜８）と同一なので、その図面は省略する。
タにおいて、ＭＯＳトランジスタ分離用絶縁膜７１の下
部に形成することもできる。図９に示す実施例に用いる
部材において、上記第１，第２実施例に示す部材と共通
する部材には、同一番号を付し、その説明は一部省略す
る。また、図９に示す工程後の工程は、上記第１実施例
の工程図（図２〜４）または上記第２実施例の工程図
（図６〜８）と同一なので、その図面は省略する。
【００６０】本実施例の半導体装置の製造方法でも、上
記第１，第２実施例と同様な作用を有する。なお、本発
明は、上述した実施例に限定されず、本発明の範囲内で
種々に改変することができる。
記第１，第２実施例と同様な作用を有する。なお、本発
明は、上述した実施例に限定されず、本発明の範囲内で
種々に改変することができる。
【００６１】
【発明の効果】以上説明してきたように、本発明による
半導体装置およびその製造方法によれば、高性能なバイ
ポーラトランジスタおよびＭＯＳトランジスタを混載し
た大規模集積回路において、大幅な行程の増加や素子面
積の増大を伴わずに、段差を軽減でき、リソグラフィー
工程および多層配線工程への負担を軽減することができ
る。すなわち、本発明では、確実な素子分離と平坦化を
両立することができる。
半導体装置およびその製造方法によれば、高性能なバイ
ポーラトランジスタおよびＭＯＳトランジスタを混載し
た大規模集積回路において、大幅な行程の増加や素子面
積の増大を伴わずに、段差を軽減でき、リソグラフィー
工程および多層配線工程への負担を軽減することができ
る。すなわち、本発明では、確実な素子分離と平坦化を
両立することができる。
【図１】図１は本発明の一実施例に係るＢｉＣＭＯＳ型
半導体装置の要部概略断面図である。
半導体装置の要部概略断面図である。
【図２】図２（Ａ）〜（Ｃ）は同実施例のＢｉＣＭＯＳ
型半導体装置の製造過程を示す要部概略断面図である。
型半導体装置の製造過程を示す要部概略断面図である。
【図３】図３（Ｄ），（Ｅ）は図２の次の製造過程を示
す要部概略断面図である。
す要部概略断面図である。
【図４】図４（Ｆ）〜（Ｈ）は図３の次の製造過程を示
す要部概略断面図である。
す要部概略断面図である。
【図５】図５は本発明の他の実施例に係るＢｉＣＭＯＳ
型半導体装置の要部概略断面図である。
型半導体装置の要部概略断面図である。
【図６】図６（Ａ）〜（Ｃ）は同実施例のＢｉＣＭＯＳ
型半導体装置の製造過程を示す要部概略断面図である。
型半導体装置の製造過程を示す要部概略断面図である。
【図７】図７（Ｄ），（Ｅ）は図６の次の製造過程を示
す要部概略断面図である。
す要部概略断面図である。
【図８】図８（Ｆ）〜（Ｈ）は図７の次の製造過程を示
す要部概略断面図である。
す要部概略断面図である。
【図９】図９（Ａ）〜（Ｃ）は本発明のその他の実施例
に係るＢｉＣＭＯＳ型半導体装置の製造過程の一部を示
す要部概略断面図である。
に係るＢｉＣＭＯＳ型半導体装置の製造過程の一部を示
す要部概略断面図である。
【図１０】図１０は一般的な高速バイポーラトランジス
タの素子分離構造を示す概略断面図である。
タの素子分離構造を示す概略断面図である。
【図１１】図１１は従来例に係るＢｉＣＭＯＳ型半導体
装置のバイポーラトランジスタに用いる素子分離構造を
示す概略断面図である。
装置のバイポーラトランジスタに用いる素子分離構造を
示す概略断面図である。
【図１２】図１２はその他の従来例に係るＢｉＣＭＯＳ
型半導体装置のバイポーラトランジスタに用いる素子分
離構造を示す概略断面図である。
型半導体装置のバイポーラトランジスタに用いる素子分
離構造を示す概略断面図である。
【図１３】図１３（Ａ）〜（Ｄ）は提案中のＢｉＣＭＯ
Ｓ型半導体装置の製造過程を示す要部概略断面図であ
る。
Ｓ型半導体装置の製造過程を示す要部概略断面図であ
る。
５０… 半導体基板 ５１… コレクタ埋め込み層 ５２… エピタキシャル層 ５４… 溝部 ５８… 窒化シリコン膜（選択酸化時に用いるマスク
層） ６０… 選択酸化絶縁膜（ＬＯＣＯＳ酸化膜） ６２，６２ａ… 接合分離領域 ６８… 平坦化用絶縁膜 ７０… バイポーラトランジスタ分離用絶縁膜 ７１… ＭＯＳトランジスタ分離用絶縁膜 ７４… コレクタプラグ ８８ａ，８８ｂ… ゲート電極 ８９… コレクタ用中間電極 ９０… ベース電極 ９４ａ，９４ｂ… ソース／ドレイン １０４… エミッタ電極 １０５… 真性ベース １０６… グラフトベース １０７… エミッタ
層） ６０… 選択酸化絶縁膜（ＬＯＣＯＳ酸化膜） ６２，６２ａ… 接合分離領域 ６８… 平坦化用絶縁膜 ７０… バイポーラトランジスタ分離用絶縁膜 ７１… ＭＯＳトランジスタ分離用絶縁膜 ７４… コレクタプラグ ８８ａ，８８ｂ… ゲート電極 ８９… コレクタ用中間電極 ９０… ベース電極 ９４ａ，９４ｂ… ソース／ドレイン １０４… エミッタ電極 １０５… 真性ベース １０６… グラフトベース １０７… エミッタ
Claims (13)
- 【請求項１】 同一半導体基板上にバイポーラトランジ
スタとＭＯＳトランジスタを形成する半導体装置におい
て、バイポーラトランジスタ分離用絶縁膜の厚さが、Ｍ
ＯＳトランジスタ分離用絶縁膜よりも厚い半導体装置。 - 【請求項２】 同一半導体基板上にバイポーラトランジ
スタとＭＯＳトランジスタを形成する半導体装置におい
て、バイポーラトランジスタ分離用絶縁膜の厚さが、Ｍ
ＯＳトランジスタ分離用膜よりも厚く、しかもそれらの
分離用絶縁膜の表面が平坦化された半導体装置。 - 【請求項３】 同一半導体基板上にバイポーラトランジ
スタとＭＯＳトランジスタを形成する半導体装置を製造
する方法において、 バイポーラトランジスタ周囲に溝部を形成した後、 バイポーラトランジスタ周囲の溝部およびＭＯＳトラン
ジスタ周囲の半導体層表面を同時に選択酸化して選択酸
化絶縁膜を形成し、 選択酸化絶縁膜が形成された半導体基板の表面に、バイ
ポーラトランジスタ周囲に形成された溝部を埋め込むよ
うに、平坦化用絶縁膜を形成し、 この平坦化用絶縁膜を平坦化する半導体装置の製造方
法。 - 【請求項４】 同一半導体基板上にバイポーラトランジ
スタとＭＯＳトランジスタを形成する半導体装置におい
て、 バイポーラトランジスタ周囲の半導体層をエッチングし
て溝部を形成した後、 バイポーラトランジスタ周囲の溝部およびＭＯＳトラン
ジスタ周囲の半導体層の表面を同時に選択酸化して選択
酸化絶縁膜を形成し、 この選択酸化時に用いるマスク層を残したまま、半導体
基板の表面に、バイポーラトランジスタの周囲に形成さ
れた溝部を埋め込むように、平坦化用絶縁膜を形成し、 上記マスク層をストッパとして利用して、上記平坦化用
絶縁膜を平坦化する半導体装置の製造方法。 - 【請求項５】 同一半導体基板上にバイポーラトランジ
スタとＭＯＳトランジスタを形成する半導体装置におい
て、 バイポーラトランジスタ周囲の半導体層をエッチングし
て溝部を形成した後、 バイポーラトランジスタ周囲の溝部およびＭＯＳトラン
ジスタ周囲の半導体層を同時に選択酸化して選択酸化絶
縁膜を形成し、 この選択酸化絶縁膜を通して、イオン注入を行い、トラ
ンジスタ周囲の選択酸化絶縁膜の下部に接合分離領域を
形成し、 選択酸化絶縁膜が形成された半導体基板の表面に、バイ
ポーラトランジスタ周囲に形成された溝部を埋め込むよ
うに、平坦化用絶縁膜を形成し、 その後、上記平坦化用絶縁膜を平坦化する半導体装置の
製造方法。 - 【請求項６】 同一半導体基板上にバイポーラトランジ
スタとＭＯＳトランジスタを形成する半導体装置におい
て、 バイポーラトランジスタ周囲の半導体層をエッチングし
て溝部を形成した後、 バイポーラトランジスタ周囲の溝部およびＭＯＳトラン
ジスタ周囲の半導体層を同時に選択酸化して選択酸化絶
縁膜を形成し、 この選択酸化絶縁膜を通して、イオン注入を行い、バイ
ポーラトランジスタ周囲の選択酸化絶縁膜の下部に接合
分離領域を形成し、 選択酸化絶縁膜が形成された半導体基板の表面に、バイ
ポーラトランジスタ周囲に形成された溝部を埋め込むよ
うに、平坦化用絶縁膜を形成し、 その後、上記平坦化用絶縁膜を平坦化する半導体装置の
製造方法。 - 【請求項７】 同一半導体基板上にバイポーラトランジ
スタとＭＯＳトランジスタを形成する半導体装置におい
て、 バイポーラトランジスタ周囲の半導体層をエッチングし
て溝部を形成した後、 バイポーラトランジスタ周囲の溝部およびＭＯＳトラン
ジスタ周囲の半導体層を同時に選択酸化して選択酸化絶
縁膜を形成し、 選択酸化絶縁膜が形成された半導体基板の表面に、バイ
ポーラトランジスタ周囲に形成された溝部を埋め込むよ
うに、平坦化用絶縁膜を形成し、 この平坦化用絶縁膜を平坦化することにより、比較的厚
いバイポーラトランジスタ分離用絶縁膜と、比較的薄い
ＭＯＳトランジスタ分離用絶縁膜とを形成し、 これら分離用絶縁膜を通して、イオン注入を行い、トラ
ンジスタ周囲の分離用絶縁膜の下部に接合分離領域を形
成する半導体装置の製造方法。 - 【請求項８】 同一半導体基板上にバイポーラトランジ
スタとＭＯＳトランジスタを形成する半導体装置におい
て、 バイポーラトランジスタ周囲の半導体層をエッチングし
て溝部を形成した後、 バイポーラトランジスタ周囲の溝部およびＭＯＳトラン
ジスタ周囲の半導体層を同時に選択酸化して選択酸化絶
縁膜を形成し、 選択酸化絶縁膜が形成された半導体基板の表面に、バイ
ポーラトランジスタ周囲に形成された溝部を埋め込むよ
うに、平坦化用絶縁膜を形成し、 この平坦化用絶縁膜を平坦化することにより、比較的厚
いバイポーラトランジスタ分離用絶縁膜と、比較的薄い
ＭＯＳトランジスタ分離用絶縁膜とを形成し、 バイポーラトランジスタ分離用絶縁膜を通して、イオン
注入を行い、バイポーラトランジスタトランジスタ周囲
の分離用絶縁膜の下部に接合分離領域を形成する半導体
装置の製造方法。 - 【請求項９】 上記選択酸化絶縁膜を形成するための選
択酸化に用いるマスク層の上に、上記平坦化用絶縁膜を
形成し、この平坦化用絶縁膜の平坦化処理に際して、当
該マスク層が、平坦化処理時のストッパとして作用する
請求項５〜８のいずれかに記載の半導体装置の製造方
法。 - 【請求項１０】 上記溝部が形成される半導体基板の表
面が、エピタキシャル層である請求項３〜９のいずれか
に記載の半導体装置の製造方法。 - 【請求項１１】 上記平坦化用絶縁膜が、薄膜の塗布工
程により形成され、この平坦化用絶縁膜の平坦化処理
が、エッチバック処理により行われる請求項３〜１０の
いずれかに記載の半導体装置の製造方法。 - 【請求項１２】 上記平坦化絶縁膜の平坦化処理が、ケ
ミカルメカニカルポリッシングで行う請求項３〜１０の
いずれかに記載の半導体装置の製造方法。 - 【請求項１３】 上記溝部が、テーパ状の溝である請求
項３〜１２のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21662293A JPH0774275A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21662293A JPH0774275A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774275A true JPH0774275A (ja) | 1995-03-17 |
Family
ID=16691323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21662293A Pending JPH0774275A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774275A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002016158A (ja) * | 2000-06-27 | 2002-01-18 | Sony Corp | 半導体装置の製造方法 |
| JP2005244251A (ja) * | 1996-07-10 | 2005-09-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US7151025B2 (en) | 1996-07-10 | 2006-12-19 | Fujitsu Limited | Method of manufacturing a semiconductor device with self-aligned contacts |
-
1993
- 1993-08-31 JP JP21662293A patent/JPH0774275A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005244251A (ja) * | 1996-07-10 | 2005-09-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US7151025B2 (en) | 1996-07-10 | 2006-12-19 | Fujitsu Limited | Method of manufacturing a semiconductor device with self-aligned contacts |
| JP2002016158A (ja) * | 2000-06-27 | 2002-01-18 | Sony Corp | 半導体装置の製造方法 |
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