JP4048604B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、バイポーラトランジスタを高精度化することができる半導体装置の製造方法に関し、特に、同一基板上に、高精度化されたバイポーラトランジスタとMOSトランジスタを形成することができる半導体装置の製造方法に関する。
【0002】
【従来の技術】
通信機器の高周波数化や、オーディオビジュアル機器の低消費電力化およびデジタル化が進行するにつれて、高周波数・低消費電力でありアナログ/デジタルを混載した半導体集積回路の重要性が高まっている。
バイポーラトランジスタの高周波化および低消費電力化を実現するには、エミッタ−ベース接合を浅く形成し(浅接合化)、ベース抵抗および寄生トランジスタ容量を低減させる必要がある。このため、ポリシリコンを用いた低抵抗外部ベース領域(グラフトベース)や、ポリシリコンからの不純物拡散による浅いエミッタ−ベース接合(真性ベース領域)を形成する技術が主流となっている。
【0003】
また、さらに浅接合化するためには、全製造工程における熱処理量を低減することが必要であり、高温で短時間の加熱を行うことができるランプアニール技術が注目されている。ランプアニール技術による加熱を行うことでエミッタ−ベース接合をさらに浅接合化することができる。また、接合リーク電流を低減させ、さらに、低エネルギーイオン注入法により形成される不純物拡散層を低抵抗化することも可能である。
【0004】
ランプアニールを行わない従来の半導体装置の製造方法においては、熱処理には温度制御性に優れた拡散炉が用いられ、熱的平衡状態で半導体基板の加熱が行われる。したがって、熱処理工程の再現性不足による製品の特性のばらつきという問題は起こらなかった。ランプアニールを行わない従来の半導体装置の製造方法の場合、製品の特性のばらつきは、熱処理工程によるよりもむしろ、不純物の活性化状態やポリシリコン膜等の成膜時の結晶状態が支配的要因となっていた。
【0005】
ランプアニール技術を利用することにより総熱処理量を低減させたプロセスにおいては、不純物の活性化状態やポリシリコン膜等の結晶状態がランプアニール工程により決定される。ランプアニールは従来の拡散炉に比較して温度制御性が不十分であり、ランプアニール工程が素子特性のばらつきの支配的要因となりつつある。
【0006】
特に、エミッタおよびグラフトベース領域が形成されるポリシリコン層あるいはポリシリコン抵抗においては、ポリシリコンの結晶状態の回復や不純物の活性化状態がランプアニール温度に大きく依存するため、ランプアニール温度を高精度で制御する必要がある。しかしながら、製造工程が複雑化し、ポリシリコン膜の膜厚、膜種、不純物導入量が異なる部分が混在していたり、あるいは、ポリシリコン膜上に異なる膜が形成されている場合等には、ランプアニールによりウェハ温度を高精度に制御することが困難になる。
【0007】
ランプアニールでは、ウェハに光照射することによりウェハを加熱する。したがって、ポリシリコン膜上層に形成される膜(例えば、シリコン窒化膜やシリコン酸化膜)の不均一性や、ポリシリコン膜自体の膜厚、膜種、不純物濃度の不均一性により、ウェハの輻射率が変動する。そのため、ポリシリコン中の不純物の活性化状態や結晶回復にばらつきが生じ、素子特性のばらつきの原因となる。
【0008】
ランプアニールにより素子特性が変動するのを防止するための技術としては、プレイオンインプランテーション(II)アニール技術が効果的である。図14に、プレIIアニールによるポリシリコン膜のシート抵抗の工程変動を示す。プレIIアニール処理を行わない場合、ポリシリコン酸化工程(850℃、25分)の加熱によりシート抵抗が著しく増大する。窒素雰囲気で30分間のプレIIアニールを行った場合には、シート抵抗の変動が抑制される。ランプアニール温度が950℃、1000℃および1050℃の場合の結果を比較すると、高温で加熱する程シート抵抗が低くなり、また、シート抵抗の変動も抑制されることがわかる。
【0009】
図15に、プレIIアニールによる固相エピタキシャル成長抑制効果を示す。ランプアニールにより固相エピタキシャル層が成長すると、ポリシリコン膜の面内均一性が低下するため、固相エピタキシャル層の形成を抑制する必要がある。プレIIアニールを行わない場合、加熱(特に、1050℃前後)により面内均一性が著しく低下する。それに対し、30分間のプレIIアニールを行った場合、1050℃程度までの加熱では面内均一性の低下が抑制される。図15から、975℃または1000℃のプレIIアニールを行った場合に、固相エピタキシャル層の成長が効果的に抑制されることがわかる。
【0010】
また、従来のアナログ−デジタル混載ICはピュアバイポーラにより達成されているが、スイッチングスピードをさらに向上させるため、スイッチ部にCMOSを利用する要求が高まっている。したがって、従来のバイポーラトランジスタの特性を向上させながら、CMOSも付加する必要がある。例えば、Bi−CMOSにおいては、従来確立されているダブルポリシリコン構造のバイポーラトランジスタの特性を向上させながら、新たな製造工程を極力追加させずに、シングルドレイン構造のCMOSを組み合わせる必要がある。
【0011】
通常、新規に開発されるBi−CMOSプロセスにおいては、上記のポリシリコン抵抗は、製造工程を短縮させる観点からn型(ゲートポリシリコンと同導電型)にされる。本発明においては、ピュアバイポーラからBi−CMOSへの展開であるため、バイポーラトランジスタ部分には、設計環境の変更のない従来バイポーラプロセスにおいて使用されているp型のポリシリコン抵抗を利用することが好ましい。さらに、p型ポリシリコン抵抗を高精度に低抵抗化させることが要求される。
【0012】
従来のダブルポリシリコン構造のバイポーラトランジスタにシングルドレイン構造のCMOSを組み合わせたBi−CMOSプロセスで、本発明に関わる部分(本発明により改良される部分)を抜粋し、図を参照して製造工程を順に説明する。
まず、公知の方法によりダブルポリシリコン構造を形成する。図16(A)に示すように、p型半導体基板1上にイオン注入によりV−NPNトランジスタの埋め込みコレクタ層4、およびL−PNPトランジスタのn型分離層5を形成し、その上層にn型エピタキシャル層6を形成する。
【0013】
次に、n型エピタキシャル層6表面に熱酸化により酸化膜7を形成してから、CVD法によりシリコン窒化膜8を積層させ、素子分離(LOCOS)形成領域の酸化膜7およびシリコン窒化膜8をエッチングして除去する。これにより、図16(B)に示すような構造となる。シリコン窒化膜8をマスクとして熱酸化を行い、LOCOS10を形成した後、シリコン窒化膜8を除去すると、図16(C)に示すような構造となる。
【0014】
次に、図17(A)に示すように、フォトレジスト13を堆積させ所定のパターニングを行ってから、フォトレジスト13をマスクとしてn型不純物、例えばリン(P)をイオン注入する。
フォトレジスト13を除去後、1000℃、30分のアニールを行ってリンを熱拡散させ、V−NPNトランジスタのコレクタープラグ11およびL−PNPトランジスタのベースプラグ12を形成する。これにより、図17(B)に示すような構造となる。
【0015】
次に、図18(A)に示すように、フォトレジスト17を堆積させ所定のパターニングを行ってから、フォトレジスト17をマスクとして、p型不純物、例えばホウ素(B)をイオン注入する。フォトレジスト17を除去後、850〜900℃のアニールを行ってホウ素を熱拡散させ、LOCOS10下層に素子分離のためのp型埋め込み層18を、また、MOSトランジスタ部分にpウェル19を形成する。これにより、図18(B)に示すような構造となる。
【0016】
次に、シリコン基板上に形成されたシリコン酸化膜(LOCOSを除く)7をウェットエッチングにより除去してから、CMOS部分のゲート酸化膜21(膜厚10〜20nm程度)となる酸化膜を、熱酸化により全面に形成する。さらに、100〜400nm程度の膜厚のポリシリコン層22”をCVD法により全面に堆積させ、その上層に、リン濃度が10〜20wt%であるリンシリケートガラス(PSG)層23をCVD法により全面に堆積させる。PSG層23の上層に、300nm程度のシリコン酸化膜25をCVD法により堆積させる。これにより、図19(A)に示すような構造となる。
【0017】
続いて、熱処理を行ってPSG層23からポリシリコン層22”にリンを拡散させ、ポリシリコン層22”をn型ポリシリコン層22とする。その後、酸化膜25およびPSG層23をエッチングにより全面除去する。これにより、図19(B)に示すような構造となる。
【0018】
次に、フォトレジスト29を堆積させ、公知のリソグラフィ工程によりMOSトランジスタのソース/ドレイン領域28のみ開口するようにフォトレジスト29をパターニングする。フォトレジスト29をマスクとしてリアクティブイオンエッチング(RIE)を行い、ゲート酸化膜21を残してn型ポリシリコン層22を除去する。このRIEはシリコン基板(n型エピタキシャル層6)へのダメージを防ぐため、n型ポリシリコン層22とゲート酸化膜21とのエッチング選択比を利用して、ゲート酸化膜21がエッチングされない条件で行う。これにより、図20(A)に示すような構造となる。
【0019】
ソース/ドレイン領域のn型ポリシリコン層22を除去した後、ゲート電極下部を除くゲート酸化膜21をウェットエッチングにより除去する。続いて、MOSトランジスタのソース/ドレイン領域28に不純物をイオン注入するためのバッファー膜として、また、イオンのチャネリング防止用として酸化膜27を10〜20nm形成する。その後、フォトレジスト29をマスクとしてソース/ドレイン領域28に不純物をイオン注入する。これにより、図20(B)に示すような構造となる。
【0020】
フォトレジスト29を除去してアニールを行い、ソース/ドレイン領域28に導入された不純物を拡散させ、ソース/ドレイン領域28を形成すると、図21(A)に示すような構造となる。
その後、MOSトランジスタのゲート電極26部分にのみn型ポリシリコン層22が残るように、公知のフォトリソグラフィ技術およびRIEにより、n型ポリシリコン層22を除去する。
【0021】
次に、例えば、TEOS(テトラエトキシシラン)−O3 を原料としてCVDを行い、全面に100nm程度の酸化膜20を形成する。これにより、図21(B)に示すような構造となる。さらに、バイポーラトランジスタのアクティブ領域上部の酸化膜20および酸化膜21に、公知のフォトリソグラフィ技術およびRIEにより開口を設ける。これにより、図21(C)に示すような構造となる。
【0022】
続いて、図22(A)に示すように、V−NPNトランジスタの低抵抗外部ベース領域およびp+ ポリシリコン抵抗を形成するためのポリシリコン層22”を、全面に膜厚150nm程度で形成する。その上層に、膜厚300nm程度の酸化膜25”をCVD法により全面に堆積させてから、プレIIアニールを行う。このプレIIアニール工程により、ランプアニール工程におけるシート抵抗等の特性変動が抑制される。プレIIアニールの後、酸化膜25”を除去し、図22(B)に示すように、ポリシリコン抵抗を形成するための不純物をポリシリコン層22”にイオン注入する。その後、ランプアニールにより不純物をポリシリコン層22”に拡散させると、p型ポリシリコン層22’が形成される。
【0023】
このポリシリコン層22’の上層にフォトレジスト(不図示)を堆積させ、公知のフォトリソグラフィ技術によりフォトレジストのパターニングを行う。このフォトレジストをマスクとしてp型ポリシリコン層22’にRIEを行い、バイポーラトランジスタのアクティブ領域を被覆するp型ポリシリコン層22’のみ残して除去する。フォトレジストを除去することにより図23(A)に示すような構造となり、V−NPNトランジスタの低抵抗外部ベース領域およびp型ポリシリコン抵抗が形成される。
【0024】
その後、層間絶縁膜30を堆積させ、層間絶縁膜30に開口を設けてベース取り出し電極40、コレクタ取り出し電極41、エミッタ取り出し電極42、コレクタ取り出し電極43、ソース/ドレイン電極44および金属配線45を形成する。また、p型ポリシリコン層22’からの不純物拡散により、V−NPNトランジスタのグラフト−ベース領域35、L−PNPトランジスタのエミッタ領域36およびコレクタ領域37が形成され、図23(B)に示すような構造の半導体装置が得られる。
【0025】
【発明が解決しようとする課題】
上記のように、バイポーラトランジスタにMOSトランジスタが追加された集積回路においては、MOSトランジスタ部分のゲートポリシリコン膜に不純物を拡散させるアニール工程の際に、同時に、バイポーラトランジスタ部分に形成されている各不純物拡散層からの不純物拡散も促進される。アニール工程以前にバイポーラトランジスタ部分に形成される不純物拡散層としては、例えば、素子分離領域のp型埋め込み層、コレクタープラグ、コレクタ埋め込み層、ベースプラグや、n型分離層等がある。
【0026】
これらの部分で不純物の拡散が促進されると、拡散層間の距離が近づくことによりトランジスタの接合耐圧が低下する等、半導体装置の特性が変動する。このような耐圧の低下を防止するには、トランジスタ面積を拡大する方法があるが、トランジスタ面積を拡大すると寄生容量が大きくなるという問題が発生する。トランジスタの寄生容量が増大すると、トランジスタを高周波化する上で不利である。
【0027】
また、上記の従来の半導体装置の製造方法によれば、MOSトランジスタのソース/ドレイン領域形成後にプレIIアニールが行われる。したがって、プレIIアニールにより不純物が熱拡散し、ソース/ドレイン領域が拡張される。これにより、チャネル長が減少してしきい値Vthが低下する、ショートチャネル効果が顕著に現れることになる。
ショートチャネル効果を防ぐには、実効ゲート長をショートチャネル効果の起こらない領域に確保する必要があり、このためゲート長を大きくすると、トランジスタ面積が大きくなるという問題がある。
【0028】
さらに、半導体装置の用途によっては、回路的にMOSトランジスタが不要となる場合も存在する。バイポーラトランジスタの高速・低消費電力化という観点からは、MOSの有無によりバイポーラ特性が変動することは望ましくない。しかしながら、従来の半導体装置の製造方法によれば、MOSを併設しない場合、ゲートポリシリコンへの不純物拡散工程が不要となり、プレIIアニール工程が省略されるため、熱処理によるバイポーラ特性の変動が問題となる。
【0029】
本発明は上記の問題点を鑑みてなされたものであり、バイポーラトランジスタとMOSトランジスタを混載する半導体装置の製造方法において、ランプアニールによるポリシリコン抵抗の抵抗変動を抑制することによりバイポーラ特性の変動を抑制し、従来よりも高速化および低消費電力化が実現され、MOS部分が最小限の工程で追加された半導体装置の製造方法を提供することを目的とする。
【0030】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、コレクタ領域、エミッタ領域およびベース領域を含有し、上層に第1導電型導電層を有するバイポーラトランジスタと、ソース/ドレイン領域、ゲート絶縁膜および第2導電型ゲート電極を含有する絶縁ゲート電界効果トランジスタとを、同一半導体基板上に形成する半導体装置の製造方法において、前記半導体基板上において、前記バイポーラトランジスタを形成する部分および前記絶縁ゲート電界効果トランジスタを形成する部分にポリシリコン層を形成する第1工程と、前記ポリシリコン層において前記絶縁ゲート電界効果トランジスタを形成する部分の上層のみにPSG(リンシリケートガラス)膜を形成する第2工程と、熱処理を行うことによって、前記PSG膜から前記第2導電型不純物であるリンを、前記ポリシリコン層において前記絶縁ゲート電界効果トランジスタを形成する部分へ拡散させると同時に、前記ポリシリコン層にプレイオンインプランテーションアニールを行う第3工程と、前記PSG膜が残された状態において、前記バイポーラトランジスタ部分の前記ポリシリコン層に第1導電型不純物を導入する第4工程と、ランプアニールを行うことによって、前記ポリシリコン層において前記バイポーラトランジスタ部分に前記第1導電型不純物を拡散させる第5工程と、前記1導電型不純物と前記第2導電型不純物とが拡散されたポリシリコン層から、前記第1導電型導電層および前記第2導電型ゲート電極を形成する第6工程とを有する。
【0031】
これにより、第1導電型導電層を有するバイポーラトランジスタと同一基板上に、第2導電型ゲート電極を有する絶縁ゲート電界効果トランジスタを、熱処理工程を増加させずに併設することができる。熱処理工程数を削減することにより、ポリシリコンからなる導電層の抵抗の変動を抑制することができる。
【0034】
これにより、ランプアニールを行う前に既にソース/ドレイン領域に拡散されている不純物が、ランプアニールによりさらに拡散されて実効ゲート長が短縮され、接合電圧のしきい値が低下する現象(ショートチャネル効果)が起こるのを防止することができる。したがって、不純物が再拡散する分を予め含めてゲート長を設定する必要がなくなり、チップサイズを縮小することができる。
【0037】
【発明の実施の形態】
(実施形態1)
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して下記に説明する。
図1に、本実施形態の半導体装置の製造方法により製造される半導体装置の断面図を示す。本実施形態においては、縦型(V−;vertical)NPNトランジスタ、横型(L−;lateral)PNPトランジスタおよびnチャネルMOSトランジスタを同一基板上に製造する。
【0038】
V−NPNトランジスタ部分には、n型のエミッタポリシリコン39、相互に接続する真性ベース領域33とグラフトベース領域35、およびn型埋め込みコレクタ層4が形成されている。L−PNPトランジスタ部分には、エミッタ領域36、コレクタ領域37が形成され、n型エピタキシャル層6がベース領域となる。図1にはCMOSのNMOS部分を示す。NMOS部分には、n型エピタキシャル層6に形成されたpウェル19に、ソース/ドレイン領域28が形成され、ゲート絶縁膜21を介してn型ポリシリコン層22からなるゲート電極が形成されている。各トランジスタ間は、LOCOS10およびLOCOS下層に形成された、p型シリコン基板1まで接続するp型埋め込み層18により素子分離されている。
【0039】
上記の図1に示す半導体装置の製造方法を、以下に説明する。
まず、図2(A)に示すように、p型シリコン基板1上に酸化膜2を形成する。その上層にフォトレジスト3を堆積させ、V−NPNトランジスタのn埋め込みコレクタ層4およびL−PNPトランジスタのn型分離層5を形成する領域のフォトレジスト3に、リソグラフィ工程により開口を設ける。
例えば、Sb2 O3 を用いて1200℃でSbを気相拡散させることにより、V−NPNトランジスタのn埋め込みコレクタ層4およびL−PNPトランジスタのn型分離層5を形成する。
【0040】
フォトレジスト3および酸化膜2を除去した後、p型シリコン基板1上にn型エピタキシャル層(ポリシリコン層)6を形成する。n型エピタキシャル層6は、例えば、厚さ約1.0μm、抵抗率1.0Ωとなるように形成する。その上層に膜厚30nm程度の酸化膜7を形成する。さらに、その上層に減圧プラズマCVD法により、膜厚65nm程度のシリコン窒化膜(LP−Si3 N4 膜)8を積層する。これにより、図2(B)に示すような構造となる。
【0041】
続いて、全面にフォトレジスト9を堆積させ、素子分離領域(LOCOS形成領域)のフォトレジスト9をリソグラフィ工程により除去する。フォトレジスト9をマスクとしてシリコン窒化膜8および酸化膜7のエッチングを行う。さらに、露出したn型エピタキシャル層6表面のポリシリコンをエッチングする。ポリシリコンをエッチングする深さは、ポリシリコンの酸化により形成される酸化膜(LOCOS)の厚さの0.45倍とする。本実施形態においては、厚さ800nmのLOCOSを形成するため、約350nmのエッチングを行う。これにより、図2(C)に示すような構造となる。
【0042】
フォトレジスト9を剥離し、図2(C)において開口された部分を熱酸化(例えば、1000〜1050℃、3〜8時間のスチーム酸化)して、約800nmの厚さのシリコン酸化膜(LOCOS)10を形成する。これにより、図3(A)に示すような構造となる。さらに、150℃のリン酸(ホットリン酸)を用いてシリコン窒化膜8を除去すると、図3(B)に示すような構造となる。
【0043】
次に、V−NPNトランジスタのコレクタープラグ11およびL−PNPトランジスタのベースプラグ12を形成するためのイオン注入を行う。全面に堆積したフォトレジスト13の、コレクタープラグ部分11およびベースプラグ部分12をリソグラフィ工程により開口する。フォトレジスト13をマスクとしてn型不純物(リンイオン)をエネルギー50keV、導入量4.5×1015/cm2 程度で注入する。これにより、図3(C)に示すような構造となる。その後、フォトレジスト13を除去する。
【0044】
注入したリンイオンがウェハ外部に拡散(アウトデフュージョン)するのを防ぎ、また、LOCOS10のバーズヘッドを平滑化させるため、CVD法により300nm程度の酸化膜(キャッピングTEOS膜)14を形成する。その後、加熱(1000℃、30分)を行って導入した不純物を熱拡散させる。これにより、図4(A)に示すような構造となる。
【0045】
さらに、フォトレジスト15を全面に塗布してから、図4(B)に示すようにLOCOS10のバーズヘッド部分のフォトレジスト15に開口を設ける。フォトレジスト15をマスクとしてライトエッチングを行い、バーズヘッドを平滑化する。
その後、フォトレジスト15を除去してから全面にウェットエッチングを行い、LOCOS10以外の部分の酸化膜を除去する。これにより、図4(C)に示すような構造となる。
【0046】
次に、熱酸化により全面に膜厚30nm程度の酸化膜16を形成し、その上層にフォトレジスト17を堆積させる。素子分離のためのp型埋め込み層18、およびNMOSトランジスタのpウェル19を形成する領域が開口するよう、フォトレジスト17にパターニングを行う。フォトレジスト17をマスクとしてホウ素イオン(B)を、例えば、イオンエネルギー400keV、導入量4.0×1013/cm2 の条件でイオン注入する。これにより、図5(A)に示すような構造となる。
【0047】
このイオン注入は、続く工程で熱拡散させることにより、導入されたp型不純物イオンがp型シリコン基板1まで至るような条件で行う。また、素子分離のためのp型埋め込み層18とpウェル19は別工程で形成することもできるが、製造工程の簡略化のため本実施形態においては同一工程とした。
イオン注入を行った後、フォトレジスト17を除去する。
【0048】
次に、例えばTEOSを用いたCVD法により、全面に膜厚100nm程度の酸化膜20を堆積させる。フォトレジスト(不図示)を堆積させ、MOSトランジスタのアクティブ領域が開口するようにフォトレジストにパターニングを行う。フォトレジストをマスクとして酸化膜20および酸化膜16をエッチング除去する。このとき、シリコン基板(n型エピタキシャル層6)にダメージが与えられるのを防ぐため、酸化膜20、16のエッチングはウェットエッチングで行うことが望ましい。
【0049】
その後、フォトレジスト(不図示)を除去して、MOSトランジスタのアクティブ領域に、熱酸化により膜厚10〜20nm程度のゲート酸化膜21を形成する。さらに、V−NPNトランジスタのアクティブ領域、およびL−PNPトランジスタのエミッタ、コレクタ形成領域の酸化膜20、16を、公知のフォトリソグラフィ工程およびRIEにより除去する。これにより、図5(B)に示すような構造となる。
【0050】
次に、例えばCVD法により全面に膜厚150nm程度のポリシリコン層22を堆積させる。さらに、その上層にPSG膜23を積層させ、これにより、図5(C)に示すような構造となる。
ポリシリコン層22はMOSトランジスタ部分のみn型とし、バイポーラトランジスタ部分はp型にする。そこで、n型ポリシリコンとするMOS部分のPSG膜23のみ残して、それ以外の部分のPSG膜23をフォトリソグラフィ工程により除去する。具体的には、PSG膜23上に堆積したフォトレジスト24にパターニングを行い、フォトレジスト24をマスクとしてPSG膜23にRIEを行う。これにより、図6(A)に示すような構造となる。
【0051】
その後、フォトレジスト24を除去してから、最表層に膜厚100〜300nmのシリコン酸化膜25をCVD法により堆積する。このシリコン酸化膜25は、続いて行われる熱処理によりポリシリコン層22が窒化されるのを防止するために形成される。
シリコン酸化膜25を形成した後、PSG膜23からポリシリコン層22へのリンの拡散、およびポリシリコン層22のプレイオンインプランテーション(II)アニールを目的として975℃、30分程度の加熱を行う。
【0052】
加熱はN2 雰囲気で行うが、リンの析出を防止するため微量のO2 を混入させて行ってもよい。また、このアニール工程によりp型埋め込み層18およびpウェル19に導入されていた不純物がp型シリコン基板1に至るまで拡散し、p型埋め込み層18およびpウェル19が形成される。これにより、図6(B)に示すような構造となる。
【0053】
次に、MOSトランジスタ部分にPSG膜23が残された状態のまま、全面にSi+ およびB+ をイオン注入する。イオン注入の条件は、例えば、Si+ についてはイオンエネルギー70keV、導入量2×1015/cm2 、B+ についてはイオンエネルギー15keV、導入量2×1015/cm2 とする。イオン注入後、10秒間程度のランプアニールを行い、不純物をポリシリコン層22に拡散させる。ランプアニールは、例えばキセノンランプ等を光源として用いて行う。
【0054】
イオン注入後、ポリシリコン層22上に堆積したシリコン酸化膜25およびPSG膜23をウェットエッチングにより全面除去する。
これにより、図7(A)に示すような構造となり、MOSトランジスタ部分にはn型ポリシリコン層22が形成され、バイポーラトランジスタ部分にはp型ポリシリコン層22’がn型ポリシリコン層22と連続して形成される。
【0055】
続いて、全面にフォトレジスト(不図示)を堆積させ、バイポーラトランジスタのポリシリコン抵抗部分、およびMOSトランジスタのゲート電極26部分のみフォトレジストが残るようにパターニングを行う。このフォトレジストをマスクとして、MOSトランジスタ部分のn型ポリシリコン層22と、バイポーラトランジスタ部分のp型ポリシリコン層22’に、同時にRIEを行う。その後、フォトレジスト(不図示)を除去する。
さらに、MOSトランジスタのアクティブ領域に形成されているゲート酸化膜21のゲート電極26以外の部分を、ウェットエッチングにより除去する。これにより、図7(B)に示すような構造となる。
【0056】
その後、TEOSを用いたCVD法により、全面に膜厚10nm程度のシリコン酸化膜27を形成する。さらに、MOSトランジスタ部分のソース/ドレイン領域28のSi/SiO2 界面状態を良好にするために熱酸化処理を行う。これにより、図8(A)に示すような構造となる。
【0057】
上層にフォトレジスト29を堆積させ、フォトリソグラフィ工程によりMOSトランジスタのソース/ドレイン領域28が開口するようパターニングする。フォトレジスト29をマスクとして、ヒ素のイオン注入を行う。イオン注入の条件は、例えば、イオンエネルギー50keV、導入量3.0×1015/cm2 とする。これにより、図8(B)に示すような構造となる。
【0058】
フォトレジスト29を除去した後、全面にCVDによりシリコン酸化膜30を形成し、その上層にフォトレジスト31を堆積させる。フォトレジスト31にV−NPNトランジスタの真性ベース領域が開口するようパターニングを行う。これにより、図9(A)に示すような構造となる。
【0059】
次に、フォトレジスト31をマスクとしてシリコン酸化膜30とp型ポリシリコン層22’にRIEを行う。その後、開口した部分(真性ベース領域)のn型エピタキシャル層6表面に、イオン注入時のチャネリング防止用の熱酸化膜32を膜厚10nm程度で形成する。真性ベース領域33に、ホウ素をイオンエネルギー30keV、導入量7.0×1012/cm2 の条件でイオン注入する。これにより、図9(B)に示すような構造となる。
【0060】
フォトレジスト31を除去した後、TEOSを用いたCVD法によりシリコン酸化膜34を約550nmの膜厚で形成する。続いて、900℃、15分の熱処理をN2 雰囲気中で行う。これにより、前工程で導入されたホウ素イオンが熱拡散され、真性ベース領域33が形成される。同時に、この熱処理によりホウ素イオンが注入されたp型ポリシリコン層22’からシリコン基板(n型エピタキシャル層6)へホウ素が拡散され、V−NPNトランジスタのグラフト−ベース領域35が形成されて、真性ベース領域33とグラフト−ベース領域35が接続する。
【0061】
さらに、L−PNPトランジスタ部分においても、ホウ素イオンが注入されたp型ポリシリコン抵抗22’からn型エピタキシャル層6へホウ素が拡散され、エミッタ領域36およびコレクタ領域37が形成される。また、この熱処理によりMOSトランジスタ部分のソース/ドレイン領域に導入された不純物が熱拡散され、ソース/ドレイン領域28が形成される。これにより、図10(A)に示すような構造となる。
【0062】
次に、シリコン酸化膜34に異方性エッチングを行い、V−NPNトランジスタの真性ベース領域33の開口部側壁にのみシリコン酸化膜34を残し、シリコン酸化膜34を除去する。これにより、V−NPNトランジスタの開口部にサイドウォール38が形成される。さらに、全面にCVD法によりポリシリコン層39を例えば150nm程度、堆積させる。これにより、図10(B)に示すような構造となる。
このポリシリコン層39をエミッタポリシリコンとするため、ヒ素イオンをイオン注入する。イオン注入は、例えば、イオンエネルギー60keV、導入量2.0×1016/cm2 の条件で行う。
【0063】
続いて、ポリシリコン層39に注入されたヒ素イオンを、熱処理(1050℃、10秒)によりV−NPNトランジスタのベース領域33、35に拡散させる。これにより、自己整合的にエミッタ領域が形成される。その後、公知のフォトリソグラフィ工程およびRIEにより、エミッタ取り出し以外のポリシリコン層39を除去する。
【0064】
さらに、シリコン酸化膜(層間絶縁膜)30に開口を設けてベース取り出し電極40、コレクタ取り出し電極41、エミッタ取り出し電極42、コレクタ取り出し電極43、ソース/ドレイン電極44および金属配線45を形成する。金属配線45形成後、95%のN2 ガスと5%のH2 ガスからなるフォーミングガス中で熱処理を行い(シンタリング)、図1に示す半導体装置が得られる。
【0065】
また、配線層は2層以上の多層配線とすることも可能である。この場合、金属配線層を堆積して加工した後、プラズマCVD法により750nm程度の絶縁膜をボンディングパッド用のオーバーパッシベーション膜として全面に堆積する。オーバーパッシベーション膜のボンディング箇所をRIEによりエッチングした後、95%のN2 ガスと5%のH2 ガスからなるフォーミングガス中でシンタリングを行い、半導体装置を完成させる。
【0066】
上記の本実施形態の半導体装置の製造方法によれば、ランプアニールによるポリシリコン抵抗の変動が抑制される。また、バイポーラトランジスタ部分においてはエミッタ−ベースが浅接合化される。MOSトランジスタ部分においては、プレIIアニールによりソース/ドレイン領域が拡散してショートチャネル効果が現れる問題が解消される。以上から、バイポーラトランジスタとMOSトランジスタを混載したBi−CMOSの特性を向上させることができる。
【0067】
(実施形態2)
上記の実施形態1においては、MOSトランジスタのゲートポリシリコンへのn型不純物の導入を、PSG膜からリンを拡散させることにより行う。これに対して実施形態2においては、ゲートポリシリコンへのイオン注入によりn型不純物を導入する。実施形態2は、MOSトランジスタのゲートポリシリコンにn型不純物を導入する工程のみ実施形態1と異なり、図1〜図5(B)、および図7(A)〜図10(B)に示される工程は実施形態1と共通する。
【0068】
実施形態2の半導体装置の製造方法によっても、実施形態1の製造方法により得られる半導体装置と同様の、図1に示すような半導体装置を製造することができる。以下に、実施形態2の製造方法の、実施形態1と異なる工程について図11(A)〜図13(B)を参照して説明する。
【0069】
図2(A)〜図5(A)に示される実施形態1の製造工程と同様にして、ダブルポリシリコン構造のシリコン基板(p型シリコン基板1およびn型エピタキシャル層6)に、V−NPNトランジスタのn型埋め込みコレクタ層4およびコレクタープラグ11、L−PNPトランジスタのn型分離層5およびベースプラグ12、各トランジスタ間のLOCOS10を形成する。また、LOCOS10下層の素子分離用p型埋め込み層18を形成する領域と、MOSトランジスタのpウェル19を形成する領域に不純物を導入する。これにより、図11(A)に示すような構造となる(図11(A)は、図5(B)と同一である)。
【0070】
次に、例えばCVD法により、全面に膜厚150nm程度のポリシリコン層22”を堆積させる。その上層にフォトレジスト24’を堆積させ、MOSトランジスタのアクティブ領域が開口するようにパターニングを行う。これにより、図11(B)に示すような構造となる。
続いて、フォトレジスト24’をマスクとしてヒ素をイオン注入する。イオン注入は例えば、イオンエネルギー40keV、導入量2.0×1016/cm2 の条件で行う。これにより、MOSトランジスタのアクティブ領域のポリシリコン層22”がn型ポリシリコン層22となる。
【0071】
その後、ポリシリコン層22の上層に、膜厚100〜300nm程度の酸化膜25’をCVD法により堆積させる。これにより、図12(A)に示すような構造となる。
ここで、素子分離用p型埋め込み層18およびpウェル19に導入されている不純物の拡散と、ポリシリコン層22、22”のプレIIアニールを目的とした熱処理(例えば、975℃、30分程度)をN2 雰囲気中で行う。
これにより、図12(B)に示すような構造となる。
【0072】
さらに、フォトレジスト24”を堆積し、図13(A)に示すように、MOSトランジスタのアクティブ領域のみ残るようにパターニングする。フォトレジスト24”をマスクとして全面にSi+ およびB+ のイオン注入を行う。イオン注入の条件は、例えば、Si+ についてはイオンエネルギー70keV、導入量2×1015/cm2 、B+ についてはイオンエネルギー15keV、導入量2×1015/cm2 とする。イオン注入後、フォトレジスト24”を除去する。
【0073】
これにより、図13(B)に示すような構造となり、MOSトランジスタ上部にn型ポリシリコン層22が形成され、バイポーラトランジスタ上部にn型ポリシリコン層22と連続してp型ポリシリコン層22’が形成される。イオン注入後、ポリシリコン層22上に堆積されているシリコン酸化膜25’をウェットエッチングにより除去する。引き続き、図7(A)〜図10に示される実施形態1と同一の工程を行い、図1に示すような半導体装置が得られる。
上記の本実施形態の半導体装置の製造方法によれば、実施形態1の半導体装置の製造方法と同様に、ポリシリコン抵抗の変動が抑制された半導体装置を製造することができる。
【0074】
本発明の半導体装置の製造方法は、上記の実施の形態に限定されない。例えば、MOSトランジスタを併設せずバイポーラトランジスタのみ形成する場合も、本発明の半導体装置の製造方法を適用することができる。その場合、導電層のプレIIアニールをいずれかの不純物拡散層の熱拡散と同一工程で行い(例えば、素子分離のための埋め込み層)、ランプアニールによりポリシリコン層(電極)に不純物を拡散させる工程において、同時にエミッタ、コレクタ領域を形成する。これにより、製造工程を増加させずに、ポリシリコン抵抗の変動が抑制されたバイポーラトランジスタを製造することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【0075】
【発明の効果】
本発明の半導体装置の製造方法によれば、プレIIアニールによるソース/ドレイン等の不純物拡散が防止され、ショートチャネル効果による半導体装置の特性の低下を抑制することができる。また、本発明の半導体装置の製造方法によれば、ランプアニールにより導電層に不純物を拡散させるため、ポリシリコン抵抗の変動が抑制されたバイポーラトランジスタを単独で、あるいは異種のバイポーラトランジスタやMOSトランジスタと共存させて、基板上に形成することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法により製造される半導体装置の断面図である。
【図2】(A)〜(C)は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図3】(A)〜(C)は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図4】(A)〜(C)は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図5】(A)〜(C)は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図6】(A)および(B)は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図7】(A)および(B)は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図8】(A)および(B)は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図9】(A)および(B)は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図10】(A)および(B)は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図11】(A)および(B)は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図12】(A)および(B)は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図13】(A)および(B)は、本発明の半導体装置の製造方法の製造工程を示す断面図である。
【図14】プレイオンインプランテーションアニールによるシート抵抗の工程変動を表すグラフである。
【図15】プレイオンインプランテーションアニールによる固相エピタキシャル抑制効果を表すグラフである。
【図16】(A)〜(C)は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図17】(A)および(B)は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図18】(A)および(B)は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図19】(A)および(B)は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図20】(A)および(B)は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図21】(A)〜(C)は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図22】(A)および(B)は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【図23】(A)および(B)は、従来の半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
1…p型シリコン基板、2、7、14、16、20、25、25’、25”、27、30、34…酸化膜、3、9、13、15、17、24、24’、24”、29、31…フォトレジスト、4…V−NPNトランジスタのn埋め込みコレクタ層、5…L−PNPトランジスタのn型分離層、6…n型エピタキシャル層、8…シリコン窒化膜、10…LOCOS、11…V−NPNトランジスタのコレクタープラグ、12…L−PNPトランジスタのベースプラグ、18…p型埋め込み層、19…pウェル、21…ゲート酸化膜、22、39…n型ポリシリコン層、22’…p型ポリシリコン層、22”…ポリシリコン層、23…PSG膜、26…ゲート電極、28…ソース/ドレイン領域、33…真性ベース領域、35…グラフト−ベース領域、36…エミッタ領域、37…コレクタ領域、38…サイドウォール、40…ベース取り出し電極、41…コレクタ取り出し電極、42…ソース/ドレイン電極、43…金属配線。
Claims (2)
- コレクタ領域、エミッタ領域およびベース領域を含有し、上層に第1導電型導電層を有するバイポーラトランジスタと、ソース/ドレイン領域、ゲート絶縁膜および第2導電型ゲート電極を含有する絶縁ゲート電界効果トランジスタとを、同一半導体基板上に形成する半導体装置の製造方法において、
前記半導体基板上において、前記バイポーラトランジスタを形成する部分および前記絶縁ゲート電界効果トランジスタを形成する部分にポリシリコン層を形成する第1工程と、
前記ポリシリコン層において前記絶縁ゲート電界効果トランジスタを形成する部分の上層のみにPSG(リンシリケートガラス)膜を形成する第2工程と、
熱処理を行うことによって、前記PSG膜から前記第2導電型不純物であるリンを、前記ポリシリコン層において前記絶縁ゲート電界効果トランジスタを形成する部分へ拡散させると同時に、前記ポリシリコン層にプレイオンインプランテーションアニールを行う第3工程と、
前記PSG膜が残された状態において、前記バイポーラトランジスタ部分の前記ポリシリコン層に第1導電型不純物を導入する第4工程と、
ランプアニールを行うことによって、前記ポリシリコン層において前記バイポーラトランジスタ部分に前記第1導電型不純物を拡散させる第5工程と、
前記1導電型不純物と前記第2導電型不純物とが拡散されたポリシリコン層から、前記第1導電型導電層および前記第2導電型ゲート電極を形成する第6工程と
を有する
半導体装置の製造方法。 - 前記第3工程においては、前記第2工程にて前記PSG膜が形成されたポリシリコン層上に、シリコン酸化膜を形成した後に、窒素雰囲気下において前記熱処理を行う、
請求項1に記載の半導体装置の製造方法。
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