JP2969846B2 - ＢｉＣＭＯＳ集積回路装置の製造方法 - Google Patents
ＢｉＣＭＯＳ集積回路装置の製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体基板にＮ型埋込層及びＰ型埋込層を設
けた後このＮ型埋込層及びＰ型埋込層の直上域に相補型
MOSトランジスタ及びバイポーラトランジスタを形成す
るBiCMOS集積回路装置の製造方法に関する。
けた後このＮ型埋込層及びＰ型埋込層の直上域に相補型
MOSトランジスタ及びバイポーラトランジスタを形成す
るBiCMOS集積回路装置の製造方法に関する。
［従来の技術］ BiCMOS集積回路装置は、高周波特性が優れたバイポー
ラトランジスタと、低消費電力のCMOSトランジスタとが
夫々の特長を損なわないようにして同一半導体基板上に
形成されている。また、このBiCMOS集積回路装置を製造
する場合、その製造工期を短縮するために、バイポーラ
トランジスタ及びCMOSトランジスタを同一工程で形成し
ている。
ラトランジスタと、低消費電力のCMOSトランジスタとが
夫々の特長を損なわないようにして同一半導体基板上に
形成されている。また、このBiCMOS集積回路装置を製造
する場合、その製造工期を短縮するために、バイポーラ
トランジスタ及びCMOSトランジスタを同一工程で形成し
ている。
第３図（ａ）乃至（ｃ）は従来のBiCMOS集積回路装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
先ず、第３図（ａ）に示すように、Ｐ型シリコン基板
１の表面にＮ型埋込層2a,2b及びＰ型埋込層3a,3b,3cを
交互に配置するようにして選択的に形成する。次に、全
面にＮ型エピタキシャル層４を成長させる。このとき、
各埋込層から不純物がＮ型エピタキシャル層４中に拡散
する。次に、Ｎ型エピタキシャル層４にボロン等のＰ型
不純物を選択的に注入することにより、Ｐ型埋込層3a乃
至3c上に夫々Ｐ型ウエル5a乃至5cを形成する。次に、全
面に酸化シリコン膜（図示せず）を形成した後に、この
酸化シリコン膜上に窒化シリコン膜（図示せず）をパタ
ーン形成する。そして、前記窒化シリコン膜をマスクと
して全面にボロンイオン等のＰ型不純物を注入すること
により、Ｐ型ウエル5a乃至5cの表面にチャネルストッパ
領域８を選択的に形成する。次に、前記窒化シリコン膜
をパターニングした後、この窒化シリコン膜をマスクと
して選択酸化を行って全面にフィールド絶縁膜６を選択
的に形成することにより、素子領域を分離する。この場
合、Ｎ型埋込層2aの直上域のＮ型エピタキシャル層4aは
バイポーラトランジスタ形成予定領域となり、その表面
がフィールド絶縁膜６によりコレクタ形成予定領域及び
ベース・エミッタ形成予定領域に素子分離されている。
また、Ｎ型埋込層2bの直上域のＮ型エピタキシャル層4b
及びＰ型埋込層3cの直上域のＰ型ウエル5cは、夫々Ｐチ
ャネルMOSトランジスタ形成予定領域及びＮチャネルMOS
トランジスタ形成予定領域となる。なお、マスクとして
使用した前記窒化膜及び前記酸化膜は除去する。
１の表面にＮ型埋込層2a,2b及びＰ型埋込層3a,3b,3cを
交互に配置するようにして選択的に形成する。次に、全
面にＮ型エピタキシャル層４を成長させる。このとき、
各埋込層から不純物がＮ型エピタキシャル層４中に拡散
する。次に、Ｎ型エピタキシャル層４にボロン等のＰ型
不純物を選択的に注入することにより、Ｐ型埋込層3a乃
至3c上に夫々Ｐ型ウエル5a乃至5cを形成する。次に、全
面に酸化シリコン膜（図示せず）を形成した後に、この
酸化シリコン膜上に窒化シリコン膜（図示せず）をパタ
ーン形成する。そして、前記窒化シリコン膜をマスクと
して全面にボロンイオン等のＰ型不純物を注入すること
により、Ｐ型ウエル5a乃至5cの表面にチャネルストッパ
領域８を選択的に形成する。次に、前記窒化シリコン膜
をパターニングした後、この窒化シリコン膜をマスクと
して選択酸化を行って全面にフィールド絶縁膜６を選択
的に形成することにより、素子領域を分離する。この場
合、Ｎ型埋込層2aの直上域のＮ型エピタキシャル層4aは
バイポーラトランジスタ形成予定領域となり、その表面
がフィールド絶縁膜６によりコレクタ形成予定領域及び
ベース・エミッタ形成予定領域に素子分離されている。
また、Ｎ型埋込層2bの直上域のＮ型エピタキシャル層4b
及びＰ型埋込層3cの直上域のＰ型ウエル5cは、夫々Ｐチ
ャネルMOSトランジスタ形成予定領域及びＮチャネルMOS
トランジスタ形成予定領域となる。なお、マスクとして
使用した前記窒化膜及び前記酸化膜は除去する。
次に、第３図（ｂ）に示すように、熱酸化により上述
の素子形成予定領域に膜厚が例えば約200乃至400Åの酸
化シリコン膜９を形成した後に、前記コレクタ形成予定
領域の酸化シリコン膜９、及び前記ＮチャネルMOSトラ
ンジスタ形成予定領域の一部（ソース・ドレイン引出領
域部分）の酸化シリコン膜９を選択的に除去する。次い
で、全面に第１の多結晶シリコン膜を被着した後、この
第１の多結晶シリコン膜に高濃度のリン原子を注入す
る。このとき、前記コレクタ形成予定領域のＮ型エピタ
キシャル層4aの表面にはリン拡散領域20が形成され、前
記ソース・ドレイン引出領域のＰ型ウエル5cの表面には
リン拡散領域21が形成される。その後、前記第１の多結
晶シリコン膜を選択的にエッチングすることにより、所
定の領域にコレクタ電極10a、ゲート電極10b,10c及びソ
ース・ドレイン引出配線10dをパターン形成する。
の素子形成予定領域に膜厚が例えば約200乃至400Åの酸
化シリコン膜９を形成した後に、前記コレクタ形成予定
領域の酸化シリコン膜９、及び前記ＮチャネルMOSトラ
ンジスタ形成予定領域の一部（ソース・ドレイン引出領
域部分）の酸化シリコン膜９を選択的に除去する。次い
で、全面に第１の多結晶シリコン膜を被着した後、この
第１の多結晶シリコン膜に高濃度のリン原子を注入す
る。このとき、前記コレクタ形成予定領域のＮ型エピタ
キシャル層4aの表面にはリン拡散領域20が形成され、前
記ソース・ドレイン引出領域のＰ型ウエル5cの表面には
リン拡散領域21が形成される。その後、前記第１の多結
晶シリコン膜を選択的にエッチングすることにより、所
定の領域にコレクタ電極10a、ゲート電極10b,10c及びソ
ース・ドレイン引出配線10dをパターン形成する。
次に、第３図（ｃ）に示すように、ヒ素イオン等のＮ
型不純物を選択的に注入することにより、Ｐ型ウエル5c
の表面にソース・ドレイン領域11を選択的に形成する。
このソース・ドレイン領域11はゲート電極10cに自己整
合的に形成され、リン拡散領域21に接続されている。次
に、ボロンイオン等のＰ型不純物を選択的に注入するこ
とにより、Ｎ型エピタキシャル層4aの表面にグラフトベ
ース領域13を選択的に形成すると共に、Ｎ型エピタキシ
ャル層4bの表面にソース・ドレイン領域12を選択的に形
成する。このソース・ドレイン領域12はゲート電極10b
に自己整合的に形成される。次に、低濃度のボロンイオ
ン等のＰ型不純物を注入することにより、Ｎ型エピタキ
シャル層4aの表面にグラフトベース領域13に接続される
真性ベース領域14を形成する。次に、全面に層間絶縁膜
15を被着した後に、真性ベース領域14上の層間絶縁膜15
に開口部を選択的に形成する。次いで、全面に第２の多
結晶シリコン膜を被着した後、この第２の多結晶シリコ
ン膜に高濃度のＮ型不純物を注入することにより、前記
開口部内の真性ベース領域14の表面にエミッタ領域17を
形成する。その後、前記第２の多結晶シリコン膜を選択
的にエッチングすることにより、エミッタ領域17上にエ
ミッタ電極18を形成する。次に、全面に層間絶縁膜23を
被着した後、この層間絶縁膜23に開口部を選択的に形成
する。その後、全面にアルミニウム等からなる低導電率
の金属膜を被着し、この金属膜を選択的にエッチングす
ることにより、前記開口部を介してソース・ドレイン領
域11,12、グラフトベース領域13及びコレクタ電極10aに
接続される電極19を形成する。
型不純物を選択的に注入することにより、Ｐ型ウエル5c
の表面にソース・ドレイン領域11を選択的に形成する。
このソース・ドレイン領域11はゲート電極10cに自己整
合的に形成され、リン拡散領域21に接続されている。次
に、ボロンイオン等のＰ型不純物を選択的に注入するこ
とにより、Ｎ型エピタキシャル層4aの表面にグラフトベ
ース領域13を選択的に形成すると共に、Ｎ型エピタキシ
ャル層4bの表面にソース・ドレイン領域12を選択的に形
成する。このソース・ドレイン領域12はゲート電極10b
に自己整合的に形成される。次に、低濃度のボロンイオ
ン等のＰ型不純物を注入することにより、Ｎ型エピタキ
シャル層4aの表面にグラフトベース領域13に接続される
真性ベース領域14を形成する。次に、全面に層間絶縁膜
15を被着した後に、真性ベース領域14上の層間絶縁膜15
に開口部を選択的に形成する。次いで、全面に第２の多
結晶シリコン膜を被着した後、この第２の多結晶シリコ
ン膜に高濃度のＮ型不純物を注入することにより、前記
開口部内の真性ベース領域14の表面にエミッタ領域17を
形成する。その後、前記第２の多結晶シリコン膜を選択
的にエッチングすることにより、エミッタ領域17上にエ
ミッタ電極18を形成する。次に、全面に層間絶縁膜23を
被着した後、この層間絶縁膜23に開口部を選択的に形成
する。その後、全面にアルミニウム等からなる低導電率
の金属膜を被着し、この金属膜を選択的にエッチングす
ることにより、前記開口部を介してソース・ドレイン領
域11,12、グラフトベース領域13及びコレクタ電極10aに
接続される電極19を形成する。
このようにして、バイポーラトランジスタ及びCMOSト
ランジスタを同一工程で形成することにより、BiCMOS集
積回路装置の製造工期を短縮している。
ランジスタを同一工程で形成することにより、BiCMOS集
積回路装置の製造工期を短縮している。
また、コレクタ電極10a、ゲート電極10b,10c及びソー
ス・ドレイン引出配線10cとなる第１の多結晶シリコン
膜に高濃度のリン原子等を注入することにより、以下に
示すような目的が達成されている。
ス・ドレイン引出配線10cとなる第１の多結晶シリコン
膜に高濃度のリン原子等を注入することにより、以下に
示すような目的が達成されている。
ゲート電極10b,10cの配線抵抗を低減する。
リン拡散領域21を形成してＮチャネルMOSトランジス
タのソース・ドレイン領域11とソース・ドレイン引出配
線10cとの間の接続抵抗を低減する。
タのソース・ドレイン領域11とソース・ドレイン引出配
線10cとの間の接続抵抗を低減する。
リン拡散領域20を形成してバイポーラトランジスタの
コレクタ抵抗を低減する。
コレクタ抵抗を低減する。
特に、バイポーラトランジスタのコレクタ領域におい
ては、第１の多結晶シリコン膜に注入するリン原子等の
不純物濃度を高めることによりリン拡散領域20を深く形
成して、Ｎ型埋込層2aとリン拡散領域20とを相互に接続
することが好ましい。この場合、バイポーラトランジス
タのコレクタ抵抗を著しく低減することができる。
ては、第１の多結晶シリコン膜に注入するリン原子等の
不純物濃度を高めることによりリン拡散領域20を深く形
成して、Ｎ型埋込層2aとリン拡散領域20とを相互に接続
することが好ましい。この場合、バイポーラトランジス
タのコレクタ抵抗を著しく低減することができる。
［発明が解決しようとする課題］ しかしながら、上述した従来のBiCMOS集積回路装置の
製造方法においては、バイポーラトランジスタ及びCMOS
トランジスタを同一工程で形成するため、リン拡散領域
20を深く形成すると、リン拡散領域21も深く形成され、
リン拡散領域21とＰ型埋込層3cとが相互に接続してしま
う。そうすると、ＮチャネルMOSトランジスタのソース
・ドレイン領域11とＰ型シリコン基板１との間の耐圧が
低下し、BiCMOS集積回路装置の製造歩留りが低下すると
いう問題点がある。
製造方法においては、バイポーラトランジスタ及びCMOS
トランジスタを同一工程で形成するため、リン拡散領域
20を深く形成すると、リン拡散領域21も深く形成され、
リン拡散領域21とＰ型埋込層3cとが相互に接続してしま
う。そうすると、ＮチャネルMOSトランジスタのソース
・ドレイン領域11とＰ型シリコン基板１との間の耐圧が
低下し、BiCMOS集積回路装置の製造歩留りが低下すると
いう問題点がある。
一方、リン拡散領域21を浅く形成すると、リン拡散領
域20も浅く形成され、Ｎ型埋込層2aとリン拡散領域20と
が相互に接続されない。そうすると、コレクタ抵抗が増
大するため、バイポーラトランジスタの動作速度が低下
し、BiCMOS集積回路装置としての利点が損なわれるとい
う問題点がある。
域20も浅く形成され、Ｎ型埋込層2aとリン拡散領域20と
が相互に接続されない。そうすると、コレクタ抵抗が増
大するため、バイポーラトランジスタの動作速度が低下
し、BiCMOS集積回路装置としての利点が損なわれるとい
う問題点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、MOSトランジスタの耐圧の低下を防止することがで
きると共に、バイポーラトランジスタの動作速度を高め
ることができるBiCMOS集積回路装置の製造方法を提供す
ることを目的とする。
て、MOSトランジスタの耐圧の低下を防止することがで
きると共に、バイポーラトランジスタの動作速度を高め
ることができるBiCMOS集積回路装置の製造方法を提供す
ることを目的とする。
［課題を解決するための手段］ 本発明に係るBiCMOS集積回路装置の製造方法は、第１
のマスク材をマスクとして第１導電型の半導体基板の表
面に第２導電型不純物を注入することにより前記半導体
基板の表面のバイポーラトランジスタ形成予定領域に第
１の埋込層を選択的に形成する工程と、第２のマスク材
をマスクとして前記半導体基板の表面に第１導電型不純
物を注入することにより前記半導体基板の表面のMOSト
ランジスタ形成予定領域に第２の埋込層を選択的に形成
する工程と、全面にエピタキシャル層を成長させる工程
とを有するBiCMOS集積回路装置の製造方法において、前
記第２のマスク材は前記第１の埋込層上におけるコレク
タ形成予定領域を含む所定領域を除く部分に開口部を有
することを特徴とする。
のマスク材をマスクとして第１導電型の半導体基板の表
面に第２導電型不純物を注入することにより前記半導体
基板の表面のバイポーラトランジスタ形成予定領域に第
１の埋込層を選択的に形成する工程と、第２のマスク材
をマスクとして前記半導体基板の表面に第１導電型不純
物を注入することにより前記半導体基板の表面のMOSト
ランジスタ形成予定領域に第２の埋込層を選択的に形成
する工程と、全面にエピタキシャル層を成長させる工程
とを有するBiCMOS集積回路装置の製造方法において、前
記第２のマスク材は前記第１の埋込層上におけるコレク
タ形成予定領域を含む所定領域を除く部分に開口部を有
することを特徴とする。
［作用］ 本発明においては、第２のマスク材は第１の埋込層に
おけるコレクタ形成予定領域を含む所定領域を除く部分
に開口部を有している。このため、前記第２のマスク材
をマスクとして全面に第１導電型不純物を注入すると、
半導体基板の表面のMOSトランジスタ形成予定領域に第
２の埋込層が選択的に形成されると共に、前記所定領域
を除く部分の前記第１の埋込層に第１導電型不純物が注
入される。これにより、第２導電型不純物が第１導電型
不純物により相殺されるので、前記第１の埋込層は前記
所定領域を除く部分の第２導電型不純物の濃度が実質的
に低下する。このため、全面にエピタキシャル層を成長
させると、第１の埋込層の不純物は前記所定領域部分が
前記所定領域を除く部分に比して前記エピタキシャル層
中に大きく拡散する。
おけるコレクタ形成予定領域を含む所定領域を除く部分
に開口部を有している。このため、前記第２のマスク材
をマスクとして全面に第１導電型不純物を注入すると、
半導体基板の表面のMOSトランジスタ形成予定領域に第
２の埋込層が選択的に形成されると共に、前記所定領域
を除く部分の前記第１の埋込層に第１導電型不純物が注
入される。これにより、第２導電型不純物が第１導電型
不純物により相殺されるので、前記第１の埋込層は前記
所定領域を除く部分の第２導電型不純物の濃度が実質的
に低下する。このため、全面にエピタキシャル層を成長
させると、第１の埋込層の不純物は前記所定領域部分が
前記所定領域を除く部分に比して前記エピタキシャル層
中に大きく拡散する。
従って、本発明によれば、第１の埋込層はコレクタ形
成予定領域を含む所定領域部分だけが選択的にエピタキ
シャル層の表面に向けて大きく広がるので、後工程にお
いて前記エピタキシャル層の表面のコレクタ形成予定領
域に形成されるコレクタ拡散領域の深さを従来に比して
浅く形成しても、コレクタ抵抗を十分に低減することが
できる。これにより、バイポーラトランジスタの動作速
度を高めることができる。一方、BiCMOS集積回路装置の
製造工程において、前記コレクタ拡散領域と同時に形成
されるソース・ドレイン引出領域も比較的浅く形成する
ことができるので、MOSトランジスタの耐圧が低下する
ことを防止できる。これにより、BiCMOS集積回路装置の
製造歩留りを向上させることができる。
成予定領域を含む所定領域部分だけが選択的にエピタキ
シャル層の表面に向けて大きく広がるので、後工程にお
いて前記エピタキシャル層の表面のコレクタ形成予定領
域に形成されるコレクタ拡散領域の深さを従来に比して
浅く形成しても、コレクタ抵抗を十分に低減することが
できる。これにより、バイポーラトランジスタの動作速
度を高めることができる。一方、BiCMOS集積回路装置の
製造工程において、前記コレクタ拡散領域と同時に形成
されるソース・ドレイン引出領域も比較的浅く形成する
ことができるので、MOSトランジスタの耐圧が低下する
ことを防止できる。これにより、BiCMOS集積回路装置の
製造歩留りを向上させることができる。
また、本発明においては、第１導電型不純物を注入す
る際のマスク材のパターンを従来とは異なるものにする
だけであるため、格別の工程を設ける必要がない。
る際のマスク材のパターンを従来とは異なるものにする
だけであるため、格別の工程を設ける必要がない。
なお、本発明においては、前記所定領域は真性ベース
形成予定領域を含むことが好ましい。この場合、第１の
埋込層はコレクタ形成予定領域及び真性ベース形成予定
領域を含む所定領域が選択的にエピタキシャル層の表面
に向けて大きく広がる。このため、前記エピタキシャル
層の表面に形成される第１導電型の真性ベース領域は、
前記第１の埋込層の第２導電型不純物の影響により従来
に比して浅く形成することができる。これにより、バイ
ポーラトランジスタの動作速度をより一層高めることが
できる。
形成予定領域を含むことが好ましい。この場合、第１の
埋込層はコレクタ形成予定領域及び真性ベース形成予定
領域を含む所定領域が選択的にエピタキシャル層の表面
に向けて大きく広がる。このため、前記エピタキシャル
層の表面に形成される第１導電型の真性ベース領域は、
前記第１の埋込層の第２導電型不純物の影響により従来
に比して浅く形成することができる。これにより、バイ
ポーラトランジスタの動作速度をより一層高めることが
できる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図（ａ）乃至（ｃ）は本発明の第１の実施例に係
るBiCMOS集積回路装置の製造方法を工程順に示す断面図
である。なお、第１図（ａ）乃至（ｃ）において第３図
（ａ）乃至（ｃ）と同一物には同一符号を付してその部
分の詳細な説明は省略する。
るBiCMOS集積回路装置の製造方法を工程順に示す断面図
である。なお、第１図（ａ）乃至（ｃ）において第３図
（ａ）乃至（ｃ）と同一物には同一符号を付してその部
分の詳細な説明は省略する。
先ず、Ｐ型シリコン基板１上にフォトレジスト膜をパ
ターン形成した後、このフォトレジスト膜（第１のマス
ク材）をマスクとして高濃度のＮ型不純物をＰ型シリコ
ン基板１の表面に選択的にイオン注入する。そして、前
記フォトレジスト膜を除去した後、例えば1000乃至1200
℃の温度下でＰ型シリコン基板１を加熱することによ
り、前記Ｎ型不純物を活性化させてＰ型シリコン基板１
中に拡散させる。これにより、第１図（ａ）に示すよう
に、Ｐ型シリコン基板１の表面のバイポーラトランジス
タ形成予定領域及びＰチャネルMOSトランジスタ形成予
定領域に、夫々不純物濃度が例えば1019乃至1020cm-3で
あり、接合深さが例えば２乃至４μｍであるＮ型埋込層
2a,2b（第１の埋込層）を選択的に形成する。次に、Ｎ
型埋込層2aにおけるコレクタ形成予定領域を除く部分の
直上域及びＰ型埋込層の形成予定領域に開口部を有する
フォトレジスト膜からなるマスク材24（第２のマスク
材）をＰ型シリコン基板１上にパターン形成する。次い
で、このマスク材24をマスクとして全面にボロン等のＰ
型不純物をイオン注入する。そして、マスク材24を除去
した後に、例えば900乃至1000℃の温度下でＰ型シリコ
ン基板１を熱処理することにより、前記Ｐ型不純物を活
性化させてＰ型シリコン基板１中に拡散させる。これに
より、第１図（ｂ）に示すように、Ｐ型シリコン基板１
の表面に不純物濃度が例えば５×1017乃至５×1018cm-3
であり、接合深さが例えば0.5乃至1.5μｍであるＰ型埋
込層3a,3b,3cを選択的に形成する。また、Ｎ型埋込層2a
はその前記コレクタ形成予定領域を除く部分にＰ型不純
物が注入されているため、Ｎ型不純物がＰ型不純物によ
り相殺されることにより、この部分のＮ型不純物の濃度
は実質的に例えば５×1018乃至５×1019cm-3に低下して
いる。
ターン形成した後、このフォトレジスト膜（第１のマス
ク材）をマスクとして高濃度のＮ型不純物をＰ型シリコ
ン基板１の表面に選択的にイオン注入する。そして、前
記フォトレジスト膜を除去した後、例えば1000乃至1200
℃の温度下でＰ型シリコン基板１を加熱することによ
り、前記Ｎ型不純物を活性化させてＰ型シリコン基板１
中に拡散させる。これにより、第１図（ａ）に示すよう
に、Ｐ型シリコン基板１の表面のバイポーラトランジス
タ形成予定領域及びＰチャネルMOSトランジスタ形成予
定領域に、夫々不純物濃度が例えば1019乃至1020cm-3で
あり、接合深さが例えば２乃至４μｍであるＮ型埋込層
2a,2b（第１の埋込層）を選択的に形成する。次に、Ｎ
型埋込層2aにおけるコレクタ形成予定領域を除く部分の
直上域及びＰ型埋込層の形成予定領域に開口部を有する
フォトレジスト膜からなるマスク材24（第２のマスク
材）をＰ型シリコン基板１上にパターン形成する。次い
で、このマスク材24をマスクとして全面にボロン等のＰ
型不純物をイオン注入する。そして、マスク材24を除去
した後に、例えば900乃至1000℃の温度下でＰ型シリコ
ン基板１を熱処理することにより、前記Ｐ型不純物を活
性化させてＰ型シリコン基板１中に拡散させる。これに
より、第１図（ｂ）に示すように、Ｐ型シリコン基板１
の表面に不純物濃度が例えば５×1017乃至５×1018cm-3
であり、接合深さが例えば0.5乃至1.5μｍであるＰ型埋
込層3a,3b,3cを選択的に形成する。また、Ｎ型埋込層2a
はその前記コレクタ形成予定領域を除く部分にＰ型不純
物が注入されているため、Ｎ型不純物がＰ型不純物によ
り相殺されることにより、この部分のＮ型不純物の濃度
は実質的に例えば５×1018乃至５×1019cm-3に低下して
いる。
次に、第１図（ｂ）に示すように、前述の熱処理工程
において形成される熱酸化膜を除去してＰ型シリコン基
板１の表面を露出させた後、例えば1050乃至1250℃の温
度下で全面にＮ型エピタキシャル層４を成長させる。こ
のとき、約1050℃を超える高温でＮ型エピタキシャル層
４を成長させるため、各埋込層に注入された不純物がＮ
型エピタキシャル層４中に拡散する。この場合、Ｎ型埋
込層2aは前記コレクタ形成予定領域部分がその外の部分
に比して不純物濃度が高いため、前記コレクタ形成予定
領域部分がその外の部分に比してＮ型エピタキシャル層
４中に大きく広がる。
において形成される熱酸化膜を除去してＰ型シリコン基
板１の表面を露出させた後、例えば1050乃至1250℃の温
度下で全面にＮ型エピタキシャル層４を成長させる。こ
のとき、約1050℃を超える高温でＮ型エピタキシャル層
４を成長させるため、各埋込層に注入された不純物がＮ
型エピタキシャル層４中に拡散する。この場合、Ｎ型埋
込層2aは前記コレクタ形成予定領域部分がその外の部分
に比して不純物濃度が高いため、前記コレクタ形成予定
領域部分がその外の部分に比してＮ型エピタキシャル層
４中に大きく広がる。
その後、第１図（ｃ）に示すように、第３図（ａ）乃
至（ｃ）に示す従来と同様の工程により、BiCMOS集積回
路装置を製造することができる。この場合に、本実施例
においては、リン拡散領域20、21を浅く形成しても、コ
レクタ電極10aに接続されたリン拡散領域20がＮ型埋込
層2aに確実に接続されている。
至（ｃ）に示す従来と同様の工程により、BiCMOS集積回
路装置を製造することができる。この場合に、本実施例
においては、リン拡散領域20、21を浅く形成しても、コ
レクタ電極10aに接続されたリン拡散領域20がＮ型埋込
層2aに確実に接続されている。
本実施例によれば、コレクタ領域に形成するリン拡散
領域20を比較的浅く形成しても、Ｎ型埋込層2aとリン拡
散領域20とが相互に接続されるため、コレクタ抵抗を十
分に低減することができ、バイポーラトランジスタの動
作速度を十分に高めることができる。一方、これに伴っ
て、ソース・ドレイン引出領域に形成するリン拡散領域
21も比較的浅く形成することができるので、Ｐ型埋込層
3cとリン拡散領域21とが相互に接続されることはなく、
ＮチャネルMOSトランジスタの耐圧が低下することを防
止できる。従って、BiCMOS集積回路装置の製造歩留りを
向上させることができる。
領域20を比較的浅く形成しても、Ｎ型埋込層2aとリン拡
散領域20とが相互に接続されるため、コレクタ抵抗を十
分に低減することができ、バイポーラトランジスタの動
作速度を十分に高めることができる。一方、これに伴っ
て、ソース・ドレイン引出領域に形成するリン拡散領域
21も比較的浅く形成することができるので、Ｐ型埋込層
3cとリン拡散領域21とが相互に接続されることはなく、
ＮチャネルMOSトランジスタの耐圧が低下することを防
止できる。従って、BiCMOS集積回路装置の製造歩留りを
向上させることができる。
また、本実施例においては、マスク材24のパターンを
従来とは異なるものにするだけで、格別の工程を設ける
ことなく、上述の如く優れた効果を得ることができる。
従来とは異なるものにするだけで、格別の工程を設ける
ことなく、上述の如く優れた効果を得ることができる。
第２図（ａ）乃至（ｃ）は本発明の第２の実施例に係
るBiCMOS集積回路装置の製造方法を工程順に示す断面図
である。なお、第２図（ａ）乃至（ｃ）において第１図
（ａ）乃至（ｃ）及び第３図（ａ）乃至（ｃ）と同一物
には同一符号を付してその部分の詳細な説明は省略す
る。
るBiCMOS集積回路装置の製造方法を工程順に示す断面図
である。なお、第２図（ａ）乃至（ｃ）において第１図
（ａ）乃至（ｃ）及び第３図（ａ）乃至（ｃ）と同一物
には同一符号を付してその部分の詳細な説明は省略す
る。
先ず、第２図（ａ）に示すように、Ｐ型シリコン基板
１の表面にＮ型埋込層2a,2bを選択的に形成した後に、
気相成長法によりＰ型シリコン基板１上に酸化膜を形成
する。次いで、前記酸化膜を選択的に除去することによ
り、コレクタ形成予定領域及び真性ベース形成予定領域
を除く部分のＮ型埋込層2aの直上域、Ｎ型埋込層2bの直
上域並びにＰ型埋込層の形成予定領域に開口部を有する
マスク材25をパターン形成する。なお、このマスク材25
は全面に前記酸化膜が若干残存している。次に、マスク
材25をマスクとして全面にＰ型不純物を添加することに
より、Ｐ型シリコン基板１の表面にＰ型埋込層3a,3b,3c
を選択的に形成する。また、Ｎ型埋込層2aのグラフトベ
ース形成予定領域部分及びＮ型埋込層2aにはＰ型不純物
が注入され、Ｎ型不純物がＰ型不純物により相殺される
ので、これらの部分のＮ型不純物の濃度は実質的に低下
する。
１の表面にＮ型埋込層2a,2bを選択的に形成した後に、
気相成長法によりＰ型シリコン基板１上に酸化膜を形成
する。次いで、前記酸化膜を選択的に除去することによ
り、コレクタ形成予定領域及び真性ベース形成予定領域
を除く部分のＮ型埋込層2aの直上域、Ｎ型埋込層2bの直
上域並びにＰ型埋込層の形成予定領域に開口部を有する
マスク材25をパターン形成する。なお、このマスク材25
は全面に前記酸化膜が若干残存している。次に、マスク
材25をマスクとして全面にＰ型不純物を添加することに
より、Ｐ型シリコン基板１の表面にＰ型埋込層3a,3b,3c
を選択的に形成する。また、Ｎ型埋込層2aのグラフトベ
ース形成予定領域部分及びＮ型埋込層2aにはＰ型不純物
が注入され、Ｎ型不純物がＰ型不純物により相殺される
ので、これらの部分のＮ型不純物の濃度は実質的に低下
する。
次に、第２図（ｂ）に示すように、Ｐ型シリコン基板
１の表面を露出させた後、全面にＮ型エピタキシャル層
４を成長させる。このとき、各埋込層に注入された不純
物がＮ型エピタキシャル層４中に拡散する。この場合、
Ｎ型埋込層2aは前記コレクタ形成予定領域部分及び前記
真性ベース形成予定領域部分が前記グラフトベース形成
予定領域部分に比して不純物濃度が高いため、Ｎ型エピ
タシャル層４中に大きく広がる。また、Ｎ型埋込層2bは
Ｎ型不純物の濃度が低減されているため、第１の実施例
に比してＮ型エピタキシャル層４への広がりが小さくな
る。
１の表面を露出させた後、全面にＮ型エピタキシャル層
４を成長させる。このとき、各埋込層に注入された不純
物がＮ型エピタキシャル層４中に拡散する。この場合、
Ｎ型埋込層2aは前記コレクタ形成予定領域部分及び前記
真性ベース形成予定領域部分が前記グラフトベース形成
予定領域部分に比して不純物濃度が高いため、Ｎ型エピ
タシャル層４中に大きく広がる。また、Ｎ型埋込層2bは
Ｎ型不純物の濃度が低減されているため、第１の実施例
に比してＮ型エピタキシャル層４への広がりが小さくな
る。
その後、第２図（ｃ）に示すように、第１の実施例と
同様にして、BiCMOS集積回路装置を製造することができ
る。
同様にして、BiCMOS集積回路装置を製造することができ
る。
本実施例によれば、第１の実施例と同様にして、リン
拡散領域20,21を比較的浅く形成しても、Ｎ型埋込層２
とリン拡散領域20とが相互に接続されるため、バイポー
ラトランジスタの動作速度を十分に高めることができる
と共に、ＮチャネルMOSトランジスタの耐圧が低下する
ことを防止できる。
拡散領域20,21を比較的浅く形成しても、Ｎ型埋込層２
とリン拡散領域20とが相互に接続されるため、バイポー
ラトランジスタの動作速度を十分に高めることができる
と共に、ＮチャネルMOSトランジスタの耐圧が低下する
ことを防止できる。
更に、本実施例においては、Ｎ型埋込層2aは真性ベー
ス領域14の直下域においてもＮ型エピタキシャル層4aの
表面に向けて大きく広がっている。このため、Ｎ型エピ
タキシャル層4aの表面濃度が高まるので、Ｐ型の真性ベ
ース領域14は従来に比して浅く形成することができる。
これにより、バイポーラトランジスタの動作速度をより
一層高めることができるという効果も奏する。
ス領域14の直下域においてもＮ型エピタキシャル層4aの
表面に向けて大きく広がっている。このため、Ｎ型エピ
タキシャル層4aの表面濃度が高まるので、Ｐ型の真性ベ
ース領域14は従来に比して浅く形成することができる。
これにより、バイポーラトランジスタの動作速度をより
一層高めることができるという効果も奏する。
［発明の効果］ 以上説明したように本発明によれば、第１導電型の第
２の埋込層を形成する際に第２導電型の第１の埋込層の
所定部分に第１導電型不純物を添加するから、前記第１
の埋込層はコレクタ形成予定領域を含む所定領域部分が
その外の部分に比してエピタキシャル層中に大きく広が
る。このため、後工程において前記エピタキシャル層の
表面に形成するコレクタ拡散領域の深さを従来に比して
浅くしても、コレクタ抵抗を十分に低減することがで
き、バイポーラトランジスタの動作速度を高めることが
できる。一方、前記コレクタ拡散領域と同時に形成すソ
ース・ドレイン引出領域も比較的浅くすることができる
ので、MOSトランジスタの耐圧が低下することを防止で
きる。これにより、BiCMOS集積回路装置の製造歩留りを
向上させることができる。
２の埋込層を形成する際に第２導電型の第１の埋込層の
所定部分に第１導電型不純物を添加するから、前記第１
の埋込層はコレクタ形成予定領域を含む所定領域部分が
その外の部分に比してエピタキシャル層中に大きく広が
る。このため、後工程において前記エピタキシャル層の
表面に形成するコレクタ拡散領域の深さを従来に比して
浅くしても、コレクタ抵抗を十分に低減することがで
き、バイポーラトランジスタの動作速度を高めることが
できる。一方、前記コレクタ拡散領域と同時に形成すソ
ース・ドレイン引出領域も比較的浅くすることができる
ので、MOSトランジスタの耐圧が低下することを防止で
きる。これにより、BiCMOS集積回路装置の製造歩留りを
向上させることができる。
第１図（ａ）乃至（ｃ）は本発明の第１の実施例に係る
BiCMOS集積回路装置の製造方法を工程順に示す断面図、
第２図（ａ）乃至（ｃ）は本発明の第２の実施例に係る
BiCMOS集積回路装置の製造方法を工程順に示す断面図、
第３図（ａ）乃至（ｃ）は従来のBiCMOS集積回路装置の
製造方法を工程順に示す断面図である。 1;P型シリコン基板、2a,2b;N型埋込層、3a,3b,3c;P型埋
込層、4,4a,4b;N型エピタキシャル層、5;P型ウエル、6;
フィールド絶縁膜、8;チャネルストッパ領域、9;酸化シ
リコン膜、10a;コレクタ電極、10b,10c;ゲート電極、10
d;ソース・ドレイン引出配線、11,12;ソース・ドレイン
領域、13;グラフトベース領域、14;真性ベース領域、1
5,23;層間絶縁膜、17;エミッタ領域、18;エミッタ電
極、19;電極、20,21;リン拡散領域、24,25;マスク材
BiCMOS集積回路装置の製造方法を工程順に示す断面図、
第２図（ａ）乃至（ｃ）は本発明の第２の実施例に係る
BiCMOS集積回路装置の製造方法を工程順に示す断面図、
第３図（ａ）乃至（ｃ）は従来のBiCMOS集積回路装置の
製造方法を工程順に示す断面図である。 1;P型シリコン基板、2a,2b;N型埋込層、3a,3b,3c;P型埋
込層、4,4a,4b;N型エピタキシャル層、5;P型ウエル、6;
フィールド絶縁膜、8;チャネルストッパ領域、9;酸化シ
リコン膜、10a;コレクタ電極、10b,10c;ゲート電極、10
d;ソース・ドレイン引出配線、11,12;ソース・ドレイン
領域、13;グラフトベース領域、14;真性ベース領域、1
5,23;層間絶縁膜、17;エミッタ領域、18;エミッタ電
極、19;電極、20,21;リン拡散領域、24,25;マスク材
Claims (2)
- 【請求項１】第１のマスク材をマスクとして第１導電型
の半導体基板の表面に第２導電型不純物を注入すること
により前記半導体基板の表面のバイポーラトランジスタ
形成予定領域に第１の埋込層を選択的に形成する工程
と、第２のマスク材をマスクとして前記半導体基板の表
面に第１導電型不純物を注入することにより前記半導体
基板の表面のMOSトランジスタ形成予定領域に第２の埋
込層を選択的に形成する工程と、全面にエピタキシャル
層を成長させる工程とを有するBiCMOS集積回路装置の製
造方法において、前記第２のマスク材は前記第１の埋込
層上におけるコレクタ形成予定領域を含む所定領域を除
く部分に開口部を有することを特徴とするBiCMOS集積回
路装置の製造方法。 - 【請求項２】前記所定領域は真性ベース形成予定領域を
含むことを特徴とする請求項１に記載のBiCMOS集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19515790A JP2969846B2 (ja) | 1990-07-24 | 1990-07-24 | ＢｉＣＭＯＳ集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19515790A JP2969846B2 (ja) | 1990-07-24 | 1990-07-24 | ＢｉＣＭＯＳ集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0480954A JPH0480954A (ja) | 1992-03-13 |
| JP2969846B2 true JP2969846B2 (ja) | 1999-11-02 |
Family
ID=16336381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19515790A Expired - Lifetime JP2969846B2 (ja) | 1990-07-24 | 1990-07-24 | ＢｉＣＭＯＳ集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969846B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930011223A (ko) * | 1992-06-16 | 1993-06-24 | 김광호 | 바이씨모스 트랜지스터 및 그 제조방법 |
-
1990
- 1990-07-24 JP JP19515790A patent/JP2969846B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0480954A (ja) | 1992-03-13 |
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