JPH0223648A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に係り、より詳しくはバイポーラト
ランジスタ及びバイポーラ−ＣＭＯＳ（以下、Ｂｉ−Ｃ
ＭＯ３と略記する。）素子の構造に関する。

［従来の技術］ 従来のバイポーラトランジスタＩＣにおけるバイポーラ
トランジスタにおいては、高速化、高密度化を実現する
ために、多結晶シリコン・エミッタ（場合によってはこ
れをウォッシュド・エミッタと言う）構造を採用してい
る。この種のバイポーラトランジスタの構造の例を第２
図に示す。

第２図において、バイポーラトランジスタはｎｐｎ型で
あり、ｐ型Ｓ１基板ｌの主表面に形成されたｎ型エピタ
キシャル成長Ｓｉ層２内に形成されている。ｎ型エピタ
キシャル成長Ｓｉ層２はコレクタ電極をなし、その下に
ｎ＋型埋込み層３が形成されている。また、このｎ型エ
ピタキシャル成長Ｓｉ層２にｐ型ベース領域４が、さら
にこのｐ型ベース領域４にｎ９型多結晶Ｓ１層５からの
拡散によりｎ゛型エミッタ領域８が形成されている。

また、このｎ型エピタキシャル成長Ｓｉ層２の別の部分
にはｎ＋型埋込み層３に達するｎ゛型コレクタ拡散層９
が形成されている。

なお、図中、１０はｐ＋型チャネルストッパ領域、１１
は素子絶縁分離膜、１２は酸化（Ｓｉｎ、）膜、５は前
記の０４型多結晶Ｓｉ層からなる多結晶Ｓｉエミッタ電
極を形成するものであり、６は同じ（ｎ”型多結晶８１
層からなるコレクタ電極である。４ａは第１ベース領域
、４ｂは第２ベース領域、４Ｃはベース電極引き出しの
ためのｐ９型拡散層である。

［発明が解決しようとする課題］ ところが、前述のような従来の半導体装置においては、
下記に列挙するような主としてベース抵抗及び寄生容量
等に起因する素子特性上の問題点がある。

（１）従来のバイポーラトランジスタの構造においては
、ベース抵抗ｒゎゎ′及びベースーコレクツ間容量Ｃ６
！ｌが高いため、トランジスタの高周波特性に悪影響を
及ぼし、素子の高速化の障害となっている。

（２）ベース抵抗ｒ　ｂｂ’　を低くするにはベース領
域の不純物濃度を高くすればよい。しかしながら、第２
図に示す従来のバイポーラトランジスタの構造によれば
、ｐ型ベース領域４の不純物濃度は均一であるため、ベ
ース領域４全体の不純物濃度は電流増幅率ｈＦＥに影響
を及ぼすエミッタ領域８下の第１ベース領域４ａの不純
物濃度により決定しなければならない。すなわち、所望
のｈ　ＦＥを得るために必要な第１ベース領域４ａの不
純物濃度に合わせて第２ベース領域４ｂの不純物濃度が
決まるため、ベース抵抗はある程度までしか低くするこ
とができず、バイポーラトランジスタを高速化するのに
限界がある。

（３）ＩＣの集積度を上げるための素子の微細化に伴う
接合のシャロー化によって、上記ベース抵抗が高くなり
、上記の場合と同様に素子の動作速度を遅くする。

（４）素子製造工程におけるマスクの重ね合わせ精度の
限界から、エミッタ電極５とベース電極引き出しのため
のｐ′″型拡散拡散層４Ｃ距離が決められ、ベース領域
の面積低減には限界があり、ベース−コレクタ間容量Ｃ
ｅＢ及びコレクター基板間容量Ｃ６Ｓ等を低減できず、
トランジスタの高密度化及び高速化の障害となる。

そこで、本発明はこのような問題点を解決するものであ
り、その目的とするところは、バイポーラトランジスタ
の動作速度を著しく向上させた高集積化に適する半導体
装置を提供するところにある。

〔課題を解決するための手段１ 本発明の半導体装置は、半導体基板上に形成された第１
導電型の不純物拡散層からなるベース領域と、前記ベー
ス領域内に形成された第２導電型の不純物拡散層からな
るエミック領域とを有する半導体装置において、前記エ
ミッタ領域上に設けられた第２導電型の多結晶シリコン
層からなるエミッタ電極と、前記ベース領域から素子間
絶縁分離領域にかけて設けられた、前記第２導電型の多
結晶シリコン層と同一層で第１導電型の多結晶シリコン
層からなるベース電極とを具備することを特徴とする。

また、本発明の半導体装置は、同一基板上にバイポーラ
素子と相補型ＭＯ３素子とを具備する半導体装置におい
て、特許請求の範囲第１項記載のバイポーラトランジス
タと、前記第１導電型の多結晶シリコン層と同一層から
なるゲート電極を有する第１チャネル型ＭＯＳトランジ
スタと、前記第２導電型の多結晶シリコン層と同一層か
らなるゲート電極を有する第２チャネル型ＭＯＳトラン
ジスタとを同一基板上に配設したことを特徴とする。

［実　施　例］ 以下、本発明の代表的な実施例を図面を用いて具体的に
説明する。

第１図は本発明をバイポーラＩＣにおけるバイポーラト
ランジスタに適用した場合の一実施例を示す断面図であ
る。

第１図において、バイポーラトランジスタはｎｐｎ型で
あり、図中、１〜６、及び８〜１２は上記第２図の従来
の半導体装置と全く同一のものである。７はベース領域
４から素子絶縁分離膜１１にかけて設けられたｐ′″型
多結晶Ｓｉ層からなるベース電極である。なお、これら
のｐ“型ベース電極７、ｎ１型コレクク電極６及びｎ＋
型エミッタ電極５を形成する多結晶Ｓｉ層は同一層から
なる。

第１図の構成において、第２ベース領域４ｂは、ｐ＋型
多結晶Ｓｉ層からなるベース電極７からのｐ型不純物の
拡散により、第１ベース領域４ａに比べて不純物の拡散
深さが深（、濃度も高くなるように形成されている。

上記実施例の構造によれば、バイポーラトランジスタの
第１ベース領域４ａと第２ベース領域４ｂとが別個に形
成され、第２ベース領域４ｂの不純物濃度を第１ベース
領域４ａの不純物濃度に比べ高くすることができるため
、ｈｒａの低下をまねくことなくベース抵抗ｒ　ｂｂ′
　を低下させ、トランジスタの動作速度を向上できる。

また、エミッタ電極５とベース電極７とは同一の多結晶
Ｓｉ層からなり、第２ベース領域はｐＩ型多結晶Ｓｉ７
からの不純物拡散により自己整合的に位置決めされるた
め、従来の構造のように製造工程におけるマスクの重ね
合わせ精度を考慮することなく、ベース面積を大幅に縮
小できる。その結果、高集積化できるとともに、ベース
−コレクタ間容量ＣｃＩｌ及びコレクター基板間容量Ｃ
ｃｓ等の寄生容量を低減でき、トランジスタの高周波特
性を向上し、素子を高速化ならしめるという効果がある
。

さらに、ｐ１型多結晶Ｓｉ層から拡散により第２ベース
領域が安定的に形成できるため、接合のシャロー化によ
る問題を回避することができる。

次に、上記実施例の半導体装置の製造方法を第３図（ａ
）〜（ｅ）について順次説明する。

（１）第３図（ａ）は、本発明による半導体装置を製造
するために、従来の技術により予備加工された半導体基
板の一部を示す。図において、ｐ型Ｓｉ基板１にｎ１型
埋込み層３及びｐ＋型チャネルストッパ領域１０が形成
され、その上にｎ型エピタキシャル成長Ｓｉ層２及び素
子絶縁分離膜１１が形成され、さらに、ｎ＋型コレクタ
拡散層９が拡散されている。なお、図中１２は酸化（Ｓ
ｉｎ２）膜である。

（２）第３図（ｂ）は、ベース形成領域にボロン（Ｂ）
を１０〜２５Ｋｅｖで１×１０１３〜５×１０”ｃｍ−
２程度イオン打込み後、エミッタ形成領域、コレクタ電
極形成領域及びベース電極形成領域のＳｉＯ□膜を選択
的に除去し、全面に化学気相成長（ＣＶＤ）法により多
結晶Ｓｉ層を０２〜０．４μｍ程度堆積し、さらにフォ
トエツチングにより多結晶Ｓｉ層からなるエミッタ電極
５ａ、ベース電極７ａ及びコレクタ電極６ａを形成した
状態を示す。なお、図中４はｐ型ベース領域である。

（３）第３図（ｃ）は、エミッタ電極形成領域及びコレ
クタ電極形成領域を除いてフォトレジスト膜１３を形成
し、多結晶Ｓ１層５ａ、６ａへひ素（Ａｓ）もしくはリ
ン（Ｐ）の６０〜１００Ｋｅ■、５Ｘ１０”〜Ｉ　Ｘ　
１０１６ｃｍ−”のイオン打込みを行なった状態を示す
。なお、図中、１４はＡＳもしくはＰイオンを示す。

（４）第３図（ｄ）は、ベース電極形成領域を除いてフ
ォトレジスト膜１３を形成し、多結晶Ｓｉ層７ａヘボロ
ン（Ｂ）の３０〜６０ＫｅＶ、１〜５　Ｘ　１０１５ｃ
ｍ−２もしくはフッ化ボロン（ＢＦ２）の８０〜１００
Ｋｅ■、１〜５×１０”ｃｍ−”のイオン打込みを行っ
た状態を示す。

なお、図中、１５はＢもしくはＢＦ２イオンを示す。

（５）第３図（ｅ）は、８００〜１０００℃、２０〜３
０分程度の程度理もしくは、１０００〜１０５０℃、１
０〜６０秒程度のランプアニールを行なった状態を示す
。

この段階でバイポーラトランジスタの構造が形成される
が、ｎ＋型エミッタ領域８及び第１ベス領域４ａはそれ
ぞれ０．０５〜０．１５μｍ及び０８１〜０．３μｍ程
度の深さとなる。なお、この接合に深さは熱処理により
所望の深さに設定することができる。

以下、従来法によりアルミニウム等による電極の引き出
しが行なわれて、前述の効果を奏する半導体装置が比較
的少ない工程により得られる。

第４図は本発明の他の実施例で、同一基板上にバイポー
ラ素子とＣＭＯＳ素子とを具備するＩＣ半導体装置すな
わちＢ　ｉ−ＣＭＯ３Ｉ　Ｃの断面図である。

第４図において、ｌ及び３〜１２の部分は第１図と同一
の符号を用いた。

バイポーラトランジスタは、ｎｐｎ型であり、ｎ′″型
多結晶Ｓｉ層からなるエミッタ電極５及びコレクタ電極
６と前記ｎ＋型多結晶Ｓｉ層と同一層のｐ“型多結晶Ｓ
ｉ層からなるベース電極７とを有する。また、Ｎチャネ
ル型ＭＯＳトランジスタは、前記ｎ４型多結晶Ｓ１層と
同一層のｎ′″′″結晶Ｓ１層からなるゲート電極１９
を有する。

Ｐチャネル型ＭＯＳトランジスタは、前記ｐ９型多結晶
Ｓｉ層と同一層のｐ゛型多結晶８１層からなるゲート電
極２０を有する。さらに、バイポラトランジスタ領域と
Ｐチャネル型ＭＯＳトランジスタ領域、及びバイポーラ
トランジスタ領域とバイポーラトランジスタ領域の分離
の分離は、ｎ型Ｓｉ基板１上に形成されたｐ゛型埋込み
層１０と、ｎ型エピタキシャル成長Ｓ１層内に形成され
、底部が前記ｐ＋型埋込み層１０に接触するｎ型チャネ
ルストッパ層１８表面に選択的に形成されたフィールド
酸化膜１１とから構成されている。なお、図中、１６は
ｎ型ウェル、１７はｎ型ウェル、１９はｎ＋型多結晶Ｓ
ｉゲート電極、２０はｐ０型多結晶Ｓｉゲート電極、２
１はゲート酸化膜、２２はｎ＋型ソース／ドレイン領域
、２３はｐ９型ソースドレイン領域である。

上記実施例の構造によれば、上述の効果を有するバイポ
ーラトランジスタと、それぞれのゲート電極の極性と同
一極性のソース／ドレイン領域から成るＣＭ’Ｏ３素子
（ＮＭＯ３の場合はｎ型、２ＭＯ３の場合はｎ型）が同
一基板上に配設される。その結果、サブスレッシュホー
ルド特性や耐ホツトエレクトロン性等に優れた短チャネ
ルＭＯＳ素子も同時に同一基板上に実現できる。

次に、第４図の半導体装置の製造方法を第５図（ａ）〜
（ｅ）の製造工程別断面図について順法説明する。なお
、図中、符号は第４図と同一のものを示す。

（１）まず、第５図（ａ）はこの半導体装置を製造する
ために予備加工された半導体基板の一部を示す。図にお
いて、ｎ型Ｓｉ基板にはｎ′″型埋型埋層３とｐ′″型
埋型埋層ｌＯが形成され、その上にｎ型エピタキシャル
成長８１層が形成されている。また、このｎ型エピタキ
シャル成長Ｓ１層にはｎ型ウェル１６及びｎ型ウェル１
７が形成されている。なお、ｎ１型埋込み層３及びｎ型
ウェル１６はバイポーラ素子及びＰＭＯ３素子形成領域
に、またｐ＋型埋込み層１０及びｎ型ウェル１７はＮＭ
Ｏ３素子形成領域に形成される。さらに、素子分離領域
には、ｐ４型埋込み層１０、チャネルストッパ層１８及
びフィールド酸化膜１１が形成されている。また、第５
図（ａ）はｎ９型コレクク拡散層９を形成した状態をも
示す。この方法は、りん（Ｐ）をこの部分に選択的にイ
オン打込み後、熱処理して拡散したものである。

（２）第５図（ｂ）は、ゲート酸化膜２１を１５０〜４
００人形成後、ベース形成領域のみを開孔とするレジス
ト膜１３を形成して、ベース領域を形成するためのボロ
ンのイオン打込みを１０〜３０ＫｅＶ、ｌ　Ｘ　Ｉ　Ｏ
”〜５　Ｘ　１０１４ｃｍ−”程度で行なった状態を示
す。

（３）第５図（Ｃ）は、エミッタ形成領域、コレクタ電
極形成領域及びベース電極形成領域のゲート膜を選択的
に除去し、全面にＣＶＤ法により多結晶Ｓｉ層を０．２
〜０４μｍ程度堆積し、さらにフォトエツチングにより
多結晶８１層からなるエミッタ電極５ａ、ベース電極７
ａ、コレクタ電極６ａ及びゲート電極１９ａ、２０ａを
形成した状態を示す。

（４）第５図（ｄ）は、エミッタ電極形成領域、コレク
タ電極形成領域及びＮＭＯ３形成領域を除いてフォトレ
ジスト膜１３を形成し、ＡｓもしくはＰの６０〜１００
Ｋｅ■、５×１０１５〜１×１０１６ｃｍ−２のイオン
打込みを行なった状態を示す。

（５）第５図（ｅ）は、ベース電極形成領域及びＰＭＯ
Ｓ形成領域を除いてフォトレジスト膜１３を形成し、Ｂ
の３０〜６０Ｋｅ■、１〜５×１０１５ｃｍ−”もしく
はＢＦ２の８０〜１００Ｋｅ■、１〜５ｘ　ｌ　０１５
ｃｍ−２のイオン打込みを行なった状態を示す。

以下、第３図で説明したと同様な熱処理をすることによ
り、第４図に示したＢｉ−ＣＭＯ３素子が得られる。

第６図は、本発明の他の実施例で、第４図のＢｉ−ＣＭ
Ｏ３ＩＣにさらに、同一多結晶Ｓ１層を用いてｎ３型多
結晶Ｓ１電極２４と高抵抗多結晶Ｓｉ層２５の連続して
なる抵抗体と、ＰＭＯ３のソース／ドレイン領域と連続
しているｐ＋＋多結晶Ｓｉ電極２６とを付加したもので
ある。なお、図中、２７はｎ＋＋多結晶Ｓｉ電極２４か
らの不純物拡散により形成されたｎ＋型型数散層２８は
ｐ＋＋多結晶Ｓｉ電極２６からの不純物拡散により形成
されたｐ＋型型数散層ある。本実施例によれば、素子の
大幅な高集積化が実現される。

また、第７図は、本発明の他の実施例で、第４図のＢｉ
−ＣＭＯ３ＩＣのそれぞれの多結晶８１層上にモリブデ
ン、タングステン、チタン等のシリサイドからなる金属
シリサイド層２９を付加したものである。本実施例の構
造によれば、多結晶Ｓｉ層の配線抵抗を低下することが
でき、さらに、ｎ＋型多結晶Ｓｉ層とｐ＋＋多結晶層と
を金属シリサイド層で容易に接続できる。その結果、素
子の大幅な高速化及び高集積化を達成することができる
。

［発明の効果１ 以上述べたように、本発明の半導体装置によれば、バイ
ポーラトランジスタの第１ベース領域と第２ベース領域
とは別個に形成され、外部ベース領域の不純物濃度を真
性ベース領域の不純物濃度に比べ高くすることができる
ため、ｈｒＥの低下をまねくことなくベース抵抗ｒ　ｂ
ｂ′を低下させ、高周波特性の優れた高速動作素子が実
現できる。

さらに、エミッタ電極とベース電極とは同一の多結晶Ｓ
ｉ層からなり、ベース領域からの電極弓き出しのための
拡散層は多結晶Ｓｉ層からの不純物拡散により自己整合
的に位置決めされるため、製造工程におけるマス・りの
重ね合わせ精度等を考慮する必要なく、トランジスタの
素子面積を大幅に縮小することができ、寄生容量を減少
せしめることが可能となる。その結果、トランジスタの
高速化と高密度化を同時に達成することができる。

また、浅い接合の拡散層に多結晶Ｓ１層を介して配線金
属層が形成されるため、安定的に低い接触抵抗が得られ
、素子の信頼性を向上することができる。

さらに、製造工程が簡易であるため、ＣＭＯＳとの複合
素子であるＢｉ−ＣＭＩＳ素子等への応用が可能となる
効果がある。

【図面の簡単な説明】 第１図は本発明の半導体装置の一実施例を示す断面図、
第２図は従来の半導体装置を示す断面図、第３図（ａ）
〜（ｅ）は第１図に示す半導体装置の製造工程別断面図
、第４図、第６図及び第７図は本発明の他の実施例を示
すＢｉ−ＣＭＯ３ＩＣ半導体装置の断面図、第５図（ａ
）〜（ｅ）は第４図に示す半導体装置の製造工程別断面
図である。 １・・・・・ｐ型Ｓｉ基板 ２・・・・・ｎ型エビクキシャル成長Ｓ１層３・・・・
・ｎ“型埋込み層 ４・・・・・ｐ型ベース領域 ４ａ・・・・第１ベース領域 ４ｂ・・・・第２ベース領域 ４ｃ・・・・ｐ＋型型数散 層・・・・・ｎ″型多結晶Ｓｉ層（エミッタ電極） ６・・・・・ｎ′″′″結晶Ｓｉ層（コレクタ電極） ７・・・・・ｐ４型多結晶Ｓｉ層（ベース電極） ５ａ・・・・多結晶Ｓｉ層（エミッタ電極）６ａ・・・
・多結晶Ｓｉ層（コレクタ電極）７ａ・・・・多結晶Ｓ
ｉ層（ベース電極）８・・・・・ｎ１型エミツタ領域 ９・・・・・ｎ１型コレクタ拡散層 １０・・・・・ｐ９型チャネルストッパ領域（ｐ”型埋
込み層） １１・・・・・素子絶縁分離膜（フィールド酸化膜） １２・・・・・Ｓ　ｉ　Ｏ２膜 １３・・・・・フォトレジスト膜 １４・・・・・ＡｓもしくはＰイオン １５・・・・・ＢもしくはＢＦ、イオン１６・・・・・
ｎ型ウェル １７・・・・・ｐ型ウェル １８・・・・・ｐ１型チャネルストッパ層１９．１９ａ
−ｎ”型多結晶Ｓｉゲート電極２０．２０ａ−ｐ”型多
結晶Ｓｉゲート電極２１・・・・・ゲート酸化膜 ２２・・・・・ｎ９型ソース／ドレイン領域２３・・・
・・ｐ９型　　　〃 ２４・・・・・ｎ６型多結晶Ｓｉ電極 ２５・・・・・高抵抗多結晶Ｓｉ層 ２６・・・・・ｐ９型多結晶Ｓｉ電極 ２７・・・・・ｎ９型拡散層 ２８・・・・・ｐ′″型拡散拡 散層・・・・・金属シリサイド層 以上 鹸　０

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に形成された第１導電型の不純物拡
   散層からなるベース領域と、前記ベース領域内に形成さ
   れた第２導電型の不純物拡散層からなるエミッタ領域と
   を有する半導体装置において、 前記エミッタ領域上に設けられた第２導電型の多結晶シ
   リコン層からなるエミッタ電極と、前記ベース領域から
   素子間絶縁分離領域にかけて設けられた、前記第２導電
   型の多結晶シリコン層と同一層で第１導電型の多結晶シ
   リコン層からなるベース電極とを具備することを特徴と
   する半導体装置。
2. （２）同一基板上にバイポーラ素子と相補型ＭＯＳ素子
   とを具備する半導体装置において、 前記第１導電型の多結晶シリコン層と同一層からなるゲ
   ート電極を有する第１チャネル型ＭＯＳトランジスタと
   、 前記第２導電型の多結晶シリコン層と同一層からなるゲ
   ート電極を有する第２チャネル型ＭＯＳトランジスタと
   を同一基板上に配設したことを特徴とする請求項１記載
   の半導体装置。