JPH05198754A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05198754A JPH05198754A JP906792A JP906792A JPH05198754A JP H05198754 A JPH05198754 A JP H05198754A JP 906792 A JP906792 A JP 906792A JP 906792 A JP906792 A JP 906792A JP H05198754 A JPH05198754 A JP H05198754A
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Abstract
(57)【要約】
【目的】 ＮＭＯＳトランジスタ領域とＰＮＰバイポー
ラトランジスタ領域側とに合わせて、ＮＰＮバイポーラ
トランジスタ領域，および／またはＰＭＯＳトランジス
タ領域側での基板との間の接合容量を低減する。 【構成】 ＮＭＯＳトランジスタ領域とＰＮＰバイポー
ラトランジスタ領域側と同時に、ＮＰＮバイポーラトラ
ンジスタ領域，および／またはＰＭＯＳトランジスタ領
域側においても、シリコン基板との接合容量を低減する
ための低濃度拡散層を形成する。
ラトランジスタ領域側とに合わせて、ＮＰＮバイポーラ
トランジスタ領域，および／またはＰＭＯＳトランジス
タ領域側での基板との間の接合容量を低減する。 【構成】 ＮＭＯＳトランジスタ領域とＰＮＰバイポー
ラトランジスタ領域側と同時に、ＮＰＮバイポーラトラ
ンジスタ領域，および／またはＰＭＯＳトランジスタ領
域側においても、シリコン基板との接合容量を低減する
ための低濃度拡散層を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、バイポーラトランジスタとＭＯＳトラ
ンジスタとを混載してなる半導体装置（以下，バイポー
ラ・ＭＯＳ混載型半導体装置と呼ぶ）の製造方法に係る
ものである。
法に関し、特に、バイポーラトランジスタとＭＯＳトラ
ンジスタとを混載してなる半導体装置（以下，バイポー
ラ・ＭＯＳ混載型半導体装置と呼ぶ）の製造方法に係る
ものである。
【０００２】
【従来の技術】従来例によるこの種のバイポーラ・ＭＯ
Ｓ混載型半導体装置の概要構成，ならびに製造方法の主
要な工程を図１０ないし図１２に順次それぞれ模式的に
示してある。
Ｓ混載型半導体装置の概要構成，ならびに製造方法の主
要な工程を図１０ないし図１２に順次それぞれ模式的に
示してある。
【０００３】これらの従来例による図１０(a) ないし図
１１(e) の装置構成において、符号１は、Ｐ型シリコン
基板を示し、２０１〜２０３は、このＰ型シリコン基板
１の主面上に選択的にパターニングして形成された第１
の各フォトレジスト膜であり、３０１，３０２は、当該
第１の各フォトレジスト膜２０１〜２０３をマスクに用
い、Ｐ型シリコン基板１の主面上に対して、選択的にＮ
型不純物を注入して形成させた各Ｎ型層、４０１，４０
２は、当該各Ｎ型層３０１，３０２を熱処理して拡散形
成させたＮ- 型拡散層である。
１１(e) の装置構成において、符号１は、Ｐ型シリコン
基板を示し、２０１〜２０３は、このＰ型シリコン基板
１の主面上に選択的にパターニングして形成された第１
の各フォトレジスト膜であり、３０１，３０２は、当該
第１の各フォトレジスト膜２０１〜２０３をマスクに用
い、Ｐ型シリコン基板１の主面上に対して、選択的にＮ
型不純物を注入して形成させた各Ｎ型層、４０１，４０
２は、当該各Ｎ型層３０１，３０２を熱処理して拡散形
成させたＮ- 型拡散層である。
【０００４】また、５０１〜５０７は、前記Ｐ型シリコ
ン基板１の主面上と、Ｎ- 型拡散層４０１および４０２
上とに選択的にパターニングして形成された第２の各フ
ォトレジスト膜であり、６０１，６０４と、６０２，６
０３および６０５，６０６とは、この第２の各フォトレ
ジスト膜５０１〜５０７をマスクに用い、これらのＰ型
シリコン基板１の主面上と、Ｎ- 型拡散層４０１および
４０２とに対して、選択的にＮ型不純物を注入かつ熱拡
散して形成させた各Ｎ+ 型拡散層である。
ン基板１の主面上と、Ｎ- 型拡散層４０１および４０２
上とに選択的にパターニングして形成された第２の各フ
ォトレジスト膜であり、６０１，６０４と、６０２，６
０３および６０５，６０６とは、この第２の各フォトレ
ジスト膜５０１〜５０７をマスクに用い、これらのＰ型
シリコン基板１の主面上と、Ｎ- 型拡散層４０１および
４０２とに対して、選択的にＮ型不純物を注入かつ熱拡
散して形成させた各Ｎ+ 型拡散層である。
【０００５】また、７０１〜７０６は、前記Ｐ型シリコ
ン基板１の主面上と、Ｎ+ 型拡散層４０１，および４０
２とに選択的にパターニングして形成された第３の各フ
ォトレジスト膜であり、８０１，８０２，８０４，８０
５，８０７と、８０３および８０６とは、当該第３の各
フォトレジスト膜７０１〜７０６をマスクに用い、これ
らのＰ型シリコン基板１の主面上と、Ｎ+ 型拡散層４０
１，および４０２とに対して、選択的にＰ型不純物を注
入かつ熱拡散して形成させた各Ｐ型拡散層である。
ン基板１の主面上と、Ｎ+ 型拡散層４０１，および４０
２とに選択的にパターニングして形成された第３の各フ
ォトレジスト膜であり、８０１，８０２，８０４，８０
５，８０７と、８０３および８０６とは、当該第３の各
フォトレジスト膜７０１〜７０６をマスクに用い、これ
らのＰ型シリコン基板１の主面上と、Ｎ+ 型拡散層４０
１，および４０２とに対して、選択的にＰ型不純物を注
入かつ熱拡散して形成させた各Ｐ型拡散層である。
【０００６】さらに、９は、前記各層を含んでＰ型シリ
コン基板１の主面上の全面に成長形成されたＮ- 型エピ
タキシャル成長層であって、前記各Ｎ- 型拡散層４０
１，４０２と、各Ｎ+ 型拡散層６０１〜６０６と、それ
に、各Ｐ型拡散層８０１〜８０７とは、前記Ｎ- 型エピ
タキシャル成長層９によってＰ型シリコン基板１中に埋
め込まれた構造，つまり、埋め込み層に構成されてい
る。
コン基板１の主面上の全面に成長形成されたＮ- 型エピ
タキシャル成長層であって、前記各Ｎ- 型拡散層４０
１，４０２と、各Ｎ+ 型拡散層６０１〜６０６と、それ
に、各Ｐ型拡散層８０１〜８０７とは、前記Ｎ- 型エピ
タキシャル成長層９によってＰ型シリコン基板１中に埋
め込まれた構造，つまり、埋め込み層に構成されてい
る。
【０００７】続いて、同上の従来例による図１２(f) の
装置構成において、１００１〜１００３は、前記Ｎ- 型
エピタキシャル成長層９中に選択的に形成された各Ｐ型
層、１１０１，１１０２は、前記Ｎ- 型エピタキシャル
成長層９中に選択的に形成された各Ｎ型層を示してお
り、１２０１〜１２１１は、選択酸化法などで選択的に
形成した素子間分離用絶縁膜である。
装置構成において、１００１〜１００３は、前記Ｎ- 型
エピタキシャル成長層９中に選択的に形成された各Ｐ型
層、１１０１，１１０２は、前記Ｎ- 型エピタキシャル
成長層９中に選択的に形成された各Ｎ型層を示してお
り、１２０１〜１２１１は、選択酸化法などで選択的に
形成した素子間分離用絶縁膜である。
【０００８】また、１３０１と、１３０２，１３０３お
よび１３０４，１３０５とは、前記各Ｎ+ 型拡散層６０
１と、６０２，６０３および６０５，６０６との電位を
取り出すための各Ｎ+ 型埋め込み引き出し層（Ｎ+ 型拡
散層６０４のＮ+ 型埋め込み引き出し層については図示
省略）、１４０１は、前記Ｐ型拡散層８０６の電位を取
り出すためのＰ+ 型埋め込み引き出し層である。
よび１３０４，１３０５とは、前記各Ｎ+ 型拡散層６０
１と、６０２，６０３および６０５，６０６との電位を
取り出すための各Ｎ+ 型埋め込み引き出し層（Ｎ+ 型拡
散層６０４のＮ+ 型埋め込み引き出し層については図示
省略）、１４０１は、前記Ｐ型拡散層８０６の電位を取
り出すためのＰ+ 型埋め込み引き出し層である。
【０００９】また、１５０１は、前記Ｐ型層１００２上
に薄いゲート絶縁膜を介して選択的に形成されたＮＭＯ
Ｓトランジスタ領域Ｑ2 のゲート電極であって、１６０
１，１６０２は、同上Ｎ+ 型ソース・ドレイン領域を示
しており、１５０２は、前記Ｎ型層１１０２上に薄いゲ
ート絶縁膜を介して選択的に形成されたＰＭＯＳトラン
ジスタ領域Ｑ3 のゲート電極であって、１７０１，１７
０２は、同上Ｐ+ 型ソース・ドレイン領域を示してい
る。
に薄いゲート絶縁膜を介して選択的に形成されたＮＭＯ
Ｓトランジスタ領域Ｑ2 のゲート電極であって、１６０
１，１６０２は、同上Ｎ+ 型ソース・ドレイン領域を示
しており、１５０２は、前記Ｎ型層１１０２上に薄いゲ
ート絶縁膜を介して選択的に形成されたＰＭＯＳトラン
ジスタ領域Ｑ3 のゲート電極であって、１７０１，１７
０２は、同上Ｐ+ 型ソース・ドレイン領域を示してい
る。
【００１０】さらに、１８は、前記Ｎ型層１１０１中に
選択的に形成されたＮＰＮバイポーラトランジスタ領域
Ｑ1 のＰ+ 型ベース領域であって、２０は、同上Ｎ+ 型
エミッタ領域を示しており、１９は、前記Ｐ型層１００
３中に選択的に形成されたＰＮＰバイポーラトランジス
タ領域Ｑ4 のＮ+ 型ベース領域であって、２１は同上Ｐ
+ 型エミッタ領域を示している。
選択的に形成されたＮＰＮバイポーラトランジスタ領域
Ｑ1 のＰ+ 型ベース領域であって、２０は、同上Ｎ+ 型
エミッタ領域を示しており、１９は、前記Ｐ型層１００
３中に選択的に形成されたＰＮＰバイポーラトランジス
タ領域Ｑ4 のＮ+ 型ベース領域であって、２１は同上Ｐ
+ 型エミッタ領域を示している。
【００１１】次に、前記構成の従来例装置における製造
方法について述べる。
方法について述べる。
【００１２】まず、Ｐ型シリコン基板１の主面上の各所
定領域に対して、それぞれに第１の各フォトレジスト膜
２０１〜２０３を選択的にパターニングして形成し、か
つこれらの各膜をマスクに用い、Ｎ型不純物として、例
えば、リンなどを約１００ＫｅＶで１．０Ｅ１３ｃｍ-2
程度にイオン注入してそれぞれ選択的に各Ｎ型層３０
１，３０２を形成する（図５(a))。このとき，予め、Ｐ
型シリコン基板１の全面に対して、例えば、約１０００
オングストローム程度の膜厚のシリコン酸化膜（図示せ
ず）を形成させ、このシリコン酸化膜を通して不純物の
注入を行なうこともある。
定領域に対して、それぞれに第１の各フォトレジスト膜
２０１〜２０３を選択的にパターニングして形成し、か
つこれらの各膜をマスクに用い、Ｎ型不純物として、例
えば、リンなどを約１００ＫｅＶで１．０Ｅ１３ｃｍ-2
程度にイオン注入してそれぞれ選択的に各Ｎ型層３０
１，３０２を形成する（図５(a))。このとき，予め、Ｐ
型シリコン基板１の全面に対して、例えば、約１０００
オングストローム程度の膜厚のシリコン酸化膜（図示せ
ず）を形成させ、このシリコン酸化膜を通して不純物の
注入を行なうこともある。
【００１３】そして、例えば、約１１００℃程度の温度
による熱処理をおゝよそ２〜６時間程度に亘って行な
い、前記各Ｎ型層３０１，３０２が所定の深さになるま
で拡散かつ酸化させることにより、それぞれに各Ｎ- 型
拡散層４０１，４０２を形成する（図１０(b))。このと
き，実質的には、前記Ｐ型シリコン基板１の表面が酸化
され、不純物濃度の濃いこの各Ｎ- 型拡散層４０１，４
０２が増速酸化されるために、この酸化膜を除去した後
にあっては、このＰ型シリコン基板１上に段差を生ずる
ことになり、この段差が後工程でのフォトレジスト膜の
パターニングに際し、マスク合わせパターンとなるので
あるが、こゝでは、あらためて図示してはいない。
による熱処理をおゝよそ２〜６時間程度に亘って行な
い、前記各Ｎ型層３０１，３０２が所定の深さになるま
で拡散かつ酸化させることにより、それぞれに各Ｎ- 型
拡散層４０１，４０２を形成する（図１０(b))。このと
き，実質的には、前記Ｐ型シリコン基板１の表面が酸化
され、不純物濃度の濃いこの各Ｎ- 型拡散層４０１，４
０２が増速酸化されるために、この酸化膜を除去した後
にあっては、このＰ型シリコン基板１上に段差を生ずる
ことになり、この段差が後工程でのフォトレジスト膜の
パターニングに際し、マスク合わせパターンとなるので
あるが、こゝでは、あらためて図示してはいない。
【００１４】ついで、前記Ｐ型シリコン基板１の主面上
と、前記各Ｎ- 型拡散層４０１，４０２上との各所定領
域に対して、それぞれに第２の各フォトレジスト膜５０
１〜５０７を選択的にパターニング形成し、かつこれら
の各膜をマスクに用い、Ｎ型不純物として、例えば、ア
ンチモンなどを所定量イオン注入した後、例えば、約１
１００℃程度の温度による熱処理をおゝよそ２時間程度
に亘って行ない、それぞれ選択的に各Ｎ+ 型拡散層６０
１，６０４と、６０２，６０３および６０５，６０６と
を形成する（図１０(c))。
と、前記各Ｎ- 型拡散層４０１，４０２上との各所定領
域に対して、それぞれに第２の各フォトレジスト膜５０
１〜５０７を選択的にパターニング形成し、かつこれら
の各膜をマスクに用い、Ｎ型不純物として、例えば、ア
ンチモンなどを所定量イオン注入した後、例えば、約１
１００℃程度の温度による熱処理をおゝよそ２時間程度
に亘って行ない、それぞれ選択的に各Ｎ+ 型拡散層６０
１，６０４と、６０２，６０３および６０５，６０６と
を形成する（図１０(c))。
【００１５】引き続き、再度，前記と同様にして、前記
Ｐ型シリコン基板１の主面上と、前記各Ｎ- 型拡散層４
０１，４０２上と、前記各Ｎ+ 型拡散層６０１〜６０６
上との各所定領域に対して、それぞれに第３の各フォト
レジスト膜７０１〜７０６を選択的にパターニング形成
し、かつこれらの各膜をマスクに用い、Ｐ型不純物とし
て、例えば、ボロンなどを所定量イオン注入した後、例
えば、約１０００℃の温度による熱処理をおゝよそ２時
間程度に亘って行ない、それぞれ選択的に各Ｐ型拡散層
８０１，８０２，８０４，８０５，８０７と、８０３お
よび８０６とを形成する（図１１(d))。
Ｐ型シリコン基板１の主面上と、前記各Ｎ- 型拡散層４
０１，４０２上と、前記各Ｎ+ 型拡散層６０１〜６０６
上との各所定領域に対して、それぞれに第３の各フォト
レジスト膜７０１〜７０６を選択的にパターニング形成
し、かつこれらの各膜をマスクに用い、Ｐ型不純物とし
て、例えば、ボロンなどを所定量イオン注入した後、例
えば、約１０００℃の温度による熱処理をおゝよそ２時
間程度に亘って行ない、それぞれ選択的に各Ｐ型拡散層
８０１，８０２，８０４，８０５，８０７と、８０３お
よび８０６とを形成する（図１１(d))。
【００１６】続いて、前記各層を含むＰ型シリコン基板
１の主面上の全面に対して、Ｎ- 型エピタキシャル成長
層９を成長形成させる（図１１(e))。従って、こゝで
は、先にも述べたように、前記各Ｎ- 型拡散層４０１，
４０２と、前記各Ｎ+ 型拡散層６０１〜６０６と、それ
に、前記各Ｐ型拡散層８０１〜８０７とのそれぞれが、
当該Ｎ- 型エピタキシャル成長層９によってＰ型シリコ
ン基板１中に埋め込まれた埋め込み層となる。
１の主面上の全面に対して、Ｎ- 型エピタキシャル成長
層９を成長形成させる（図１１(e))。従って、こゝで
は、先にも述べたように、前記各Ｎ- 型拡散層４０１，
４０２と、前記各Ｎ+ 型拡散層６０１〜６０６と、それ
に、前記各Ｐ型拡散層８０１〜８０７とのそれぞれが、
当該Ｎ- 型エピタキシャル成長層９によってＰ型シリコ
ン基板１中に埋め込まれた埋め込み層となる。
【００１７】また次に、前記Ｎ- 型エピタキシャル成長
層９中にあって、それぞれ選択的に各Ｐ型層１００１〜
１００３，および各Ｎ型層１１０１，１１０２を、前記
と同様に、所要のＰ型不純物，およびＮ型不純物の選択
注入，拡散によって順次に形成させた上で、これらの各
層間上，および各層上での各所定位置を選択酸化法など
でそれぞれ選択的に形成した素子間分離用絶縁膜１２０
１〜１２１１によって分離させる。
層９中にあって、それぞれ選択的に各Ｐ型層１００１〜
１００３，および各Ｎ型層１１０１，１１０２を、前記
と同様に、所要のＰ型不純物，およびＮ型不純物の選択
注入，拡散によって順次に形成させた上で、これらの各
層間上，および各層上での各所定位置を選択酸化法など
でそれぞれ選択的に形成した素子間分離用絶縁膜１２０
１〜１２１１によって分離させる。
【００１８】さらに、前記Ｎ型層１１０１には、前記Ｎ
+ 型拡散層６０１の電位を取り出すためのＮ+ 型埋め込
み引き出し層１３０１を、前記Ｐ型層１００２には、前
記各Ｎ+ 型拡散層６０２，６０３の電位を取り出すため
の各Ｎ+ 型埋め込み引き出し層１３０２，１３０３を、
前記Ｎ型層１１０２には、この場合，図示省略してある
が、前記Ｎ+ 型拡散層６０４の電位を取り出すためのＮ
+ 型埋め込み引き出し層を、前記Ｐ型層１００３には、
前記各Ｎ+ 型拡散層６０５，６０６の電位を取り出すた
めの各Ｎ+ 型埋め込み引き出し層１３０４，１３０５
と、前記Ｐ型拡散層８０６の電位を取り出すためのＰ+
型埋め込み引き出し層１４０１とを、前記と同様に、そ
れぞれ選択的に所要のＮ型不純物，およびＰ型不純物の
選択注入，拡散によって形成させる。
+ 型拡散層６０１の電位を取り出すためのＮ+ 型埋め込
み引き出し層１３０１を、前記Ｐ型層１００２には、前
記各Ｎ+ 型拡散層６０２，６０３の電位を取り出すため
の各Ｎ+ 型埋め込み引き出し層１３０２，１３０３を、
前記Ｎ型層１１０２には、この場合，図示省略してある
が、前記Ｎ+ 型拡散層６０４の電位を取り出すためのＮ
+ 型埋め込み引き出し層を、前記Ｐ型層１００３には、
前記各Ｎ+ 型拡散層６０５，６０６の電位を取り出すた
めの各Ｎ+ 型埋め込み引き出し層１３０４，１３０５
と、前記Ｐ型拡散層８０６の電位を取り出すためのＰ+
型埋め込み引き出し層１４０１とを、前記と同様に、そ
れぞれ選択的に所要のＮ型不純物，およびＰ型不純物の
選択注入，拡散によって形成させる。
【００１９】その後、前記Ｐ型層１００２上にあって
は、薄いゲート絶縁膜を介してＮＭＯＳトランジスタ領
域Ｑ2 のゲート電極１５０１を選択的に形成させると共
に、このＰ型層１００２中にあって、その各Ｎ+ 型ソー
ス・ドレイン領域１６０１，１６０２をＮ型不純物の選
択注入，拡散によってそれぞれ選択的に形成させ、かつ
前記Ｎ型層１１０２上にあっては、薄いゲート絶縁膜を
介してＰＭＯＳトランジスタ領域Ｑ3 のゲート電極１５
０２を選択的に形成させると共に、このＮ型層１１０２
上にあって、その各Ｎ+ 型ソース・ドレイン領域１７０
１，１７０２をＮ型不純物の選択注入，拡散によってそ
れぞれ選択的に形成させる。
は、薄いゲート絶縁膜を介してＮＭＯＳトランジスタ領
域Ｑ2 のゲート電極１５０１を選択的に形成させると共
に、このＰ型層１００２中にあって、その各Ｎ+ 型ソー
ス・ドレイン領域１６０１，１６０２をＮ型不純物の選
択注入，拡散によってそれぞれ選択的に形成させ、かつ
前記Ｎ型層１１０２上にあっては、薄いゲート絶縁膜を
介してＰＭＯＳトランジスタ領域Ｑ3 のゲート電極１５
０２を選択的に形成させると共に、このＮ型層１１０２
上にあって、その各Ｎ+ 型ソース・ドレイン領域１７０
１，１７０２をＮ型不純物の選択注入，拡散によってそ
れぞれ選択的に形成させる。
【００２０】そしてまた、前記Ｎ型層１１０１中にあっ
ては、ＮＰＮバイポーラトランジスタ領域Ｑ1 のＰ+ 型
ベース領域１８を選択的に形成させると共に、このＰ+
型ベース領域１８中にあって、そのＮ+ 型エミッタ領域
２０を選択的に形成させ、かつ前記Ｐ型層１００３中に
あっては、ＰＮＰバイポーラトランジスタ領域Ｑ4 のＮ
+ 型ベース領域１９を選択的に形成させると共に、この
Ｎ+ 型ベース領域１９中にあって、そのＰ+ 型エミッタ
領域２１を選択的に形成させる（図１２(f))。
ては、ＮＰＮバイポーラトランジスタ領域Ｑ1 のＰ+ 型
ベース領域１８を選択的に形成させると共に、このＰ+
型ベース領域１８中にあって、そのＮ+ 型エミッタ領域
２０を選択的に形成させ、かつ前記Ｐ型層１００３中に
あっては、ＰＮＰバイポーラトランジスタ領域Ｑ4 のＮ
+ 型ベース領域１９を選択的に形成させると共に、この
Ｎ+ 型ベース領域１９中にあって、そのＰ+ 型エミッタ
領域２１を選択的に形成させる（図１２(f))。
【００２１】さらに、この後、通常のＬＳＩの場合と同
様に、層間絶縁膜の形成，コンタクトホールの開孔，ア
ルミニウム配線層の形成，および表面保護膜の形成など
の各工程をそれぞれに行なうが、この場合，説明の煩雑
さを避けるために、これらの各工程を省略してある。
様に、層間絶縁膜の形成，コンタクトホールの開孔，ア
ルミニウム配線層の形成，および表面保護膜の形成など
の各工程をそれぞれに行なうが、この場合，説明の煩雑
さを避けるために、これらの各工程を省略してある。
【００２２】すなわち、以上の各工程を経て、ＮＰＮバ
イポーラトランジスタ領域Ｑ1,ＮＭＯＳトランジスタ領
域Ｑ2,ＰＭＯＳトランジスタ領域Ｑ3,およびＰＮＰバイ
ポーラトランジスタ領域Ｑ4 のそれぞれを混載したバイ
ポーラ・ＭＯＳ混載型半導体装置を所期通りに構成させ
るのである。
イポーラトランジスタ領域Ｑ1,ＮＭＯＳトランジスタ領
域Ｑ2,ＰＭＯＳトランジスタ領域Ｑ3,およびＰＮＰバイ
ポーラトランジスタ領域Ｑ4 のそれぞれを混載したバイ
ポーラ・ＭＯＳ混載型半導体装置を所期通りに構成させ
るのである。
【００２３】こゝで、上記従来例による装置構成の場合
にあって、各Ｎ- 型拡散層４０１，および４０２は、そ
れぞれにＮＭＯＳトランジスタ領域Ｑ2 におけるウエル
領域としてのＰ型層１００２と、Ｐ型シリコン基板１と
の電気的な分離，およびＰＮＰバイポーラトランジスタ
領域Ｑ4 のコレクタ領域としてのＰ型拡散層８０６，そ
れに、Ｐ型層１００３と、Ｐ型シリコン基板１との電気
的な分離に用いられることになる。
にあって、各Ｎ- 型拡散層４０１，および４０２は、そ
れぞれにＮＭＯＳトランジスタ領域Ｑ2 におけるウエル
領域としてのＰ型層１００２と、Ｐ型シリコン基板１と
の電気的な分離，およびＰＮＰバイポーラトランジスタ
領域Ｑ4 のコレクタ領域としてのＰ型拡散層８０６，そ
れに、Ｐ型層１００３と、Ｐ型シリコン基板１との電気
的な分離に用いられることになる。
【００２４】また、上記従来例による装置構成において
は、ＮＭＯＳトランジスタ領域Ｑ2,およびＰＮＰバイポ
ーラトランジスタ領域Ｑ4 のそれぞれに対し、Ｎ- 型拡
散層４０１，および４０２を設けているが、製品として
のＬＳＩの用途に応じて不必要であれば、必ずしも設け
る必要はない。
は、ＮＭＯＳトランジスタ領域Ｑ2,およびＰＮＰバイポ
ーラトランジスタ領域Ｑ4 のそれぞれに対し、Ｎ- 型拡
散層４０１，および４０２を設けているが、製品として
のＬＳＩの用途に応じて不必要であれば、必ずしも設け
る必要はない。
【００２５】さらに、上記従来例による装置構成におい
ては、各Ｎ- 型拡散層４０１，４０２の相互間の電気的
な分離をＰ型シリコン基板１によって行なうようにして
いるが、より一層の高集積化を図るためには、この分離
領域を狭くする目的で、新たに当該Ｐ型シリコン基板１
よりも不純物濃度の濃いＰ型埋め込み層とか、あるい
は、溝型の分離領域を形成することもある。
ては、各Ｎ- 型拡散層４０１，４０２の相互間の電気的
な分離をＰ型シリコン基板１によって行なうようにして
いるが、より一層の高集積化を図るためには、この分離
領域を狭くする目的で、新たに当該Ｐ型シリコン基板１
よりも不純物濃度の濃いＰ型埋め込み層とか、あるい
は、溝型の分離領域を形成することもある。
【００２６】このように、上記構成による従来例でのバ
イポーラ・ＭＯＳ混載型半導体装置の場合には、Ｐ型シ
リコン基板１中に埋め込まれた各Ｎ- 型拡散層４０１，
４０２が、ＮＭＯＳトランジスタ領域Ｑ2,およびＰＮＰ
バイポーラトランジスタ領域Ｑ4 のそれぞれ下部にのみ
形成された構造になっている。
イポーラ・ＭＯＳ混載型半導体装置の場合には、Ｐ型シ
リコン基板１中に埋め込まれた各Ｎ- 型拡散層４０１，
４０２が、ＮＭＯＳトランジスタ領域Ｑ2,およびＰＮＰ
バイポーラトランジスタ領域Ｑ4 のそれぞれ下部にのみ
形成された構造になっている。
【００２７】
【発明が解決しようとする課題】しかしながら、上記の
ように構成される従来のバイポーラ・ＭＯＳ混載型半導
体装置にあっては、Ｐ型シリコン基板１中に埋め込まれ
るそれぞれの各Ｎ- 型拡散層４０１，４０２が、ＮＭＯ
Ｓトランジスタ領域Ｑ2,およびＰＮＰバイポーラトラン
ジスタ領域Ｑ4 の下部にのみ形成されているために、Ｎ
ＰＮバイポーラトランジスタ領域Ｑ1,および／またはＰ
ＭＯＳトランジスタ領域Ｑ3 の下部に埋め込まれている
Ｎ+ 型拡散層６０１，および／または６０４と、Ｐ型シ
リコン基板１との間の接合容量を低減するのが困難であ
るという問題点があった。
ように構成される従来のバイポーラ・ＭＯＳ混載型半導
体装置にあっては、Ｐ型シリコン基板１中に埋め込まれ
るそれぞれの各Ｎ- 型拡散層４０１，４０２が、ＮＭＯ
Ｓトランジスタ領域Ｑ2,およびＰＮＰバイポーラトラン
ジスタ領域Ｑ4 の下部にのみ形成されているために、Ｎ
ＰＮバイポーラトランジスタ領域Ｑ1,および／またはＰ
ＭＯＳトランジスタ領域Ｑ3 の下部に埋め込まれている
Ｎ+ 型拡散層６０１，および／または６０４と、Ｐ型シ
リコン基板１との間の接合容量を低減するのが困難であ
るという問題点があった。
【００２８】こゝで、前記接合容量の低減は、換言する
と、寄生容量を低減することになるために、各トランジ
スタ素子の高速動作化を達成するのに欠くことのできな
い点である。
と、寄生容量を低減することになるために、各トランジ
スタ素子の高速動作化を達成するのに欠くことのできな
い点である。
【００２９】この発明は、このような従来の問題点を解
消するためになされたもので、その目的とするところ
は、ＮＭＯＳトランジスタ領域，およびＰＮＰバイポー
ラトランジスタ領域側だけでなく、ＮＰＮバイポーラト
ランジスタ領域，および／またはＰＭＯＳトランジスタ
領域側においても、シリコン基板に対する電気的な分離
をなすようにし、これによってこのシリコン基板との接
合容量を低減し得るようにした，この種の半導体装置の
製造方法，こゝでは、バイポーラ・ＭＯＳ混載型半導体
装置の製造方法を提供することである。
消するためになされたもので、その目的とするところ
は、ＮＭＯＳトランジスタ領域，およびＰＮＰバイポー
ラトランジスタ領域側だけでなく、ＮＰＮバイポーラト
ランジスタ領域，および／またはＰＭＯＳトランジスタ
領域側においても、シリコン基板に対する電気的な分離
をなすようにし、これによってこのシリコン基板との接
合容量を低減し得るようにした，この種の半導体装置の
製造方法，こゝでは、バイポーラ・ＭＯＳ混載型半導体
装置の製造方法を提供することである。
【００３０】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置の製造方法は、ＮＭＯＳ
トランジスタ領域，およびＰＮＰバイポーラトランジス
タ領域側に合わせて、ＮＰＮバイポーラトランジスタ領
域，および／またはＰＭＯＳトランジスタ領域側におい
ても、同時にシリコン基板に対する電気的な分離をなす
拡散層を形成するようにしたものである。
に、この発明に係る半導体装置の製造方法は、ＮＭＯＳ
トランジスタ領域，およびＰＮＰバイポーラトランジス
タ領域側に合わせて、ＮＰＮバイポーラトランジスタ領
域，および／またはＰＭＯＳトランジスタ領域側におい
ても、同時にシリコン基板に対する電気的な分離をなす
拡散層を形成するようにしたものである。
【００３１】すなわち、この発明は、同一の第１導電型
のシリコン基板の主面上にあって、第１導電型のベース
領域を有するバイポーラトランジスタと、第２導電型の
ベース領域を有するバイポーラトランジスタと、第１導
電型のチャネル領域を有するＭＯＳトランジスタと、第
２導電型のチャネル領域を有するＭＯＳトランジスタと
のうち、少なくとも３種類以上を含んで構成されるバイ
ポーラ・ＭＯＳ混載型半導体装置の製造方法において、
前記第１導電型のベース領域を有するバイポーラトラン
ジスタでの第２導電型の高濃度コレクタ埋め込み層の下
部に形成される電気的分離のための第２導電型の低濃度
不純物領域と、前記第１導電型のチャネル領域を有する
ＭＯＳトランジスタでの同上第２導電型の高濃度不純物
埋め込み層の下部に形成される第２導電型の低濃度不純
物領域と、前記第２導電型のベース領域を有するバイポ
ーラトランジスタでの第１導電型の高濃度コレクタ埋め
込み層の下部に形成される同上第２導電型の低濃度不純
物領域，および前記第２導電型のチャネル領域を有する
ＭＯＳトランジスタでの第１導電型の高濃度不純物埋め
込み層の下部に形成される同上第２導電型の低濃度不純
物領域の少なくとも何れか一方とのそれぞれにつき、こ
れを同一の工程によって同時に形成させたことを特徴と
する半導体装置の製造方法である。
のシリコン基板の主面上にあって、第１導電型のベース
領域を有するバイポーラトランジスタと、第２導電型の
ベース領域を有するバイポーラトランジスタと、第１導
電型のチャネル領域を有するＭＯＳトランジスタと、第
２導電型のチャネル領域を有するＭＯＳトランジスタと
のうち、少なくとも３種類以上を含んで構成されるバイ
ポーラ・ＭＯＳ混載型半導体装置の製造方法において、
前記第１導電型のベース領域を有するバイポーラトラン
ジスタでの第２導電型の高濃度コレクタ埋め込み層の下
部に形成される電気的分離のための第２導電型の低濃度
不純物領域と、前記第１導電型のチャネル領域を有する
ＭＯＳトランジスタでの同上第２導電型の高濃度不純物
埋め込み層の下部に形成される第２導電型の低濃度不純
物領域と、前記第２導電型のベース領域を有するバイポ
ーラトランジスタでの第１導電型の高濃度コレクタ埋め
込み層の下部に形成される同上第２導電型の低濃度不純
物領域，および前記第２導電型のチャネル領域を有する
ＭＯＳトランジスタでの第１導電型の高濃度不純物埋め
込み層の下部に形成される同上第２導電型の低濃度不純
物領域の少なくとも何れか一方とのそれぞれにつき、こ
れを同一の工程によって同時に形成させたことを特徴と
する半導体装置の製造方法である。
【００３２】また、この発明は、前記バイポーラ・ＭＯ
Ｓ混載型半導体装置の製造方法において、前記同一の第
１導電型のシリコン基板の主面上の全面にあって、電気
的分離のための第２導電型の低濃度不純物領域を形成し
た後、この第２導電型の低濃度不純物領域を同時に絶縁
分離し、前記少なくとも３種類以上の各トランジスタで
の同上各第２導電型の低濃度不純物領域のそれぞれを、
同一の工程によって形成させたことを特徴とする半導体
装置の製造方法である。
Ｓ混載型半導体装置の製造方法において、前記同一の第
１導電型のシリコン基板の主面上の全面にあって、電気
的分離のための第２導電型の低濃度不純物領域を形成し
た後、この第２導電型の低濃度不純物領域を同時に絶縁
分離し、前記少なくとも３種類以上の各トランジスタで
の同上各第２導電型の低濃度不純物領域のそれぞれを、
同一の工程によって形成させたことを特徴とする半導体
装置の製造方法である。
【００３３】
【作用】従って、この発明の半導体装置の製造方法で
は、第１導電型のベース領域を有するバイポーラトラン
ジスタでの電気的分離のための第２導電型の高濃度コレ
クタ埋め込み層，および第１導電型のチャネル領域を有
するＭＯＳトランジスタでの同上第２導電型の高濃度不
純物埋め込み層の各下部に対して、それぞれに第２導電
型の各低濃度不純物領域を形成するのと同時に、第２導
電型のベース領域を有するバイポーラトランジスタでの
第１導電型の高濃度コレクタ埋め込み層，および第２導
電型のチャネル領域を有するＭＯＳトランジスタでの第
１導電型の高濃度不純物埋め込み層の少なくとも何れか
一方の下部に対して、同上第２導電型の低濃度不純物領
域を形成するようにしているので、これらの第２導電型
のベース領域を有するバイポーラトランジスタでの第１
導電型の高濃度コレクタ埋め込み層，第２導電型のチャ
ネル領域を有するＭＯＳトランジスタでの第１導電型の
高濃度不純物埋め込み層の少なくとも何れか一方と、シ
リコン基板との間の接合容量を工程数の増加なしに低減
し得るのである。
は、第１導電型のベース領域を有するバイポーラトラン
ジスタでの電気的分離のための第２導電型の高濃度コレ
クタ埋め込み層，および第１導電型のチャネル領域を有
するＭＯＳトランジスタでの同上第２導電型の高濃度不
純物埋め込み層の各下部に対して、それぞれに第２導電
型の各低濃度不純物領域を形成するのと同時に、第２導
電型のベース領域を有するバイポーラトランジスタでの
第１導電型の高濃度コレクタ埋め込み層，および第２導
電型のチャネル領域を有するＭＯＳトランジスタでの第
１導電型の高濃度不純物埋め込み層の少なくとも何れか
一方の下部に対して、同上第２導電型の低濃度不純物領
域を形成するようにしているので、これらの第２導電型
のベース領域を有するバイポーラトランジスタでの第１
導電型の高濃度コレクタ埋め込み層，第２導電型のチャ
ネル領域を有するＭＯＳトランジスタでの第１導電型の
高濃度不純物埋め込み層の少なくとも何れか一方と、シ
リコン基板との間の接合容量を工程数の増加なしに低減
し得るのである。
【００３４】
【実施例】以下，この発明に係る半導体装置の製造方法
の各別の実施例につき、図１ないし図９を参照して詳細
に説明する。
の各別の実施例につき、図１ないし図９を参照して詳細
に説明する。
【００３５】図１(a) ないし図４(i) は、この発明の第
１実施例を適用した半導体装置の製造方法，こゝでは、
バイポーラ・ＭＯＳ混載型半導体装置の製造方法の主要
な工程を順次模式的に示すそれぞれに断面図であり、こ
れらの第１実施例の各図１(a) ないし図４(i) におい
て、先に述べた従来例での各図(a) ないし(f) と同一符
号は、同一または相当部分を示している。
１実施例を適用した半導体装置の製造方法，こゝでは、
バイポーラ・ＭＯＳ混載型半導体装置の製造方法の主要
な工程を順次模式的に示すそれぞれに断面図であり、こ
れらの第１実施例の各図１(a) ないし図４(i) におい
て、先に述べた従来例での各図(a) ないし(f) と同一符
号は、同一または相当部分を示している。
【００３６】すなわち、この第１実施例によるバイポー
ラ・ＭＯＳ混載型半導体装置の製造方法にあっても、ま
ず、Ｐ型シリコン基板１の主面上の各所定領域に対し
て、それぞれに第１の各フォトレジスト膜２０１〜２０
３を選択的にパターニングして形成し、かつこれらの各
膜をマスクに用い、Ｎ型不純物として、例えば、リンな
どを約１００ＫｅＶで１．０Ｅ１３ｃｍ-2程度にイオン
注入してそれぞれ選択的に各Ｎ型層３０１〜３０４を形
成する（図１(a))。こゝでもまた、先の従来例方法の場
合と同様に、このとき，予め、Ｐ型シリコン基板１の全
面に対して、例えば、約１０００オングストローム程度
の膜厚のシリコン酸化膜（図示せず）を形成させ、当該
シリコン酸化膜を通して不純物の注入を行なうようにし
てよい。
ラ・ＭＯＳ混載型半導体装置の製造方法にあっても、ま
ず、Ｐ型シリコン基板１の主面上の各所定領域に対し
て、それぞれに第１の各フォトレジスト膜２０１〜２０
３を選択的にパターニングして形成し、かつこれらの各
膜をマスクに用い、Ｎ型不純物として、例えば、リンな
どを約１００ＫｅＶで１．０Ｅ１３ｃｍ-2程度にイオン
注入してそれぞれ選択的に各Ｎ型層３０１〜３０４を形
成する（図１(a))。こゝでもまた、先の従来例方法の場
合と同様に、このとき，予め、Ｐ型シリコン基板１の全
面に対して、例えば、約１０００オングストローム程度
の膜厚のシリコン酸化膜（図示せず）を形成させ、当該
シリコン酸化膜を通して不純物の注入を行なうようにし
てよい。
【００３７】そして、例えば、約１１００℃程度の温度
による熱処理をおゝよそ２〜６時間程度に亘って行な
い、前記各Ｎ型層３０１〜３０４が所定の深さになるま
で拡散かつ酸化させることにより、それぞれに各Ｎ- 型
拡散層４０１〜４０４を形成する（図１(b))。同様に、
このとき，実質的には、前記Ｐ型シリコン基板１の表面
が酸化され、不純物濃度の濃いこの各Ｎ- 型拡散層４０
１〜４０４が増速酸化されるために、この酸化膜を除去
した後にあっては、このＰ型シリコン基板１上に段差を
生ずることになり、この段差が後工程でのフォトレジス
ト膜のパターニングに際し、マスク合わせパターンとな
るのであるが、こゝでは、この点について、あらためて
図示してはいない。
による熱処理をおゝよそ２〜６時間程度に亘って行な
い、前記各Ｎ型層３０１〜３０４が所定の深さになるま
で拡散かつ酸化させることにより、それぞれに各Ｎ- 型
拡散層４０１〜４０４を形成する（図１(b))。同様に、
このとき，実質的には、前記Ｐ型シリコン基板１の表面
が酸化され、不純物濃度の濃いこの各Ｎ- 型拡散層４０
１〜４０４が増速酸化されるために、この酸化膜を除去
した後にあっては、このＰ型シリコン基板１上に段差を
生ずることになり、この段差が後工程でのフォトレジス
ト膜のパターニングに際し、マスク合わせパターンとな
るのであるが、こゝでは、この点について、あらためて
図示してはいない。
【００３８】ついで、前記各Ｎ- 型拡散層４０１〜４０
４上の各所定領域に対して、それぞれに第２の各フォト
レジスト膜５０１〜５０７を選択的にパターニング形成
し、かつこれらの各膜をマスクに用い、Ｎ型不純物とし
て、例えば、アンチモンなどを所定量だけイオン注入し
た後、例えば、約１１００℃程度の温度による熱処理を
おゝよそ２時間程度に亘って行ない、それぞれ選択的に
各Ｎ+ 型拡散層６０１〜６０６を形成する（図１(c))。
４上の各所定領域に対して、それぞれに第２の各フォト
レジスト膜５０１〜５０７を選択的にパターニング形成
し、かつこれらの各膜をマスクに用い、Ｎ型不純物とし
て、例えば、アンチモンなどを所定量だけイオン注入し
た後、例えば、約１１００℃程度の温度による熱処理を
おゝよそ２時間程度に亘って行ない、それぞれ選択的に
各Ｎ+ 型拡散層６０１〜６０６を形成する（図１(c))。
【００３９】引き続き、再度，前記と同様にして、前記
Ｐ型シリコン基板１の主面上と、前記各Ｎ- 型拡散層４
０１〜４０４上との各所定領域に対して、それぞれに第
３の各フォトレジスト膜７０１〜７０６を選択的にパタ
ーニング形成し、かつこれらの各膜をマスクに用い、Ｐ
型不純物として、例えば、ボロンなどを所定量だけイオ
ン注入した後、例えば、約１０００℃の温度による熱処
理をおゝよそ２時間程度に亘って行ない、それぞれ選択
的に各Ｐ型拡散層８０１，８０２，８０４，８０５，８
０７と、８０３および８０６とを形成する（図２(d))。
Ｐ型シリコン基板１の主面上と、前記各Ｎ- 型拡散層４
０１〜４０４上との各所定領域に対して、それぞれに第
３の各フォトレジスト膜７０１〜７０６を選択的にパタ
ーニング形成し、かつこれらの各膜をマスクに用い、Ｐ
型不純物として、例えば、ボロンなどを所定量だけイオ
ン注入した後、例えば、約１０００℃の温度による熱処
理をおゝよそ２時間程度に亘って行ない、それぞれ選択
的に各Ｐ型拡散層８０１，８０２，８０４，８０５，８
０７と、８０３および８０６とを形成する（図２(d))。
【００４０】続いて、前記各層を含むＰ型シリコン基板
１の主面上の全面に対して、Ｎ- 型エピタキシャル成長
層９を成長形成させる（図２(e))。従って、こゝでもま
た、前記各Ｎ- 型拡散層４０１〜４０４と、前記各Ｎ+
型拡散層６０１〜６０６と、それに、前記各Ｐ型拡散層
８０１〜８０７とのそれぞれが、このＮ- 型エピタキシ
ャル成長層９によってＰ型シリコン基板１中に埋め込ま
れた埋め込み層となる。
１の主面上の全面に対して、Ｎ- 型エピタキシャル成長
層９を成長形成させる（図２(e))。従って、こゝでもま
た、前記各Ｎ- 型拡散層４０１〜４０４と、前記各Ｎ+
型拡散層６０１〜６０６と、それに、前記各Ｐ型拡散層
８０１〜８０７とのそれぞれが、このＮ- 型エピタキシ
ャル成長層９によってＰ型シリコン基板１中に埋め込ま
れた埋め込み層となる。
【００４１】また次に、前記Ｎ- 型エピタキシャル成長
層９中にあって、それぞれ選択的に各Ｐ型層１００１〜
１００３，および各Ｎ型層１１０１，１１０２を、前記
と同様に、所要のＰ型不純物，およびＮ型不純物の選択
注入，拡散によって順次に形成させる（図２(f))。
層９中にあって、それぞれ選択的に各Ｐ型層１００１〜
１００３，および各Ｎ型層１１０１，１１０２を、前記
と同様に、所要のＰ型不純物，およびＮ型不純物の選択
注入，拡散によって順次に形成させる（図２(f))。
【００４２】続いて、後に素子間分離をなすために、前
記各Ｐ型層１００１〜１００３，各Ｎ型層１１０１，１
１０２の各層間上には、素子間分離用絶縁膜１２０１，
１２０３，１２０６，１２０７，１２１１を、各Ｐ型層
１００２，１００３の各層上には、素子間分離用絶縁膜
１２０４，１２０５，１２０８，１２０９，１２１０
を、各Ｎ型層１１０１，１１０２の各層上には、Ｎ型層
１１０１において素子間分離用絶縁膜１２０２，Ｎ型層
１１０２において図示省略したが同様な素子間分離用絶
縁膜を、それぞれの各所定位置に選択酸化法などにより
選択的に形成して絶縁分離させる（図３(g))。
記各Ｐ型層１００１〜１００３，各Ｎ型層１１０１，１
１０２の各層間上には、素子間分離用絶縁膜１２０１，
１２０３，１２０６，１２０７，１２１１を、各Ｐ型層
１００２，１００３の各層上には、素子間分離用絶縁膜
１２０４，１２０５，１２０８，１２０９，１２１０
を、各Ｎ型層１１０１，１１０２の各層上には、Ｎ型層
１１０１において素子間分離用絶縁膜１２０２，Ｎ型層
１１０２において図示省略したが同様な素子間分離用絶
縁膜を、それぞれの各所定位置に選択酸化法などにより
選択的に形成して絶縁分離させる（図３(g))。
【００４３】さらに、前記Ｎ型層１１０１には、前記Ｎ
+ 型拡散層６０１の電位を取り出すためのＮ+ 型埋め込
み引き出し層１３０１を、前記Ｐ型層１００２には、前
記各Ｎ+ 型拡散層６０２，６０３の電位を取り出すため
の各Ｎ+ 型埋め込み引き出し層１３０２，１３０３を、
前記Ｎ型層１１０２には、図示省略した前記Ｎ+ 型拡散
層６０４の電位を取り出すためのＮ+ 型埋め込み引き出
し層を、前記Ｐ型層１００３には、前記各Ｎ+ 型拡散層
６０５，６０６の電位を取り出すための各Ｎ+型埋め込
み引き出し層１３０４，１３０５と、前記Ｐ型拡散層８
０６の電位を取り出すためのＰ+ 型埋め込み引き出し層
１４０１とを、前記と同様に、それぞれ選択的に所要の
Ｎ型不純物，およびＰ型不純物の選択注入，拡散によっ
て形成させる（図３(h))。
+ 型拡散層６０１の電位を取り出すためのＮ+ 型埋め込
み引き出し層１３０１を、前記Ｐ型層１００２には、前
記各Ｎ+ 型拡散層６０２，６０３の電位を取り出すため
の各Ｎ+ 型埋め込み引き出し層１３０２，１３０３を、
前記Ｎ型層１１０２には、図示省略した前記Ｎ+ 型拡散
層６０４の電位を取り出すためのＮ+ 型埋め込み引き出
し層を、前記Ｐ型層１００３には、前記各Ｎ+ 型拡散層
６０５，６０６の電位を取り出すための各Ｎ+型埋め込
み引き出し層１３０４，１３０５と、前記Ｐ型拡散層８
０６の電位を取り出すためのＰ+ 型埋め込み引き出し層
１４０１とを、前記と同様に、それぞれ選択的に所要の
Ｎ型不純物，およびＰ型不純物の選択注入，拡散によっ
て形成させる（図３(h))。
【００４４】その後、前記Ｐ型層１００２上にあって
は、薄いゲート絶縁膜を介してＮＭＯＳトランジスタ領
域Ｑ2 のゲート電極１５０１を選択的に形成させると共
に、このＰ型層１００２中にあって、その各Ｎ+ 型ソー
ス・ドレイン領域１６０１，１６０２をＮ型不純物の選
択注入，拡散によってそれぞれ選択的に形成させ、かつ
前記Ｎ型層１１０２上にあっては、薄いゲート絶縁膜を
介してＰＭＯＳトランジスタ領域Ｑ3 のゲート電極１５
０２を選択的に形成させると共に、当該Ｎ型層１１０２
上にあって、その各Ｎ+ 型ソース・ドレイン領域１７０
１，１７０２をＮ型不純物の選択注入，拡散によってそ
れぞれ選択的に形成させる。
は、薄いゲート絶縁膜を介してＮＭＯＳトランジスタ領
域Ｑ2 のゲート電極１５０１を選択的に形成させると共
に、このＰ型層１００２中にあって、その各Ｎ+ 型ソー
ス・ドレイン領域１６０１，１６０２をＮ型不純物の選
択注入，拡散によってそれぞれ選択的に形成させ、かつ
前記Ｎ型層１１０２上にあっては、薄いゲート絶縁膜を
介してＰＭＯＳトランジスタ領域Ｑ3 のゲート電極１５
０２を選択的に形成させると共に、当該Ｎ型層１１０２
上にあって、その各Ｎ+ 型ソース・ドレイン領域１７０
１，１７０２をＮ型不純物の選択注入，拡散によってそ
れぞれ選択的に形成させる。
【００４５】そしてまた、前記Ｎ型層１１０１中にあっ
ては、ＮＰＮバイポーラトランジスタ領域Ｑ1 のＰ+ 型
ベース領域１８を選択的に形成させると共に、このＰ+
型ベース領域１８中にあって、そのＮ+ 型エミッタ領域
２０を選択的に形成させ、かつ前記Ｐ型層１００３中に
あっては、ＰＮＰバイポーラトランジスタ領域Ｑ4 のＮ
+ 型ベース領域１９を選択的に形成させると共に、この
Ｎ+ 型ベース領域１９中にあって、そのＰ+ 型エミッタ
領域２１を選択的に形成させる（図４(i))。
ては、ＮＰＮバイポーラトランジスタ領域Ｑ1 のＰ+ 型
ベース領域１８を選択的に形成させると共に、このＰ+
型ベース領域１８中にあって、そのＮ+ 型エミッタ領域
２０を選択的に形成させ、かつ前記Ｐ型層１００３中に
あっては、ＰＮＰバイポーラトランジスタ領域Ｑ4 のＮ
+ 型ベース領域１９を選択的に形成させると共に、この
Ｎ+ 型ベース領域１９中にあって、そのＰ+ 型エミッタ
領域２１を選択的に形成させる（図４(i))。
【００４６】さらに、この後、通常のＬＳＩの場合と同
様に、層間絶縁膜の形成，コンタクトホールの開孔，ア
ルミニウム配線層の形成，および表面保護膜の形成など
の各工程をそれぞれに行なうが、この場合，説明の煩雑
さを避けるために、これらの各工程を省略してある。
様に、層間絶縁膜の形成，コンタクトホールの開孔，ア
ルミニウム配線層の形成，および表面保護膜の形成など
の各工程をそれぞれに行なうが、この場合，説明の煩雑
さを避けるために、これらの各工程を省略してある。
【００４７】すなわち、こゝでもまた、以上の各工程を
経て、ＮＰＮバイポーラトランジスタ領域Ｑ1,ＮＭＯＳ
トランジスタ領域Ｑ2,ＰＭＯＳトランジスタ領域Ｑ3,お
よびＰＮＰバイポーラトランジスタ領域Ｑ4 のそれぞれ
を混載した第１実施例によるバイポーラ・ＭＯＳ混載型
半導体装置を所期通りに構成させるのである。
経て、ＮＰＮバイポーラトランジスタ領域Ｑ1,ＮＭＯＳ
トランジスタ領域Ｑ2,ＰＭＯＳトランジスタ領域Ｑ3,お
よびＰＮＰバイポーラトランジスタ領域Ｑ4 のそれぞれ
を混載した第１実施例によるバイポーラ・ＭＯＳ混載型
半導体装置を所期通りに構成させるのである。
【００４８】こゝで、上記第１実施例による装置構成に
あって、各Ｎ- 型拡散層４０１〜４０４のそれぞれを最
初から相互に電気的に絶縁分離させており、特に、各Ｎ
- 型拡散層４０１，４０３の相互の電気的な絶縁分離を
Ｐ型シリコン基板１によって行なうようにしているが、
より一層の高集積化を図るためには、この分離領域を狭
くする目的で、新たに当該Ｐ型シリコン基板１よりも不
純物濃度の濃いＰ型埋め込み層とか、あるいは、溝型の
分離領域を形成するようにしてもよい。
あって、各Ｎ- 型拡散層４０１〜４０４のそれぞれを最
初から相互に電気的に絶縁分離させており、特に、各Ｎ
- 型拡散層４０１，４０３の相互の電気的な絶縁分離を
Ｐ型シリコン基板１によって行なうようにしているが、
より一層の高集積化を図るためには、この分離領域を狭
くする目的で、新たに当該Ｐ型シリコン基板１よりも不
純物濃度の濃いＰ型埋め込み層とか、あるいは、溝型の
分離領域を形成するようにしてもよい。
【００４９】従って、上記構成による第１実施例装置の
場合においては、このように最初の工程で、Ｐ型シリコ
ン基板１の主面上の各所定領域に対し、所要の各Ｎ- 型
拡散層４０１〜４０４，つまり、ＮＭＯＳトランジスタ
領域Ｑ2,およびＰＮＰバイポーラトランジスタ領域Ｑ4
の下部に各Ｎ- 型拡散層４０２，４０４をそれぞれに形
成すると同時に、特に、ＮＰＮバイポーラトランジスタ
領域Ｑ1 の埋め込まれるＮ+ 型拡散層６０１と、ＰＭＯ
Ｓトランジスタ領域Ｑ3 の埋め込まれるＮ+ 型拡散層６
０４との下部に対しても、各Ｎ- 型拡散層４０１，４０
３をそれぞれに形成させるようにしているために（必要
に応じては、これらのうちの何れか一方であってもよ
い）、これらのＮＰＮバイポーラトランジスタ領域Ｑ1
のコレクタ領域，およびＰＭＯＳトランジスタ領域Ｑ3
のウエル領域のそれぞれと、Ｐ型シリコン基板１との間
の接合容量に関して、何らの工程数の増加もなしに共に
容易に低減できるのであり、併せて、以後の各工程につ
いても、その簡略化が可能になる。
場合においては、このように最初の工程で、Ｐ型シリコ
ン基板１の主面上の各所定領域に対し、所要の各Ｎ- 型
拡散層４０１〜４０４，つまり、ＮＭＯＳトランジスタ
領域Ｑ2,およびＰＮＰバイポーラトランジスタ領域Ｑ4
の下部に各Ｎ- 型拡散層４０２，４０４をそれぞれに形
成すると同時に、特に、ＮＰＮバイポーラトランジスタ
領域Ｑ1 の埋め込まれるＮ+ 型拡散層６０１と、ＰＭＯ
Ｓトランジスタ領域Ｑ3 の埋め込まれるＮ+ 型拡散層６
０４との下部に対しても、各Ｎ- 型拡散層４０１，４０
３をそれぞれに形成させるようにしているために（必要
に応じては、これらのうちの何れか一方であってもよ
い）、これらのＮＰＮバイポーラトランジスタ領域Ｑ1
のコレクタ領域，およびＰＭＯＳトランジスタ領域Ｑ3
のウエル領域のそれぞれと、Ｐ型シリコン基板１との間
の接合容量に関して、何らの工程数の増加もなしに共に
容易に低減できるのであり、併せて、以後の各工程につ
いても、その簡略化が可能になる。
【００５０】次に、図５(a) ないし図６(e) は、この発
明の第２実施例を適用したバイポーラ・ＭＯＳ混載型半
導体装置の製造方法の主要な工程を順次模式的に示すそ
れぞれに断面図である。
明の第２実施例を適用したバイポーラ・ＭＯＳ混載型半
導体装置の製造方法の主要な工程を順次模式的に示すそ
れぞれに断面図である。
【００５１】すなわち、この第２実施例によるバイポー
ラ・ＭＯＳ混載型半導体装置の製造方法にあっては、ま
ず、Ｐ型シリコン基板１の主面上の全面に対し、Ｎ型不
純物として、例えば、リンなどを約１００ＫｅＶで１．
０Ｅ１３ｃｍ-2程度にイオン注入してＮ型層３を形成す
る（図５(a))。
ラ・ＭＯＳ混載型半導体装置の製造方法にあっては、ま
ず、Ｐ型シリコン基板１の主面上の全面に対し、Ｎ型不
純物として、例えば、リンなどを約１００ＫｅＶで１．
０Ｅ１３ｃｍ-2程度にイオン注入してＮ型層３を形成す
る（図５(a))。
【００５２】そして、例えば、約１１００℃程度の温度
による熱処理をおゝよそ２〜６時間程度に亘って行な
い、前記Ｎ型層３が所定の深さになるまで拡散かつ酸化
させることにより、Ｎ- 型拡散層４を形成する（図５
(b))。
による熱処理をおゝよそ２〜６時間程度に亘って行な
い、前記Ｎ型層３が所定の深さになるまで拡散かつ酸化
させることにより、Ｎ- 型拡散層４を形成する（図５
(b))。
【００５３】ついで、例えば、上記第１実施例方法の場
合と全く同様にして、各Ｎ+ 型拡散層６０１〜６０６，
各Ｐ型拡散層８０１〜８０７，Ｎ- 型エピタキシャル成
長層９，各Ｐ型層１００１〜１００３，および各Ｎ型層
１１０１，１１０２と、それに、各素子間分離用絶縁膜
１２０１〜１２１１をそれぞれ順次選択的に形成する
（図５(c))。
合と全く同様にして、各Ｎ+ 型拡散層６０１〜６０６，
各Ｐ型拡散層８０１〜８０７，Ｎ- 型エピタキシャル成
長層９，各Ｐ型層１００１〜１００３，および各Ｎ型層
１１０１，１１０２と、それに、各素子間分離用絶縁膜
１２０１〜１２１１をそれぞれ順次選択的に形成する
（図５(c))。
【００５４】また、前記Ｎ- 型エピタキシャル成長層９
上の各所定領域に対して、それぞれに第１の各フォトレ
ジスト膜２２０１〜２２０４を選択的にパターニング形
成した上で、これらの各膜をマスクに用い、Ｐ型不純物
として、例えば、ボロンなどを約１〜２ＫｅＶで１．０
〜３．０Ｅ１３ｃｍ-2程度にイオン注入し、かつ拡散さ
せて各Ｐ型層２３０１〜２３０５とし、これらの各Ｐ型
層２３０１〜２３０５により、前記Ｎ- 型拡散層４を相
互に絶縁分離することで、Ｎ- 型拡散層４０１〜４０４
を形成する（図６(d))。こゝで、前記各トランジスタ素
子の領域に対応して、Ｎ- 型拡散層４を個々のＮ- 型拡
散層４０１〜４０４に相互に絶縁分離しているが、溝型
分離領域によって絶縁分離してもよく、また、製品とし
てのＬＳＩの用途に応じて、例えば、同電位でも構わな
い場合などのように、不必要であれば、必ずしも全てを
絶縁分離する必要はない。
上の各所定領域に対して、それぞれに第１の各フォトレ
ジスト膜２２０１〜２２０４を選択的にパターニング形
成した上で、これらの各膜をマスクに用い、Ｐ型不純物
として、例えば、ボロンなどを約１〜２ＫｅＶで１．０
〜３．０Ｅ１３ｃｍ-2程度にイオン注入し、かつ拡散さ
せて各Ｐ型層２３０１〜２３０５とし、これらの各Ｐ型
層２３０１〜２３０５により、前記Ｎ- 型拡散層４を相
互に絶縁分離することで、Ｎ- 型拡散層４０１〜４０４
を形成する（図６(d))。こゝで、前記各トランジスタ素
子の領域に対応して、Ｎ- 型拡散層４を個々のＮ- 型拡
散層４０１〜４０４に相互に絶縁分離しているが、溝型
分離領域によって絶縁分離してもよく、また、製品とし
てのＬＳＩの用途に応じて、例えば、同電位でも構わな
い場合などのように、不必要であれば、必ずしも全てを
絶縁分離する必要はない。
【００５５】続いて、例えば、上記第１実施例方法の場
合と全く同様にして、Ｎ+ 型埋め込み引き出し層１３０
１〜１３０５，Ｐ+ 型埋め込み引き出し層１４０１と、
ＮＭＯＳトランジスタ領域Ｑ2 のゲート電極１５０１，
および各Ｎ+ 型ソース・ドレイン領域１６０１，１６０
２と、ＰＭＯＳトランジスタ領域Ｑ3 のゲート電極１５
０２，および各Ｎ+ 型ソース・ドレイン領域１７０１，
１７０２と、ＮＰＮバイポーラトランジスタ領域Ｑ1 の
Ｐ+ 型ベース領域１８，およびＮ+ 型エミッタ領域２０
と、ＰＮＰバイポーラトランジスタ領域Ｑ4 のＮ+ 型ベ
ース領域１９，およびＰ+ 型エミッタ領域２１とをそれ
ぞれ選択的に形成する（図６(e))。
合と全く同様にして、Ｎ+ 型埋め込み引き出し層１３０
１〜１３０５，Ｐ+ 型埋め込み引き出し層１４０１と、
ＮＭＯＳトランジスタ領域Ｑ2 のゲート電極１５０１，
および各Ｎ+ 型ソース・ドレイン領域１６０１，１６０
２と、ＰＭＯＳトランジスタ領域Ｑ3 のゲート電極１５
０２，および各Ｎ+ 型ソース・ドレイン領域１７０１，
１７０２と、ＮＰＮバイポーラトランジスタ領域Ｑ1 の
Ｐ+ 型ベース領域１８，およびＮ+ 型エミッタ領域２０
と、ＰＮＰバイポーラトランジスタ領域Ｑ4 のＮ+ 型ベ
ース領域１９，およびＰ+ 型エミッタ領域２１とをそれ
ぞれ選択的に形成する（図６(e))。
【００５６】すなわち、こゝでもまた、以上の各工程を
経て、ＮＰＮバイポーラトランジスタ領域Ｑ1,ＮＭＯＳ
トランジスタ領域Ｑ2,ＰＭＯＳトランジスタ領域Ｑ3,お
よびＰＮＰバイポーラトランジスタ領域Ｑ4 のそれぞれ
を混載した第２実施例によるバイポーラ・ＭＯＳ混載型
半導体装置を所期通りに構成させるのであり、上記第１
実施例構成の場合と同様な作用，効果が得られる。
経て、ＮＰＮバイポーラトランジスタ領域Ｑ1,ＮＭＯＳ
トランジスタ領域Ｑ2,ＰＭＯＳトランジスタ領域Ｑ3,お
よびＰＮＰバイポーラトランジスタ領域Ｑ4 のそれぞれ
を混載した第２実施例によるバイポーラ・ＭＯＳ混載型
半導体装置を所期通りに構成させるのであり、上記第１
実施例構成の場合と同様な作用，効果が得られる。
【００５７】また、次に、図７(a) ないし図８(c) は、
この発明の第３実施例を適用したバイポーラ・ＭＯＳ混
載型半導体装置の製造方法の主要な工程を順次模式的に
示すそれぞれに断面図である。
この発明の第３実施例を適用したバイポーラ・ＭＯＳ混
載型半導体装置の製造方法の主要な工程を順次模式的に
示すそれぞれに断面図である。
【００５８】すなわち、この第３実施例によるバイポー
ラ・ＭＯＳ混載型半導体装置の製造方法にあっては、上
記第２実施例方法の場合と全く同様にして、まず、Ｎ-
型拡散層４，各Ｎ+ 型拡散層６０１〜６０６，各Ｐ型拡
散層８０１〜８０７，Ｎ- 型エピタキシャル成長層９，
各Ｐ型層１００１〜１００３，および各Ｎ型層１１０
１，１１０２と、それに、各素子間分離用絶縁膜１２０
１〜１２１１をそれぞれ順次選択的に形成する（図７
(a))。
ラ・ＭＯＳ混載型半導体装置の製造方法にあっては、上
記第２実施例方法の場合と全く同様にして、まず、Ｎ-
型拡散層４，各Ｎ+ 型拡散層６０１〜６０６，各Ｐ型拡
散層８０１〜８０７，Ｎ- 型エピタキシャル成長層９，
各Ｐ型層１００１〜１００３，および各Ｎ型層１１０
１，１１０２と、それに、各素子間分離用絶縁膜１２０
１〜１２１１をそれぞれ順次選択的に形成する（図７
(a))。
【００５９】また、前記Ｎ- 型エピタキシャル成長層９
上の各所定領域に対して、それぞれに各フォトレジスト
膜（図示省略）を選択的にパターニング形成した上で、
これらの各膜をマスクに用い、例えば、異方性エッチン
グにより、各素子間分離用絶縁膜１２０１，１２０３，
１２０６，１２０７，１２１１と、これらの下部でのＮ
- 型エピタキシャル成長層９，Ｎ- 型拡散層４，および
Ｐ型シリコン基板１の一部とを順次選択的かつ部分的に
エッチングして溝を掘り込むと共に、この掘り込まれた
溝内に絶縁膜を充填して、それぞれに溝型絶縁分離領域
２４０１〜２４０５とし、これらの各溝型絶縁分離領域
２４０１〜２４０５により、前記Ｎ- 型拡散層４を相互
に絶縁分離することで、Ｎ- 型拡散層４０１〜４０４を
形成する（図７(b))。こゝで、前記各トランジスタ素子
の領域に対応して、Ｎ- 型拡散層４を個々のＮ- 型拡散
層４０１〜４０４に相互に絶縁分離しているが、製品と
してのＬＳＩの用途に応じて、例えば、同電位でも構わ
ない場合などのように、不必要であれば、必ずしも全て
を絶縁分離する必要はない。
上の各所定領域に対して、それぞれに各フォトレジスト
膜（図示省略）を選択的にパターニング形成した上で、
これらの各膜をマスクに用い、例えば、異方性エッチン
グにより、各素子間分離用絶縁膜１２０１，１２０３，
１２０６，１２０７，１２１１と、これらの下部でのＮ
- 型エピタキシャル成長層９，Ｎ- 型拡散層４，および
Ｐ型シリコン基板１の一部とを順次選択的かつ部分的に
エッチングして溝を掘り込むと共に、この掘り込まれた
溝内に絶縁膜を充填して、それぞれに溝型絶縁分離領域
２４０１〜２４０５とし、これらの各溝型絶縁分離領域
２４０１〜２４０５により、前記Ｎ- 型拡散層４を相互
に絶縁分離することで、Ｎ- 型拡散層４０１〜４０４を
形成する（図７(b))。こゝで、前記各トランジスタ素子
の領域に対応して、Ｎ- 型拡散層４を個々のＮ- 型拡散
層４０１〜４０４に相互に絶縁分離しているが、製品と
してのＬＳＩの用途に応じて、例えば、同電位でも構わ
ない場合などのように、不必要であれば、必ずしも全て
を絶縁分離する必要はない。
【００６０】続いて、例えば、前記第２実施例方法の場
合と全く同様にして、Ｎ+ 型埋め込み引き出し層１３０
１〜１３０５，Ｐ+ 型埋め込み引き出し層１４０１と、
ＮＭＯＳトランジスタ領域Ｑ2 のゲート電極１５０１，
および各Ｎ+ 型ソース・ドレイン領域１６０１，１６０
２と、ＰＭＯＳトランジスタ領域Ｑ3 のゲート電極１５
０２，および各Ｎ+ 型ソース・ドレイン領域１７０１，
１７０２と、ＮＰＮバイポーラトランジスタ領域Ｑ1 の
Ｐ+ 型ベース領域１８，およびＮ+ 型エミッタ領域２０
と、ＰＮＰバイポーラトランジスタ領域Ｑ4 のＮ+ 型ベ
ース領域１９，およびＰ+ 型エミッタ領域２１とをそれ
ぞれ選択的に形成する（図８(c))。
合と全く同様にして、Ｎ+ 型埋め込み引き出し層１３０
１〜１３０５，Ｐ+ 型埋め込み引き出し層１４０１と、
ＮＭＯＳトランジスタ領域Ｑ2 のゲート電極１５０１，
および各Ｎ+ 型ソース・ドレイン領域１６０１，１６０
２と、ＰＭＯＳトランジスタ領域Ｑ3 のゲート電極１５
０２，および各Ｎ+ 型ソース・ドレイン領域１７０１，
１７０２と、ＮＰＮバイポーラトランジスタ領域Ｑ1 の
Ｐ+ 型ベース領域１８，およびＮ+ 型エミッタ領域２０
と、ＰＮＰバイポーラトランジスタ領域Ｑ4 のＮ+ 型ベ
ース領域１９，およびＰ+ 型エミッタ領域２１とをそれ
ぞれ選択的に形成する（図８(c))。
【００６１】すなわち、こゝでもまた、以上の各工程を
経て、ＮＰＮバイポーラトランジスタ領域Ｑ1,ＮＭＯＳ
トランジスタ領域Ｑ2,ＰＭＯＳトランジスタ領域Ｑ3,お
よびＰＮＰバイポーラトランジスタ領域Ｑ4 のそれぞれ
を混載した第３実施例によるバイポーラ・ＭＯＳ混載型
半導体装置を所期通りに構成させるのであり、上記第１
実施例構成の場合と同様な作用，効果が得られる。
経て、ＮＰＮバイポーラトランジスタ領域Ｑ1,ＮＭＯＳ
トランジスタ領域Ｑ2,ＰＭＯＳトランジスタ領域Ｑ3,お
よびＰＮＰバイポーラトランジスタ領域Ｑ4 のそれぞれ
を混載した第３実施例によるバイポーラ・ＭＯＳ混載型
半導体装置を所期通りに構成させるのであり、上記第１
実施例構成の場合と同様な作用，効果が得られる。
【００６２】さらに、次に、図９(a),(b) は、この発明
の第４実施例を適用したバイポーラ・ＭＯＳ混載型半導
体装置の製造方法の主要な工程を順次模式的に示すそれ
ぞれに断面図である。
の第４実施例を適用したバイポーラ・ＭＯＳ混載型半導
体装置の製造方法の主要な工程を順次模式的に示すそれ
ぞれに断面図である。
【００６３】すなわち、この第４実施例によるバイポー
ラ・ＭＯＳ混載型半導体装置の製造方法にあっては、上
記第２，および第３の各実施例方法の場合、Ｎ- 型拡散
層４をＮ型不純物のイオン注入によって形成している
が、この第４実施例方法では、当該Ｎ- 型拡散層４をエ
ピタキシャル成長によって形成するもので、まず、Ｐ型
シリコン基板１の主面上の全面に対し、エピタキシャル
成長によってＮ- 型拡散層４ａを形成する（図９(a))。
ラ・ＭＯＳ混載型半導体装置の製造方法にあっては、上
記第２，および第３の各実施例方法の場合、Ｎ- 型拡散
層４をＮ型不純物のイオン注入によって形成している
が、この第４実施例方法では、当該Ｎ- 型拡散層４をエ
ピタキシャル成長によって形成するもので、まず、Ｐ型
シリコン基板１の主面上の全面に対し、エピタキシャル
成長によってＮ- 型拡散層４ａを形成する（図９(a))。
【００６４】続いて、上記第２，または、第３の各実施
例方法の場合と全く同様にして、前記各Ｎ+ 型拡散層６
０１〜６０６，各Ｐ型拡散層８０１〜８０７，Ｎ- 型エ
ピタキシャル成長層９，各Ｐ型層１００１〜１００３，
および各Ｎ型層１１０１，１１０２と、それに、各素子
間分離用絶縁膜１２０１〜１２１１をそれぞれ順次選択
的に形成し（図９(b))、その後、こゝでは、図示省略し
たが、上記第２，または、第３の各実施例方法の場合と
全く同様の各工程を経ることによって、ＮＰＮバイポー
ラトランジスタ領域Ｑ1,ＮＭＯＳトランジスタ領域Ｑ2,
ＰＭＯＳトランジスタ領域Ｑ3,およびＰＮＰバイポーラ
トランジスタ領域Ｑ4 のそれぞれを混載した第４実施例
によるバイポーラ・ＭＯＳ混載型半導体装置を所期通り
に構成させるのであり、上記２，または、第３の各実施
例構成の場合と同様な作用，効果が得られるのである。
例方法の場合と全く同様にして、前記各Ｎ+ 型拡散層６
０１〜６０６，各Ｐ型拡散層８０１〜８０７，Ｎ- 型エ
ピタキシャル成長層９，各Ｐ型層１００１〜１００３，
および各Ｎ型層１１０１，１１０２と、それに、各素子
間分離用絶縁膜１２０１〜１２１１をそれぞれ順次選択
的に形成し（図９(b))、その後、こゝでは、図示省略し
たが、上記第２，または、第３の各実施例方法の場合と
全く同様の各工程を経ることによって、ＮＰＮバイポー
ラトランジスタ領域Ｑ1,ＮＭＯＳトランジスタ領域Ｑ2,
ＰＭＯＳトランジスタ領域Ｑ3,およびＰＮＰバイポーラ
トランジスタ領域Ｑ4 のそれぞれを混載した第４実施例
によるバイポーラ・ＭＯＳ混載型半導体装置を所期通り
に構成させるのであり、上記２，または、第３の各実施
例構成の場合と同様な作用，効果が得られるのである。
【００６５】
【発明の効果】以上、各実施例によって詳述したよう
に、この発明方法によれば、同一の第１導電型のシリコ
ン基板の主面上にあって、第１導電型のベース領域を有
するバイポーラトランジスタと、第２導電型のベース領
域を有するバイポーラトランジスタと、第１導電型のチ
ャネル領域を有するＭＯＳトランジスタと、第２導電型
のチャネル領域を有するＭＯＳトランジスタとのうち、
少なくとも３種類以上を含んで構成されるバイポーラ・
ＭＯＳ混載型半導体装置の製造方法において、第１導電
型のベース領域を有するバイポーラトランジスタでの第
２導電型の高濃度コレクタ埋め込み層，および第１導電
型のチャネル領域を有するＭＯＳトランジスタでの第２
導電型の高濃度不純物埋め込み層の各下部に対し、それ
ぞれに電気的分離のための第２導電型の各低濃度不純物
領域を形成するのと同時に、第２導電型のベース領域を
有するバイポーラトランジスタでの第１導電型の高濃度
コレクタ埋め込み層，および第２導電型のチャネル領域
を有するＭＯＳトランジスタでの第１導電型の高濃度不
純物埋め込み層の少なくとも何れか一方の下部に対して
も、同様に、電気的分離のための第２導電型の低濃度不
純物領域を形成するようにしたので、これらの各第２導
電型の低濃度不純物領域の介在によって、前者における
バイポーラトランジスタでの高濃度コレクタ埋め込み
層，およびＭＯＳトランジスタでの第２導電型の高濃度
不純物埋め込み層と、シリコン基板との間の接合容量の
低減に併せて、後者におけるバイポーラトランジスタで
の高濃度コレクタ埋め込み層，およびＭＯＳトランジス
タでの高濃度不純物埋め込み層の少なくとも何れか一方
と、シリコン基板との間の接合容量の低減を極めて簡単
に、しかも何らの工程数の増加もなしに効果的に行なう
ことができ、結果的に、これらの各トランジスタ素子に
おける動作の高速化を容易に図り得るという優れた特長
がある。
に、この発明方法によれば、同一の第１導電型のシリコ
ン基板の主面上にあって、第１導電型のベース領域を有
するバイポーラトランジスタと、第２導電型のベース領
域を有するバイポーラトランジスタと、第１導電型のチ
ャネル領域を有するＭＯＳトランジスタと、第２導電型
のチャネル領域を有するＭＯＳトランジスタとのうち、
少なくとも３種類以上を含んで構成されるバイポーラ・
ＭＯＳ混載型半導体装置の製造方法において、第１導電
型のベース領域を有するバイポーラトランジスタでの第
２導電型の高濃度コレクタ埋め込み層，および第１導電
型のチャネル領域を有するＭＯＳトランジスタでの第２
導電型の高濃度不純物埋め込み層の各下部に対し、それ
ぞれに電気的分離のための第２導電型の各低濃度不純物
領域を形成するのと同時に、第２導電型のベース領域を
有するバイポーラトランジスタでの第１導電型の高濃度
コレクタ埋め込み層，および第２導電型のチャネル領域
を有するＭＯＳトランジスタでの第１導電型の高濃度不
純物埋め込み層の少なくとも何れか一方の下部に対して
も、同様に、電気的分離のための第２導電型の低濃度不
純物領域を形成するようにしたので、これらの各第２導
電型の低濃度不純物領域の介在によって、前者における
バイポーラトランジスタでの高濃度コレクタ埋め込み
層，およびＭＯＳトランジスタでの第２導電型の高濃度
不純物埋め込み層と、シリコン基板との間の接合容量の
低減に併せて、後者におけるバイポーラトランジスタで
の高濃度コレクタ埋め込み層，およびＭＯＳトランジス
タでの高濃度不純物埋め込み層の少なくとも何れか一方
と、シリコン基板との間の接合容量の低減を極めて簡単
に、しかも何らの工程数の増加もなしに効果的に行なう
ことができ、結果的に、これらの各トランジスタ素子に
おける動作の高速化を容易に図り得るという優れた特長
がある。
【００６６】また、必要に応じて装置構成のより一層の
高集積化を図るために、新たな分離工程によって各第２
導電型の低濃度不純物領域を相互に絶縁分離する必要の
ある場合、第１導電型のシリコン基板の主面上の全面に
対し、電気的分離のための第２導電型の低濃度不純物領
域を形成した上で、その後の工程において、これをそれ
ぞれの各低濃度不純物領域に分離させるようにするとき
は、さらに工程の簡略化が可能になるなどの利点を有す
るものである。
高集積化を図るために、新たな分離工程によって各第２
導電型の低濃度不純物領域を相互に絶縁分離する必要の
ある場合、第１導電型のシリコン基板の主面上の全面に
対し、電気的分離のための第２導電型の低濃度不純物領
域を形成した上で、その後の工程において、これをそれ
ぞれの各低濃度不純物領域に分離させるようにするとき
は、さらに工程の簡略化が可能になるなどの利点を有す
るものである。
【図１】この発明の第１実施例を適用したバイポーラ・
ＭＯＳ混載型半導体装置の製造方法の主要な工程を順次
模式的に示すそれぞれに断面図である。
ＭＯＳ混載型半導体装置の製造方法の主要な工程を順次
模式的に示すそれぞれに断面図である。
【図２】図１に引き続いた工程を順次模式的に示すそれ
ぞれに断面図である。
ぞれに断面図である。
【図３】図２に引き続いた工程を順次模式的に示すそれ
ぞれに断面図である。
ぞれに断面図である。
【図４】図３に引き続いた工程を順次模式的に示すそれ
ぞれに断面図である。
ぞれに断面図である。
【図５】この発明の第２実施例を適用したバイポーラ・
ＭＯＳ混載型半導体装置の製造方法の主要な工程を順次
模式的に示すそれぞれに断面図である。
ＭＯＳ混載型半導体装置の製造方法の主要な工程を順次
模式的に示すそれぞれに断面図である。
【図６】図５に引き続いた工程を順次模式的に示すそれ
ぞれに断面図である。
ぞれに断面図である。
【図７】この発明の第３実施例を適用したバイポーラ・
ＭＯＳ混載型半導体装置の製造方法の主要な工程を順次
模式的に示すそれぞれに断面図である。
ＭＯＳ混載型半導体装置の製造方法の主要な工程を順次
模式的に示すそれぞれに断面図である。
【図８】図７に引き続いた工程を順次模式的に示すそれ
ぞれに断面図である。
ぞれに断面図である。
【図９】この発明の第４実施例を適用したバイポーラ・
ＭＯＳ混載型半導体装置の製造方法の主要な工程を順次
模式的に示すそれぞれに断面図である。
ＭＯＳ混載型半導体装置の製造方法の主要な工程を順次
模式的に示すそれぞれに断面図である。
【図１０】従来例によるバイポーラ・ＭＯＳ混載型半導
体装置の製造方法の主要な工程を順次模式的に示すそれ
ぞれに断面図である。
体装置の製造方法の主要な工程を順次模式的に示すそれ
ぞれに断面図である。
【図１１】図１０に引き続いた工程を順次模式的に示す
それぞれに断面図である。
それぞれに断面図である。
【図１２】図１１に引き続いた工程を順次模式的に示す
それぞれに断面図である。
それぞれに断面図である。
１ Ｐ型（第１導電型）シリコン基板 ２０１〜２０３，２２０１〜２２０４ 第１のフォトレ
ジスト膜 ３ Ｎ型（第２導電型）層 ３０１〜３０４ Ｎ型（第２導電型）層 ４，４ａ Ｎ- 型（低濃度第２導電型）拡散層 ４０１〜４０４ Ｎ- 型（低濃度第２導電型）拡散層 ５０１〜５０７ 第２のフォトレジスト膜 ６０１〜６０６ Ｎ+ 型（高濃度第２導電型）拡散層 ７０１〜７０６ 第２のフォトレジスト膜 ８０１〜８０７ Ｐ型（第１導電型）拡散層 ９ Ｎ- 型（低濃度第２導電型）エピタキシャル成長層 １００１〜１００３，２３０１〜２３０５ Ｐ型（第１
導電型）層 １１０１，１１０２ Ｎ型（第２導電型）層 １２０１〜１２１１ 素子間分離用絶縁膜 １３０１〜１３０５ Ｎ+ 型（高濃度第２導電型）埋め
込み引き出し層 １４０１ Ｐ+ 型（高濃度第１導電型）埋め込み引き出
し層 ２４０１〜２４０５ 溝型絶縁分離領域 Ｑ1 ＮＰＮバイポーラトランジスタ領域 １８ Ｐ+ 型（高濃度第１導電型）ベース領域 ２０ Ｎ+ 型（高濃度第２導電型）エミッタ領域 Ｑ2 ＮＭＯＳトランジスタ領域 １５０１ ゲート電極 １６０１，１６０２ Ｎ+ 型（高濃度第２導電型）ソー
ス・ドレイン領域 Ｑ3 ＰＭＯＳトランジスタ領域 １５０２ ゲート電極 １７０１，１７０２ Ｎ+ 型（高濃度第２導電型）ソー
ス・ドレイン領域 Ｑ4 ＰＮＰバイポーラトランジスタ領域 １９ Ｎ+ 型（高濃度第２導電型）ベース領域 ２１ Ｐ+ 型（高濃度第１導電型）エミッタ領域
ジスト膜 ３ Ｎ型（第２導電型）層 ３０１〜３０４ Ｎ型（第２導電型）層 ４，４ａ Ｎ- 型（低濃度第２導電型）拡散層 ４０１〜４０４ Ｎ- 型（低濃度第２導電型）拡散層 ５０１〜５０７ 第２のフォトレジスト膜 ６０１〜６０６ Ｎ+ 型（高濃度第２導電型）拡散層 ７０１〜７０６ 第２のフォトレジスト膜 ８０１〜８０７ Ｐ型（第１導電型）拡散層 ９ Ｎ- 型（低濃度第２導電型）エピタキシャル成長層 １００１〜１００３，２３０１〜２３０５ Ｐ型（第１
導電型）層 １１０１，１１０２ Ｎ型（第２導電型）層 １２０１〜１２１１ 素子間分離用絶縁膜 １３０１〜１３０５ Ｎ+ 型（高濃度第２導電型）埋め
込み引き出し層 １４０１ Ｐ+ 型（高濃度第１導電型）埋め込み引き出
し層 ２４０１〜２４０５ 溝型絶縁分離領域 Ｑ1 ＮＰＮバイポーラトランジスタ領域 １８ Ｐ+ 型（高濃度第１導電型）ベース領域 ２０ Ｎ+ 型（高濃度第２導電型）エミッタ領域 Ｑ2 ＮＭＯＳトランジスタ領域 １５０１ ゲート電極 １６０１，１６０２ Ｎ+ 型（高濃度第２導電型）ソー
ス・ドレイン領域 Ｑ3 ＰＭＯＳトランジスタ領域 １５０２ ゲート電極 １７０１，１７０２ Ｎ+ 型（高濃度第２導電型）ソー
ス・ドレイン領域 Ｑ4 ＰＮＰバイポーラトランジスタ領域 １９ Ｎ+ 型（高濃度第２導電型）ベース領域 ２１ Ｐ+ 型（高濃度第１導電型）エミッタ領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１１月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】この発明は、このような従来の問題点を解
消するためになされたもので、その目的とするところ
は、ＮＭＯＳトランジスタ領域，およびＰＮＰバイポー
ラトランジスタ領域側の電気的な分離だけでなく、ＮＰ
Ｎバイポーラトランジスタ領域，および／またはＰＭＯ
Ｓトランジスタ領域側においても、このシリコン基板と
の接合容量を低減し得るようにした，この種の半導体装
置の製造方法，こゝでは、バイポーラ・ＭＯＳ混載型半
導体装置の製造方法を提供することである。
消するためになされたもので、その目的とするところ
は、ＮＭＯＳトランジスタ領域，およびＰＮＰバイポー
ラトランジスタ領域側の電気的な分離だけでなく、ＮＰ
Ｎバイポーラトランジスタ領域，および／またはＰＭＯ
Ｓトランジスタ領域側においても、このシリコン基板と
の接合容量を低減し得るようにした，この種の半導体装
置の製造方法，こゝでは、バイポーラ・ＭＯＳ混載型半
導体装置の製造方法を提供することである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体装置の製造方法は、ＮＭＯＳ
トランジスタ領域，およびＰＮＰバイポーラトランジス
タ領域側に合わせて、ＮＰＮバイポーラトランジスタ領
域，および／またはＰＭＯＳトランジスタ領域側におい
ても、同時にシリコン基板との接合容量を低減するため
の低濃度拡散層を形成するようにしたものである。
に、この発明に係る半導体装置の製造方法は、ＮＭＯＳ
トランジスタ領域，およびＰＮＰバイポーラトランジス
タ領域側に合わせて、ＮＰＮバイポーラトランジスタ領
域，および／またはＰＭＯＳトランジスタ領域側におい
ても、同時にシリコン基板との接合容量を低減するため
の低濃度拡散層を形成するようにしたものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】すなわち、この発明は、同一の第１導電型
のシリコン基板の主面上にあって、第１導電型のベース
領域を有するバイポーラトランジスタと、第２導電型の
ベース領域を有するバイポーラトランジスタと、第１導
電型のチャネル領域を有するＭＯＳトランジスタと、第
２導電型のチャネル領域を有するＭＯＳトランジスタと
のうち、少なくとも３種類以上を含んで構成されるバイ
ポーラ・ＭＯＳ混載型半導体装置の製造方法において、
前記第１導電型のベース領域を有するバイポーラトラン
ジスタでの第２導電型の高濃度コレクタ埋め込み層の下
部に形成される第２導電型の低濃度不純物領域と、前記
第１導電型のチャネル領域を有するＭＯＳトランジスタ
での同上第２導電型の高濃度不純物埋め込み層の下部に
形成される第２導電型の低濃度不純物領域と、前記第２
導電型のベース領域を有するバイポーラトランジスタで
の第１導電型の高濃度コレクタ埋め込み層の下部に形成
される同上第２導電型の低濃度不純物領域，および前記
第２導電型のチャネル領域を有するＭＯＳトランジスタ
での第１導電型の高濃度不純物埋め込み層の下部に形成
される同上第２導電型の低濃度不純物領域の少なくとも
何れか一方とのそれぞれにつき、これを同一の工程によ
って同時に形成させたことを特徴とする半導体装置の製
造方法である。
のシリコン基板の主面上にあって、第１導電型のベース
領域を有するバイポーラトランジスタと、第２導電型の
ベース領域を有するバイポーラトランジスタと、第１導
電型のチャネル領域を有するＭＯＳトランジスタと、第
２導電型のチャネル領域を有するＭＯＳトランジスタと
のうち、少なくとも３種類以上を含んで構成されるバイ
ポーラ・ＭＯＳ混載型半導体装置の製造方法において、
前記第１導電型のベース領域を有するバイポーラトラン
ジスタでの第２導電型の高濃度コレクタ埋め込み層の下
部に形成される第２導電型の低濃度不純物領域と、前記
第１導電型のチャネル領域を有するＭＯＳトランジスタ
での同上第２導電型の高濃度不純物埋め込み層の下部に
形成される第２導電型の低濃度不純物領域と、前記第２
導電型のベース領域を有するバイポーラトランジスタで
の第１導電型の高濃度コレクタ埋め込み層の下部に形成
される同上第２導電型の低濃度不純物領域，および前記
第２導電型のチャネル領域を有するＭＯＳトランジスタ
での第１導電型の高濃度不純物埋め込み層の下部に形成
される同上第２導電型の低濃度不純物領域の少なくとも
何れか一方とのそれぞれにつき、これを同一の工程によ
って同時に形成させたことを特徴とする半導体装置の製
造方法である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】また、この発明は、前記バイポーラ・ＭＯ
Ｓ混載型半導体装置の製造方法において、前記同一の第
１導電型のシリコン基板の主面上の全面にあって、第２
導電型の低濃度不純物領域を形成した後、この第２導電
型の低濃度不純物領域を同時に絶縁分離し、前記少なく
とも３種類以上の各トランジスタでの同上各第２導電型
の低濃度不純物領域のそれぞれを、同一の工程によって
形成させたことを特徴とする半導体装置の製造方法であ
る。
Ｓ混載型半導体装置の製造方法において、前記同一の第
１導電型のシリコン基板の主面上の全面にあって、第２
導電型の低濃度不純物領域を形成した後、この第２導電
型の低濃度不純物領域を同時に絶縁分離し、前記少なく
とも３種類以上の各トランジスタでの同上各第２導電型
の低濃度不純物領域のそれぞれを、同一の工程によって
形成させたことを特徴とする半導体装置の製造方法であ
る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】
【作用】従って、この発明の半導体装置の製造方法で
は、第１導電型のベース領域を有するバイポーラトラン
ジスタでの第２導電型の高濃度コレクタ埋め込み層，お
よび第１導電型のチャネル領域を有するＭＯＳトランジ
スタでの同上第２導電型の高濃度不純物埋め込み層の各
下部に対して、それぞれに第２導電型の各低濃度不純物
領域を形成するのと同時に、第２導電型のベース領域を
有するバイポーラトランジスタでの第１導電型の高濃度
コレクタ埋め込み層，および第２導電型のチャネル領域
を有するＭＯＳトランジスタでの第１導電型の高濃度不
純物埋め込み層の少なくとも何れか一方の下部に対し
て、同上第２導電型の低濃度不純物領域を形成するよう
にしているので、これらの第２導電型のベース領域を有
するバイポーラトランジスタでの第１導電型の高濃度コ
レクタ埋め込み層，第２導電型のチャネル領域を有する
ＭＯＳトランジスタでの第１導電型の高濃度不純物埋め
込み層の少なくとも何れか一方と、シリコン基板との間
の接合容量を工程数の増加なしに低減し得るのである。
は、第１導電型のベース領域を有するバイポーラトラン
ジスタでの第２導電型の高濃度コレクタ埋め込み層，お
よび第１導電型のチャネル領域を有するＭＯＳトランジ
スタでの同上第２導電型の高濃度不純物埋め込み層の各
下部に対して、それぞれに第２導電型の各低濃度不純物
領域を形成するのと同時に、第２導電型のベース領域を
有するバイポーラトランジスタでの第１導電型の高濃度
コレクタ埋め込み層，および第２導電型のチャネル領域
を有するＭＯＳトランジスタでの第１導電型の高濃度不
純物埋め込み層の少なくとも何れか一方の下部に対し
て、同上第２導電型の低濃度不純物領域を形成するよう
にしているので、これらの第２導電型のベース領域を有
するバイポーラトランジスタでの第１導電型の高濃度コ
レクタ埋め込み層，第２導電型のチャネル領域を有する
ＭＯＳトランジスタでの第１導電型の高濃度不純物埋め
込み層の少なくとも何れか一方と、シリコン基板との間
の接合容量を工程数の増加なしに低減し得るのである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】また、前記Ｎ- 型エピタキシャル成長層９
上の各所定領域に対して、それぞれに第１の各フォトレ
ジスト膜２２０１〜２２０４を選択的にパターニング形
成した上で、これらの各膜をマスクに用い、Ｐ型不純物
として、例えば、ボロンなどを約１〜２ＭｅＶで１．０
〜３．０Ｅ１３ｃｍ-2程度にイオン注入し、かつ拡散さ
せて各Ｐ型層２３０１〜２３０５とし、これらの各Ｐ型
層２３０１〜２３０５により、前記Ｎ- 型拡散層４を相
互に絶縁分離することで、Ｎ- 型拡散層４０１〜４０４
を形成する（図６(d))。こゝで、前記各トランジスタ素
子の領域に対応して、Ｎ- 型拡散層４を個々のＮ- 型拡
散層４０１〜４０４に相互に絶縁分離しているが、製品
としてのＬＳＩの用途に応じて、例えば、同電位でも構
わない場合などのように、不必要であれば、必ずしも全
てを絶縁分離する必要はない。
上の各所定領域に対して、それぞれに第１の各フォトレ
ジスト膜２２０１〜２２０４を選択的にパターニング形
成した上で、これらの各膜をマスクに用い、Ｐ型不純物
として、例えば、ボロンなどを約１〜２ＭｅＶで１．０
〜３．０Ｅ１３ｃｍ-2程度にイオン注入し、かつ拡散さ
せて各Ｐ型層２３０１〜２３０５とし、これらの各Ｐ型
層２３０１〜２３０５により、前記Ｎ- 型拡散層４を相
互に絶縁分離することで、Ｎ- 型拡散層４０１〜４０４
を形成する（図６(d))。こゝで、前記各トランジスタ素
子の領域に対応して、Ｎ- 型拡散層４を個々のＮ- 型拡
散層４０１〜４０４に相互に絶縁分離しているが、製品
としてのＬＳＩの用途に応じて、例えば、同電位でも構
わない場合などのように、不必要であれば、必ずしも全
てを絶縁分離する必要はない。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正内容】
【００６５】
【発明の効果】以上、各実施例によって詳述したよう
に、この発明方法によれば、同一の第１導電型のシリコ
ン基板の主面上にあって、第１導電型のベース領域を有
するバイポーラトランジスタと、第２導電型のベース領
域を有するバイポーラトランジスタと、第１導電型のチ
ャネル領域を有するＭＯＳトランジスタと、第２導電型
のチャネル領域を有するＭＯＳトランジスタとのうち、
少なくとも３種類以上を含んで構成されるバイポーラ・
ＭＯＳ混載型半導体装置の製造方法において、第１導電
型のベース領域を有するバイポーラトランジスタでの第
２導電型の高濃度コレクタ埋め込み層，および第１導電
型のチャネル領域を有するＭＯＳトランジスタでの第２
導電型の高濃度不純物埋め込み層の各下部に対し、それ
ぞれに第２導電型の各低濃度不純物領域を形成するのと
同時に、第２導電型のベース領域を有するバイポーラト
ランジスタでの第１導電型の高濃度コレクタ埋め込み
層，および第２導電型のチャネル領域を有するＭＯＳト
ランジスタでの第１導電型の高濃度不純物埋め込み層の
少なくとも何れか一方の下部に対しても、同様に、第２
導電型の低濃度不純物領域を形成するようにしたので、
これらの各第２導電型の低濃度不純物領域の介在によっ
て、前者におけるバイポーラトランジスタでの高濃度コ
レクタ埋め込み層，およびＭＯＳトランジスタでの第２
導電型の高濃度不純物埋め込み層と、シリコン基板との
間の接合容量の低減に併せて、後者におけるバイポーラ
トランジスタでの高濃度コレクタ埋め込み層，およびＭ
ＯＳトランジスタでの高濃度不純物埋め込み層の少なく
とも何れか一方と、シリコン基板との間の接合容量の低
減を極めて簡単に、しかも何らの工程数の増加もなしに
効果的に行なうことができ、結果的に、これらの各トラ
ンジスタ素子における動作の高速化を容易に図り得ると
いう優れた特長がある。
に、この発明方法によれば、同一の第１導電型のシリコ
ン基板の主面上にあって、第１導電型のベース領域を有
するバイポーラトランジスタと、第２導電型のベース領
域を有するバイポーラトランジスタと、第１導電型のチ
ャネル領域を有するＭＯＳトランジスタと、第２導電型
のチャネル領域を有するＭＯＳトランジスタとのうち、
少なくとも３種類以上を含んで構成されるバイポーラ・
ＭＯＳ混載型半導体装置の製造方法において、第１導電
型のベース領域を有するバイポーラトランジスタでの第
２導電型の高濃度コレクタ埋め込み層，および第１導電
型のチャネル領域を有するＭＯＳトランジスタでの第２
導電型の高濃度不純物埋め込み層の各下部に対し、それ
ぞれに第２導電型の各低濃度不純物領域を形成するのと
同時に、第２導電型のベース領域を有するバイポーラト
ランジスタでの第１導電型の高濃度コレクタ埋め込み
層，および第２導電型のチャネル領域を有するＭＯＳト
ランジスタでの第１導電型の高濃度不純物埋め込み層の
少なくとも何れか一方の下部に対しても、同様に、第２
導電型の低濃度不純物領域を形成するようにしたので、
これらの各第２導電型の低濃度不純物領域の介在によっ
て、前者におけるバイポーラトランジスタでの高濃度コ
レクタ埋め込み層，およびＭＯＳトランジスタでの第２
導電型の高濃度不純物埋め込み層と、シリコン基板との
間の接合容量の低減に併せて、後者におけるバイポーラ
トランジスタでの高濃度コレクタ埋め込み層，およびＭ
ＯＳトランジスタでの高濃度不純物埋め込み層の少なく
とも何れか一方と、シリコン基板との間の接合容量の低
減を極めて簡単に、しかも何らの工程数の増加もなしに
効果的に行なうことができ、結果的に、これらの各トラ
ンジスタ素子における動作の高速化を容易に図り得ると
いう優れた特長がある。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】また、必要に応じて装置構成のより一層の
高集積化を図るために、新たな分離工程によって各第２
導電型の低濃度不純物領域を相互に絶縁分離する必要の
ある場合、第１導電型のシリコン基板の主面上の全面に
対し、第２導電型の低濃度不純物領域を形成した上で、
その後の工程において、これをそれぞれの各低濃度不純
物領域に分離させるようにするときは、さらに工程の簡
略化が可能になるなどの利点を有するものである。
高集積化を図るために、新たな分離工程によって各第２
導電型の低濃度不純物領域を相互に絶縁分離する必要の
ある場合、第１導電型のシリコン基板の主面上の全面に
対し、第２導電型の低濃度不純物領域を形成した上で、
その後の工程において、これをそれぞれの各低濃度不純
物領域に分離させるようにするときは、さらに工程の簡
略化が可能になるなどの利点を有するものである。
Claims (2)
- 【請求項１】 同一の第１導電型のシリコン基板の主面
上にあって、第１導電型のベース領域を有するバイポー
ラトランジスタと、第２導電型のベース領域を有するバ
イポーラトランジスタと、第１導電型のチャネル領域を
有するＭＯＳトランジスタと、第２導電型のチャネル領
域を有するＭＯＳトランジスタとのうち、少なくとも３
種類以上を含んで構成されるバイポーラ・ＭＯＳ混載型
半導体装置の製造方法において、 前記第１導電型のベース領域を有するバイポーラトラン
ジスタでの第２導電型の高濃度コレクタ埋め込み層の下
部に形成される電気的分離のための第２導電型の低濃度
不純物領域と、 前記第１導電型のチャネル領域を有するＭＯＳトランジ
スタでの第２導電型の高濃度不純物埋め込み層の下部に
形成される同上第２導電型の低濃度不純物領域と、 前記第２導電型のベース領域を有するバイポーラトラン
ジスタでの第１導電型の高濃度コレクタ埋め込み層の下
部に形成される同上第２導電型の低濃度不純物領域，お
よび前記第２導電型のチャネル領域を有するＭＯＳトラ
ンジスタでの第１導電型の高濃度不純物埋め込み層の下
部に形成される同上第２導電型の低濃度不純物領域の少
なくとも何れか一方とのそれぞれにつき、 これを同一の工程によって同時に形成させたことを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記請求項１記載のバイポーラ・ＭＯＳ
混載型半導体装置の製造方法において、 前記同一の第１導電型のシリコン基板の主面上の全面に
あって、電気的分離のための第２導電型の低濃度不純物
領域を形成した後、当該第２導電型の低濃度不純物領域
を同時に絶縁分離し、前記少なくとも３種類以上の各ト
ランジスタでの同上各第２導電型の低濃度不純物領域の
それぞれを、同一の工程によって形成させたことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP906792A JPH05198754A (ja) | 1992-01-22 | 1992-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP906792A JPH05198754A (ja) | 1992-01-22 | 1992-01-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198754A true JPH05198754A (ja) | 1993-08-06 |
Family
ID=11710271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP906792A Pending JPH05198754A (ja) | 1992-01-22 | 1992-01-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198754A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150699A (en) * | 1997-03-03 | 2000-11-21 | Nec Corporation | Tri-voltage Bi-CMOS semiconductor device |
| JP2010212367A (ja) * | 2009-03-09 | 2010-09-24 | Toshiba Corp | 半導体装置 |
-
1992
- 1992-01-22 JP JP906792A patent/JPH05198754A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150699A (en) * | 1997-03-03 | 2000-11-21 | Nec Corporation | Tri-voltage Bi-CMOS semiconductor device |
| JP2010212367A (ja) * | 2009-03-09 | 2010-09-24 | Toshiba Corp | 半導体装置 |
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