JP2010212367A

JP2010212367A - 半導体装置

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Publication number: JP2010212367A
Application number: JP2009055339A
Authority: JP
Inventors: Jun Morioka; 純森岡; Koji Shirai; 浩司白井; Koji Kimura; 幸治木村; Hirobumi Nagano; 博文永野; Kazuaki Yamaura; 和章山浦; Yasutoku Iwazu; 泰徳岩津; Tasuku Yamada; 翼山田; Yuki Nakamura; 有希中邑
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-03-09
Filing date: 2009-03-09
Publication date: 2010-09-24
Anticipated expiration: 2029-03-09
Also published as: JP5570743B2

Abstract

【課題】対基板耐圧が向上しチップシュリンクも実現可能な、ＤＴＩ構造を有する半導体装置を提供する。
【解決手段】例えばＰ型の基板１と、この基板１上に形成されたＮ型のＥＰＩ層２と、基板１とＥＰＩ層２とにわたって形成されたＮ型の第１の埋め込み層（埋め込み層３）と、この第１の埋め込み層の下に形成され埋め込み層３よりも不純物濃度の低いＮ型の第２の埋め込み層（埋め込み層１２）と、ＥＰＩ層２の表面から埋め込み層１２、埋め込み層３を貫通して基板１内に達するＤＴＩ４と、を備えた半導体装置。
【選択図】図２

Description

本発明は、ディープトレンチ素子分離構造を備えた半導体装置に関する。

半導体装置の素子間分離方法として、ディープトレンチ素子分離（Deep Trench Isolation 分離；以下、ＤＴＩという。）を用いた技術が知られている（例えば、特許文献１を参照）。従来のＤＴＩを用いた素子間分離は、ＰＮ接合で分離するＰＮ接合分離に比べて、素子間隔を縮小できること、高温での対基板リーク特性に優れていること、などの利点を有している。

しかしながら、従来のＤＴＩ構造においては、ＤＴＩとその近傍に形成された埋め込み層との間で急峻な電位差が発生することがあり、対基板耐圧が劣化するという問題があった。

また、更なるチップシュリンクを実現する手段として、ＤＴＩ幅を縮小する方法が考えられるが、単純にＤＴＩ幅を縮小するだけでは対基板耐圧の劣化を招くという問題があった。

特開２００３−２９７８４５号公報

本発明は、上記の問題点に鑑みてなされたものであって、対基板耐圧が向上しチップシュリンクも実現可能な、ＤＴＩ構造を有する半導体装置を提供することを目的とする。

本願発明の一態様によれば、第１導電型の基板と、この基板上に形成された第２導電型の半導体層と、前記基板と前記半導体層とにわたって形成された第２導電型の第１の埋め込み層と、この第１の埋め込み層の下に形成され前記第１の埋め込み層よりも不純物濃度の低い第２導電型の第２の埋め込み層と、前記半導体層の表面から前記第１の埋め込み層、前記第２の埋め込み層を貫通して前記基板内に達するトレンチに絶縁材料が埋め込まれて形成された素子分離領域と、を備えることを特徴とする半導体装置が提供される。

本発明によれば、第１の埋め込み層と素子分離領域との間に発生する急峻な電位差を緩和させて、対基板耐圧を向上させることができる、という効果を奏する。

また、本発明によれば、トレンチ幅の縮小も可能となり、チップシュリンクが可能となり、従ってチップコストダウンにも寄与することができる。

図１は、一般的なＤＴＩ構造を有する半導体装置の断面構成図である。図２は、第１の実施の形態にかかるＤＴＩ構造を有する半導体装置の断面構成図である。図３は、第１の実施の形態における耐基板耐圧シミュレーション結果を示す図である。図４は、第１の実施の形態における耐基板耐圧シミュレーション結果を示す別の図である。図５は、第２の実施の形態にかかるＤＴＩ構造を有する半導体装置の断面構成図である。図６は、第２の実施の形態における耐基板耐圧シミュレーション結果を示す図である。図７は、第３の実施の形態にかかる半導体装置の断面構成図である。

以下に添付図面を参照して、本発明の実施の形態にかかる半導体装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。

（第１の実施の形態）
まず、一般的なＤＴＩ技術を用いた素子分離構造について説明する。図１は、一般的なＤＴＩ構造を有する半導体装置の断面構成図である。図１において、第１導電型（例えばＰ型）の基板１上には、第２導電型（例えばＮ型）の半導体層であるＥＰＩ（エピタキシャル）層２が形成されている。また、基板１とＥＰＩ層２とにわたって、Ｎ型の埋め込み層３（Ｎ型の第１の埋め込み層）が形成されている。

図１では、素子分離領域にＤＴＩ４とＳＴＩ（Shallow Trench Isolation）６とが用いられている。ＥＰＩ層２の表面には浅いトレンチ３０に絶縁膜３１が埋め込まれてＳＴＩ６が形成されている。また、ＳＴＩ６の形成領域の一部からＥＰＩ層２、埋め込み層３を貫通してその底部が基板１に達する深いトレンチ２５が形成され、このトレンチ２５の内部に例えばＴＥＯＳ膜２６である絶縁材料が埋め込み材として埋め込まれてＤＴＩ４が形成されている。また、ＤＴＩ４底部にはＰ型の拡散層５が形成されている。この拡散層５の不純物濃度は基板１の不純物濃度よりも低い。拡散層５をＤＴＩ４の底部に設けることで、基板１へのリーク電流が抑制される。

ＤＴＩ４間では、ＥＰＩ層２と基板１とにわたってＰ型の埋め込み層７が形成されている。この埋め込み層７上には基板１よりも不純物濃度の低いＰ型の半導体層８が形成され、この半導体層８上には基板１よりも不純物濃度の高いＰ型の半導体層９が形成されている。半導体層９はＥＰＩ層２の表面にてＳＴＩ４間に形成されている。

埋め込み層３の上方でＥＰＩ層２の上部にはＮ型の半導体層１０が形成されている。この半導体層１０の不純物濃度はＥＰＩ層２の不純物濃度よりも低い。また、半導体層１０上にはＥＰＩ層２よりも不純物濃度の高いＮ型の半導体層１１がＥＰＩ層２の表面にて形成されている。なお、半導体層１０，１１は、素子領域に形成された半導体層の一部を示している。

上記のように構成された一般的なＤＴＩ構造では、素子間をＰＮ接合で分離するＰＮ接合分離構造に比べて、素子間隔をより縮小でき、高温での対基板リーク特性により優れる、というメリットがある。

しかしながら、上記一般的なＤＴＩ構造では、ＤＴＩ４と埋め込み層３との間で急峻な電位差が発生することがあり、対基板耐圧が劣化するという問題があった。また、ＤＴＩ４の埋め込み材として用いられるＴＥＯＳ膜２６に起因する応力によって、クラック等の欠陥が発生する可能性がある。そこで、その応力低減のため、または更なるチップシュリンクを実現する手段として、ＤＴＩ幅を縮小する方法が考えられるが、単純にＤＴＩ幅を縮小するだけでは対基板耐圧の劣化を招く可能性があるという問題があった。

次に、本実施の形態について説明する。図２は、本実施の形態にかかるＤＴＩ構造を有する半導体装置の断面構成図である。図２に示すように、本実施の形態では、埋め込み層３の下に埋め込み層３よりも不純物濃度の低いＮ型の埋め込み層１２（Ｎ型の第２の埋め込み層）を形成するものである。このように、埋め込み層３よりも不純物濃度の低い同一導電型の埋め込み層１２を設けることで、電界集中を緩和させることができ、埋め込み層３とＤＴＩ４との間の急峻な電位差を低減するものである。なお、本実施の形態のその他の構成は図１と同様である。そのため、図２では、図１と同一の構成要素には同一の符号を付してその詳細な説明を省略する。

埋め込み層１２は、埋め込み層３を形成するインプランテーション（Implantation）と同一マスクを使用し形成することができる。インプランテーションを行う順番は埋め込み層３，１２のどちらが先でも構わないが、ドーズ量は埋め込み層１２のインプランテーションの方が低濃度となる。埋め込み層３，１２を形成するインプランテーションのイオン種はＶ族の元素、例えば砒素（Ａｓ）、アンチモン（Ｓｂ）、または燐（Ｐ）が考えられる。

一例として、ＤＴＩ幅：０．４μｍ、ＤＴＩ４の埋め込み材：ＴＥＯＳ、埋め込み層３をイオン種：Ｓｂ、加速電圧：８０ｋＶ、ドーズ量：１．８Ｅ１５ｃｍ^−２で形成し、埋め込み層１２をイオン種：Ｐ、加速電圧：３００ｋＶ、ドーズ量：２Ｅ１３ｃｍ^−２で形成したときの耐基板耐圧のシミュレーション結果を図３に示す。

図３では、横軸を電圧（Ｖ）、縦軸を基板１へのリーク電流Ｉとし、埋め込み層１２が有る場合と無い場合とで対基板耐圧が変化する様子を示している。なお、縦軸の数値は特に示していないが、電圧の変化に対して電流値が急峻に立ち上がる箇所が対基板耐圧を示す。図３に示すように、埋め込み層１２が無い場合の対基板耐圧は５８．０（Ｖ）であるのに対し、埋め込み層１２が有る場合の対基板耐圧は７９．５（Ｖ）となり、埋め込み層１２を適用することにより、対基板耐圧が約２０（Ｖ）向上することが判明した。

また、図４には、ＤＴＩ４の埋め込み材は同様にＴＥＯＳ、埋め込み層３，１２のインプランテーション条件は変えず、ＤＴＩ幅（トレンチ幅）を可変させたときの対基板耐圧のシミュレーション結果を示している。図４では、横軸をＤＴＩ幅（ｎｍ）、縦軸を対基板耐圧Ｖ（Ｖ）としている。同図に示すように、同一の対基板耐圧を実現する場合、Ｎ型の埋め込み層１２を適用することにより、ＤＴＩ幅を縮小することができる。

以上説明したように、本実施の形態によれば、埋め込み層１２を形成することにより、埋め込み層３とＤＴＩ４との間に発生する急峻な電位差を緩和させて、対基板耐圧を向上させることができる、という効果を奏する。

その際、一般的なＤＴＩ構造に大きなプロセス変更を必要とせず、かつインプランテーション用マスクの追加もなく、埋め込み層１２を埋め込み層３と同一領域に形成することができる、という利点がある。

また、埋め込み層１２を適用することにより、ＤＴＩ幅の縮小も可能となり、チップシュリンクが実現され、従ってチップコストダウンにも寄与することができる。

なお、特許文献１では、バイポーラトランジスタに適用される素子分離構造について記載されている。すなわち、同文献に開示された半導体装置は、第１導電型の半導体基体と、この半導体基体上に形成された第２導電型の半導体層と、この半導体層よりも高濃度であって前記半導体層と前記半導体基体との接合界面を含み前記半導体層と前記半導体基体とに形成された埋め込み層と、この埋め込み層よりも低濃度であって前記半導体基体と前記埋め込み層との間に形成された第２導電型の不純物領域と、前記埋め込み層の上部の半導体層と前記埋め込み層と前記不純物領域との側面に形成された素子分離領域とを備えている。

上記特許文献１に記載された半導体装置においては、半導体基体と埋め込み層との間に埋め込み層よりも低濃度の不純物領域を形成することで、埋め込み層と半導体基体との間の寄生容量を低減することを目的としている。また、埋め込み層の側面を囲むように不純物領域よりも深い位置にまで達するＤＴＩが形成することで、埋め込み層の側面方向の寄生容量の発生を抑えている。このように、半導体基体と埋め込み層との間に不純物領域を形成しているが、その目的は寄生容量の抑制にあり、本実施の形態におけるように、埋め込み層１２（第２の埋め込み層）を形成することにより対基板耐圧の向上を図るものとは異なる。

（第２の実施の形態）
図５は、本実施の形態にかかるＤＴＩ構造を有する半導体装置の断面構成図である。図５に示すように、本実施の形態では、ＤＴＩ１７の構成が図２のＤＴＩ４の場合と異なっている。すなわち、ＤＴＩ１７は、深いトレンチ２５の内壁に沿って形成されたＴＥＯＳ膜１５と、このＴＥＯＳ膜１５を覆うように埋め込まれたポリシリコン１６とからなる。なお、図５におけるその他の構成は図２と同様であるので、同一の構成要素には同一の符号を付してその詳細な説明を省略する。

また、図５に示したＤＴＩ構造においても、図６のシミュレーション結果に示すように、埋め込み層１２による対基板耐圧向上効果が見られる。なお、図６では、横軸はＤＴＩ１７の側壁に形成されたＴＥＯＳ膜１５の膜厚（ｎｍ）であり、縦軸は対基板耐圧（Ｖ）である。

本実施の形態では、ＤＴＩ１７の埋め込み材をポリシリコン（Poly-Si）とすることにより、ＴＥＯＳ膜起因のＳｉに対する応力が緩和され、クラック等の欠陥発生が低減される。つまり、埋め込み層１２を適用することにより、耐基板耐圧向上だけではなく、ＤＴＩ１７の埋め込み材選択の自由度を上げ、ＴＥＯＳ膜起因の応力によるクラック発生も回避可能となる。

（第３の実施の形態）
本実施の形態では、第１または第２の実施の形態で説明したＤＴＩ構造を、素子領域にＤＭＯＳ（Diffused MOS）トランジスタが形成された半導体装置に適用するものである。ＤＭＯＳトランジスタは高耐圧性が要求されるため、対基板耐圧を向上させチップシュリンクも可能な第１または第２の実施の形態のＤＴＩ構造の好適な適用例である。

図７は、本実施の形態にかかる半導体装置の断面構成図であり、詳細には、図２に示すＤＴＩ構造を例えばＮチャネル型のＤＭＯＳトランジスタ６０に適用した場合の断面構成図である。なお、図７において、図２と同一の構成要素には同一の符号を付しその詳細な説明を省略する。

図７に示すように、Ｎ型の埋め込み層３上にはＮ型のＥＰＩ層２が形成され、Ｎ型のＥＰＩ層２上では、Ｎ型の拡散層５０とこの拡散層５０よりも不純物濃度の高いＮ型の拡散層５１とが形成され、拡散層５１はドレイン領域を形成する。また、Ｎ型のＥＰＩ層２上では、Ｐ型の拡散層５３とこの拡散層５３よりも不純物濃度の高いＮ型の拡散層５４およびＰ型の拡散層５５とが形成され、拡散層５４はソース領域を形成する。そして、ドレイン領域およびソース領域の中間付近にはゲート膜５６が形成されている。また、拡散層５０にはＳＴＩ５２が形成されている。

図７では、埋め込み層３の下に埋め込み層３よりも不純物濃度の低いＮ型の埋め込み層１２（Ｎ型の第２の埋め込み層）が形成されている。したがって、ＤＭＯＳトランジスタ６０が、第１の実施の形態にて説明したＤＴＩ構造により、拡散層８などを含む図中右側の領域から素子分離されている。なお、図示例では省略したが、ＤＭＯＳトランジスタ６０の左側にも同様にＤＴＩ４等が形成され、同様のＤＴＩ構造により素子領域が分離されている。

なお、図７では、図２のＤＴＩ構造を適用したが、図５のＤＴＩ構造を適用することもできる。また、Ｐチャネル型のＤＭＯＳトランジスタへの適用についても同様である。また、ＤＭＯＳトランジスタが形成されたデバイスに、さらに、ＣＭＯＳトランジスタ、バイポーラ型トランジスタなどを混載した、ＢｉｐｏｌａｒＣＭＯＳＤＭＯＳ（ＢｉＣＤＭＯＳ）などへの適用も同様である。

高耐圧性が要求されるＤＭＯＳトランジスタでは、対基板耐圧の向上は不可欠であるが、本実施の形態によれば、第１または第２の実施の形態で説明したＤＴＩ構造を、ＤＭＯＳトランジスタを含むデバイスの素子分離に適用することにより、要求される高耐圧性を実現することが可能となる。

１基板、２ＥＰＩ層、３埋め込み層、４ＤＴＩ、５拡散層、６ＳＴＩ
７埋め込み層、８半導体層、９半導体層、１０半導体層、１１半導体層１２埋め込み層、２５トレンチ、２６ＴＥＯＳ膜

Claims

第１導電型の基板と、
この基板上に形成された第２導電型の半導体層と、
前記基板と前記半導体層とにわたって形成された第２導電型の第１の埋め込み層と、
この第１の埋め込み層の下に形成され前記第１の埋め込み層よりも不純物濃度の低い第２導電型の第２の埋め込み層と、
前記半導体層の表面から前記第１の埋め込み層、前記第２の埋め込み層を貫通して前記基板内に達するトレンチに絶縁材料が埋め込まれて形成された素子分離領域と、
を備えることを特徴とする半導体装置。
前記トレンチには、前記絶縁材料としてＴＥＯＳが埋め込まれていることを特徴とする請求項１に記載の半導体装置。
前記トレンチの側壁にはＴＥＯＳ膜が形成され、前記絶縁材料としてポリシリコンが埋め込まれていることを特徴とする請求項１に記載の半導体装置。
前記素子分離領域によって素子分離された素子領域の少なくともいずれかにはＤＭＯＳトランジスタが形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。