JP6381067B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
しかしながら、半導体装置の製造工程では通常、複数の素子が同時並行で共通の半導体基板に作り込まれる。この手法は、特許文献1の半導体装置についても例外ではない。したがって、特許文献1のパワーMOSFETにおいてpウェルの不純物濃度を低くしたい場合、混載される他の素子のpウェルの濃度に影響を与えないようにするため、他の素子のpウェルとは別工程で形成する必要がある。具体的には、新たなマスクレイヤを半導体基板に導入し、半導体基板の一部が選択的に低濃度となるようにp型不純物をドーピングする工程を追加しなければならない。この工程の追加によって、製造工程の大幅な変更が生じ、それに伴いコストが嵩むという問題も生じる。
また、当該第1耐圧保持領域をチャネル領域全体に形成するのではなく、ドリフト領域との接合部分に選択的に形成し、少なくとも一方のドリフト領域と間隔を空けた部分には、半導体層よりも高濃度(つまり、第1耐圧保持領域よりも高濃度)な第1拡散領域を形成している。これにより、チャネル領域全体が低濃度になることを防ぐことができるので、チャネル移動度の低下を抑制できる。
この構成によれば、半導体層の厚さに対するソース・ドレイン間耐圧の依存性を緩和できる。これにより、製造工程において半導体層の厚さにばらつきが発生しても、層厚ばらつきに伴う耐圧の変動幅を、当該層厚ばらつきの変動幅よりも小さくできる。その結果、ソース・ドレイン間耐圧をより効果的に安定化させることができる。
また、前記半導体装置において、前記第2拡散領域は、前記ドリフト領域と間隔を空けて形成されていてもよい。
この構成によれば、前記第2拡散領域と前記ドリフト領域との間の領域に、前記半導体層の一部を利用して形成され、前記第2拡散領域よりも低濃度な第1導電型の第2耐圧保持領域を介在させることができる。
この構成によれば、第1拡散領域および第2拡散領域によって所定の領域を半導体層に区画でき、当該所定の領域にドリフト領域を配置することができる。
この構成によれば、ドリフト領域のドーピングに使用するマスクレイヤを共用して第2拡散領域を形成できるので、第2拡散領域の形成に際して、製造工程数が増加しなくて済む。
この構成によれば、一対のドリフト領域のいずれもが第1耐圧保持領域との間にpn接合を形成しているので、ソース・ドレイン間耐圧をより一層安定的に向上させることができる。
この場合、前記半導体装置は、前記第1導電型ウェルを取り囲むように前記半導体層の前記表面に形成された第2導電型のガードリングをさらに含み、前記埋め込み層は、前記第1導電型ウェルを下方から区画する相対的に高濃度なベース部と、前記ガードリングに接するように前記第1導電型ウェルを側方から区画し、前記ベース部に比べて相対的に低濃度な側部とを一体的に含むことが好ましい。
前記半導体装置は、前記第1導電型ウェルにおいて、前記半導体層の前記表面に形成された第1導電型のウェルコンタクト領域と、前記ウェルコンタクト領域に接するように形成され、前記第1拡散領域と同一濃度および同一深さを有する第1導電型の第3拡散領域とをさらに含んでいてもよい。
前記半導体装置において、前記第3拡散領域は、前記埋め込み層の前記側部に接するように形成されていてもよい。
前記半導体装置は、前記埋め込み層に対して前記第1導電型ウェルとは反対側の領域において、前記半導体層の前記表面に形成された第1導電型の基板コンタクト領域と、前記基板コンタクト領域に接するように形成され、前記半導体層よりも高濃度な第1導電型の第4拡散領域とをさらに含んでいてもよい。
この構成において、ドリフト領域の直下に半導体層よりも高濃度な第1導電型の第2拡散領域がさらに形成されている場合には、半導体層の厚さに対するウェル・サブ間耐圧の依存性を緩和することもできる。
前記半導体装置において、前記電界効果トランジスタ用の領域は、耐圧が35V〜45Vの高耐圧トランジスタ用の領域であってもよい。前記半導体装置は、ソース・ドレイン間耐圧を安定的に向上できるので、高耐圧トランジスタに適している。
半導体装置の製造方法は、電界効果トランジスタ用の領域、および前記電界効果トランジスタ用の領域とは異なる他の素子用の領域が選択的に形成された第1導電型の半導体層の前記電界効果トランジスタ用の領域に、第2導電型の不純物を選択的に注入することによって、互いに間隔が空くように一対のドリフト領域を形成する工程と、前記一対のドリフト領域に第2導電型の不純物を選択的に注入することによって、一方の前記ドリフト領域にソース領域を形成し、他方の前記ドリフト領域にドレイン領域を形成する工程と、前記一対のドリフト領域の間のチャネル領域、および前記他の素子用の領域に第1導電型の不純物を選択的に注入することによって、前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔が空くように、前記半導体層よりも高濃度な第1拡散領域を形成し、同時に、前記他の素子用の領域に、前記第1拡散領域と同一濃度および同一深さを有する第5拡散領域を形成する工程と、前記チャネル領域に対向するように、前記半導体層の表面にゲート絶縁膜を介してゲート電極を形成する工程とを含んでいてもよい。
前記半導体装置の製造方法は、第1導電型の半導体基板の表面に第2導電型の不純物を注入し、その後、前記半導体基板の前記表面から第1導電型のエピタキシャル層を成長させることによって、前記半導体基板と前記エピタキシャル層との間における前記電界効果トランジスタ用の領域の下方に選択的に埋め込まれたベース部を有する前記半導体層を形成する工程と、前記エピタキシャル層において前記電界効果トランジスタ用の領域を取り囲む領域に第2導電型の不純物を選択的に注入することによって、前記ベース部に比べて相対的に低濃度であって、前記ベース部と一体となって前記電界効果トランジスタ用の領域を第1導電型ウェルとして電気的にフローティングさせる側部を、前記電界効果トランジスタ用の領域の側方に形成する工程とをさらに含んでいてもよい。
図1は、本発明の第1実施形態に係る半導体装置1の断面図である。
半導体装置1は、半導体基板3と、半導体基板3上に形成された本発明の半導体層の一例としてのエピタキシャル層4とを含む。本実施形態では、エピタキシャル層4は、シリコン基板からなる半導体基板3上に、p型不純物を含むシリコンをエピタキシャル成長させることによって形成されている。
埋め込み層5のベース部6は、半導体基板3およびエピタキシャル層4の境界面Sを跨ぐように形成されている。つまり、ベース部6は、境界面Sに対してエピタキシャル層4の厚さ方向上下両側に形成されている。ベース部6のn型不純物濃度は、たとえば、1.0×1017/cm3〜2.0×1017/cm3である。
エピタキシャル層4は、埋め込み層5によって、埋め込み層5に取り囲まれたアクティブ領域8と、当該アクティブ領域8よりも外側の外周領域9とに区画されている。これらの領域のうち、アクティブ領域8は、外周領域9から電気的にフローティングされたp型ウェル領域10として形成されている。p型ウェル領域10は、エピタキシャル層4の一部を利用して形成されたものであり、エピタキシャル層4と同一のp型不純物濃度を有している。
第1トランジスタ領域11は、エピタキシャル層4の表面において、互いに間隔を空けて選択的に形成された第1ソース領域13、第1ドレイン領域14およびウェルコンタクト領域15と、第1ソース領域13および第1ドレイン領域14間に第1ゲート絶縁膜16を介して形成された第1ゲート電極17とを含む。
また、第1トランジスタ領域11は、さらに、第1ソース領域13を取り囲むように形成された第1ソース側ドリフト領域19と、第1ソース側ドリフト領域19と対をなし、第1ドレイン領域14を取り囲むように形成された第1ドレイン側ドリフト領域20とを含む。第1ソース側ドリフト領域19および第1ドレイン側ドリフト領域20の導電型はいずれもn型であり、それぞれ同一濃度および同一深さに形成されている。第1ソース側ドリフト領域19および第1ドレイン側ドリフト領域20のn型不純物濃度は、たとえば、1.0×1017/cm3〜2.0×1017/cm3である。
第1チャネル領域21には、エピタキシャル層4(p型ウェル領域10)よりも高濃度なp型の第1拡散領域22が第1ソース側ドリフト領域19および第1ドレイン側ドリフト領域20と間隔を空けて形成されている。第1拡散領域22のp型不純物濃度は、たとえば、1.0×1016/cm3〜2.0×1016/cm3である。第1拡散領域22は、その底部が埋め込み層5のベース部6に対して上方に間隔を空けて位置するように、エピタキシャル層4の表面から厚さ方向に向かって延びて形成されている。また、第1拡散領域22の底部は、第1ソース側ドリフト領域19および第1ドレイン側ドリフト領域20の各々の底部よりも深い位置に形成されている。
ウェルコンタクト領域15の下方の領域には、第1拡散領域22と同一濃度および同一深さを有する第3拡散領域24が形成されている。第3拡散領域24は、ウェルコンタクト領域15を取り囲む素子分離部18の底部からエピタキシャル層4の厚さ方向に向かって延びるように形成されている。つまり、第3拡散領域24は、断面視において、ウェルコンタクト領域15を取り囲む素子分離部18よりも内側の領域に形成されている。このとき、第3拡散領域24の外周領域9側の側面は、埋め込み層5の側部7と互いに接するように形成されている。
また、外周領域9においてエピタキシャル層4の表面には、基板コンタクト領域27が、素子分離部18に取り囲まれるように選択的に形成されている。基板コンタクト領域27は、p型の導電性を有しており、ウェルコンタクト領域15と同一濃度および同一深さで形成されている。
次に、図2A〜図2Gを参照して、半導体装置1の製造工程を説明する。
半導体装置1を製造するには、図2Aに示すように、たとえば、半導体基板3が準備される。
次に、n型の埋め込み層5のベース部6を形成すべき領域に選択的に開口を有するイオン注入マスク(図示せず)が半導体基板3上に形成される。そして、n型不純物イオンとしてヒ素(As)イオンが当該イオン注入マスクを介して半導体基板3にドーピングされて、図2Bに示すようにn型の埋め込み層5が形成される。埋め込み層5が形成された後、イオン注入マスク(図示せず)は除去される。
次に、第1ソース領域13−第1ドレイン領域14間の耐圧(ソース・ドレイン間耐圧)の値、および、ウェルコンタクト領域15−基板コンタクト領域27間の耐圧(ウェル・サブ間耐圧)の値について説明する。
シミュレーションの結果によれば、ソース・ドレイン間耐圧は、層厚Tが7μmのとき45.0Vであり、層厚Tが6μmのとき31.0Vであり、そして層厚Tが5μmのとき20.0Vであった。
これに対し、参考例として、p型ウェル領域10の全域を第1拡散領域22と同一濃度で形成した場合の耐圧を実際のエピタキシャルウエハ(層厚T=7μm)を用いて検証したところ、ソース・ドレイン間耐圧が30.5Vであった。
また、ウェルコンタクト領域15の下方の領域および基板コンタクト領域27の下方の領域にはエピタキシャル層4よりも高濃度な第3拡散領域24および第4拡散領域28が形成されているので、ソース・ドレイン間耐圧だけでなく、ウェル・サブ間耐圧も安定的に向上させることができる。
また、第1、第3および第5拡散領域22,24,25を、同時に形成することができるので、製造工程数の増加を防止しながら、第1トランジスタ領域11および第2トランジスタ領域12の異なる領域を同時に形成することができる。
図3は、本発明の第2実施形態に係る半導体装置32を示す断面図である。
半導体装置32が前述の第1実施形態に係る半導体装置1と相違する点は、第1ソース側ドリフト領域19および第1ドレイン側ドリフト領域20の直下に第2拡散領域33が形成されている点である。その他の構成は、半導体装置1の場合と同等の構成である。図3において、前述の図1〜図2Gに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
第2拡散領域33は、第1ソース側ドリフト領域19および第1ドレイン側ドリフト領域20と同一パターンで形成されており、エピタキシャル層4をその表面から厚さ方向に向かって切断したときの断面視において、第1ソース側ドリフト領域19および第1ドレイン側ドリフト領域20の幅とほぼ同一の幅を有している。つまり、第2拡散領域33は、第1ソース側ドリフト領域19および第1ドレイン側ドリフト領域20と同様に、第1拡散領域22および第3拡散領域24と間隔を空けて形成されている。
図4は、本発明の第2実施形態に係る半導体装置32の製造工程の一例を説明するための断面図である。半導体装置32の製造工程において、前述の第1実施形態に係る半導体装置1の製造工程と相違する点は、第1ソース側ドリフト領域19および第1ドレイン側ドリフト領域20を形成する工程(図2D参照)に先立って、第1ソース側ドリフト領域19および第1ドレイン側ドリフト領域20の直下に第2拡散領域33を形成する工程が追加されている点である。その他の製造工程は、半導体装置1の製造工程と同様であるので、その説明を省略する。
前述の実施形態と同様に、図3に示した半導体装置32に基づき、シミュレーションによりエピタキシャル層4の層厚Tを変化させて、それぞれの条件下における各領域間の耐圧値の検証を行った。シミュレーションによる検証は、エピタキシャル層4の層厚Tを7μm,6μm,5μmと順に変化させて行ったものである。その他の条件は、前述の実施形態における条件と同様である。
また、ウェル・サブ間耐圧は、層厚Tが7μmのとき68.5Vであり、層厚Tが6μmのとき45.4Vであり、そして層厚Tが5μmのとき20.0Vであった。
図5は、本発明の第3実施形態に係る半導体装置51の模式的な平面図である。図6Aは、図5の第1トランジスタ領域11を示す断面図である。図6Bは、図5の第2トランジスタ領域12を示す断面図である。
本実施形態では、第1トランジスタ領域11および第2トランジスタ領域12のエピタキシャル層4を法線方向から見た平面形状の一例として、それぞれが略四角形状に形成されている例を用いて、半導体装置51の構成を詳説する。むろん、図5に示す構成は、前述の第1および第2実施形態における半導体装置1,32の構成に適用されるものである。なお、図5では、素子分離部18の図示を省略して示している。
<第1トランジスタ領域11の平面構成>
図5に示すように、埋め込み層5は、平面視略四角形状に形成されたベース部6と、ベース部6の周端部に形成され、当該ベース部6の内方領域(すなわち、p型ウェル領域10)を取り囲む平面視略四角環状の側部7とを含む。この埋め込み層5によって、平面視略四角形状の第1トランジスタ領域11(アクティブ領域8)と、第1トランジスタ領域11よりも外側の外周領域9とが区画されている。埋め込み層5の側部7の表面には、当該側部7の表面に沿って、平面視略四角環状のガードリング領域26が形成されている(図5のクロスハッチング部参照)。
外周領域9には、埋め込み層5を取り囲むように平面視略四角環状の第4拡散領域28が形成されている。第4拡散領域28は、埋め込み層5から、外周領域9側に間隔を空けて形成されており、これによって、第1トランジスタ領域11が形成された領域が区画されている。なお、本実施形態では、第1トランジスタ領域11および第2トランジスタ領域12の間における第4拡散領域28は、第1トランジスタ領域11および第2トランジスタ領域12を隔てる共通部分28aとして一体的に形成されている。第4拡散領域28(共通部分28a)の表面には、当該第4拡散領域28の表面に沿って、平面視略四角環状の基板コンタクト領域27が形成されている(図5のクロスハッチング部参照)。
<第1トランジスタ領域11の断面構成>
図6Aに示すように、第1ソース側ドリフト領域19および第1ドレイン側ドリフト領域20の間の領域(チャネル領域21)には、第1ソース領域13および第1ドレイン領域14のストライプ方向に沿って第1拡散領域22が形成されている。すなわち、第1拡散領域22と、第1ソース側ドリフト領域19および第1ドレイン側ドリフト領域20との各間に介在する第1耐圧保持領域23も、ストライプ方向に沿って形成されている。
<第2トランジスタ領域12の平面構成>
図5に示すように、第4拡散領域28(共通部分28a)を挟んで第1トランジスタ領域11と対向する位置には、n型の埋め込み層52と、p型ウェル領域53とが形成されている。
p型ウェル領域53には、p型不純物領域55、第2ソース領域56および第2ドレイン領域57が形成されている。p型不純物領域55は、p型ウェル領域53の側面から間隔を空けて、平面視略四角環状に形成されている(図5のクロスハッチング部参照)。
第2トランジスタ領域12の外周領域9には、埋め込み層52を取り囲むように平面視略四角環状の第4拡散領域28(共通部分28aを含む)が形成されている。第4拡散領域28は、埋め込み層52から間隔を空けて形成されており、これによって、第2トランジスタ領域12が形成された領域が区画されている。第4拡散領域28の表面には、第1トランジスタ領域11側の構成と同様に、当該第4拡散領域28の表面に沿って、平面視略四角環状の基板コンタクト領域27が形成されている(図5のクロスハッチング部参照)。
<第2トランジスタ領域12の断面構成>
図6Bに示すように、埋め込み層52は、前述の埋め込み層5と同様に、エピタキシャル層4の厚さ方向に直交する方向に沿って形成された相対的に高濃度なベース部52aと、ベース部52aの周端部に形成され、ベース部52aの内方領域(すなわち、p型ウェル領域53)を取り囲むように形成された相対的に低濃度な側部52bとを含む。
一方、埋め込み層52の側部52bは、基板コンタクト領域27を取り囲む素子分離部18(内側の素子分離部18)の底部からエピタキシャル層4の厚さ方向に向かって延びるように形成されており、ベース部52aの周端部と接して(一体的に連なって)いる。埋め込み層52の側部52bは、第4拡散領域28(共通部分28a)から間隔を空けた位置にエピタキシャル層4との境界を有している。ベース部52aのn型不純物濃度は、たとえば、1.0×1017/cm3〜2.0×1017/cm3であり、側部52bのn型不純物濃度は、たとえば、1.0×1016/cm3〜2.0×1016/cm3である。
第2ソース側ドリフト領域58および第2ドレイン側ドリフト領域59の外周領域9側の側面は、p型ウェル領域53の側面から間隔を空けて形成されており、かつp型ウェル領域53の内方部に形成された素子分離部18の底部からエピタキシャル層4の厚さ方向に向かって延びるように形成されている。
第6拡散領域60は、第2ソース側ドリフト領域58および第2ドレイン側ドリフト領域59と同一パターンで形成されている。第6拡散領域60は、第2ソース側ドリフト領域58および第2ドレイン側ドリフト領域59の各底部と、埋め込み層52のベース部52aとの間の領域に位置するように形成されている。第6拡散領域60は、p型ウェル領域53を挟んで、第2ソース側ドリフト領域58および第2ドレイン側ドリフト領域59とそれぞれ対向している。第6拡散領域60と、第2ソース側ドリフト領域58および第2ドレイン側ドリフト領域59との間の各領域には、それぞれpn接合が形成されており、これにより、p型ウェル領域53の一部からなる第3耐圧保持領域61が形成されている。第6拡散領域60は、第1トランジスタ領域11における第2拡散領域33と同一濃度および同一深さで形成されている。
すなわち、図2Dの工程で、第2ソース側ドリフト領域58および第2ドレイン側ドリフト領域59を形成できる。また、図2Eの工程、すなわち、第1、第3および第5拡散領域22,24,25を形成する工程と同一の工程で、p型ウェル領域53を形成できる。また、図4の工程、すなわち、第2拡散領域33を形成する工程と同一の工程で、第6拡散領域60を形成できる。さらに、図2Gと同一の工程で、n型不純物領域54、第2ソース領域56および第2ドレイン領域57、ならびに第2ゲート絶縁膜64および第2ゲート電極63を形成できる。
また、第2トランジスタ領域12には、第6拡散領域60および第3耐圧保持領域61が形成されている。これにより、エピタキシャル層4の層厚Tに対するソース・ドレイン間耐圧の依存性を緩和できる。すなわち、製造工程においてエピタキシャル層4の層厚Tにばらつきが発生しても、エピタキシャル層4の層厚Tのばらつきに伴う耐圧の変動幅を、当該層厚Tのばらつきの変動幅よりも小さくできる。その結果、第2トランジスタ領域12においても、ソース・ドレイン間耐圧をより効果的に安定化させることができる。
また、本実施形態では、第2トランジスタ領域12において、第2ソース側ドリフト領域58および第2ドレイン側ドリフト領域59の直下の領域にのみ、第6拡散領域60が形成されている例を示しているが、第2ソース側ドリフト領域58および第2ドレイン側ドリフト領域59の直下の領域以外の領域に、高濃度拡散領域(第6拡散領域60)が形成されていてもよい。
半導体装置71が前述の第3実施形態に係る半導体装置51と相違する点は、第3拡散領域24が、高濃度不純物領域としての第7拡散領域72を含む点である。その他の構成は、前述の半導体装置51と同等の構成である。図7では、第2トランジスタ領域12の図示を省略するものとし、前述の図1〜図6Bに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
半導体装置81が前述の第4実施形態に係る半導体装置71と相違する点は、第1拡散領域22が、高濃度不純物領域としての第8拡散領域73を含む点である。その他の構成は、前述の半導体装置71と同等の構成である。図8では、第2トランジスタ領域12の図示を省略するものとし、前述の図1〜図7に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
なお、第8拡散領域73は、第1拡散領域22と同一パターンで形成されていることが好ましいが、必ずしも第1拡散領域22と同一パターンで形成されている必要はない。すなわち、第1拡散領域22の一部分に第8拡散領域73を含む構成であれば、少なからず、エピタキシャル層4の層厚Tに対するソース・ドレイン間耐圧の依存性の緩和に寄与し得る。
半導体装置91が前述の第5実施形態に係る半導体装置81と相違する点は、第2拡散領域33、第7拡散領域72、および第8拡散領域73が、それぞれ第1および第2引き出し部74,75によって、一体的に連なるように形成されている点である。その他の構成は、前述の半導体装置71と同等の構成である。図9では、第2トランジスタ領域12の図示を省略するものとし、前述の図1〜図8に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
また、前述の各実施形態における第1トランジスタ領域11は、たとえば、耐圧が35V〜45Vの高耐圧トランジスタ用の領域であってもよい。また、前述の各実施形態において、第2トランジスタ領域12には、キャパシタ、レジスタ等の各種回路素子が形成されていてもよい。
また、前述の第2実施形態において、第2拡散領域33が第1ソース側ドリフト領域19および第1ドレイン側ドリフト領域20と同一パターンに形成された構成について説明したが、第2拡散領域33は、図7〜図9に示すように、第1拡散領域22および/または第3拡散領域24に埋め込まれていてもよい。また、それらの埋め込みを、第1拡散領域22および/または第3拡散領域24の直下の領域に形成して、第1拡散領域22および/または第3拡散領域24と対向するようにしてもよい。また、この場合において、第2拡散領域33は、第1拡散領域22および第3拡散領域24と同一パターンに形成されていてもよい。
4 エピタキシャル層
5 埋め込み層
6 ベース部
7 側部
8 アクティブ領域8
10 p型ウェル領域
11 第1トランジスタ領域
12 第2トランジスタ領域
13 第1ソース領域
14 第1ドレイン領域
15 ウェルコンタクト領域
16 第1ゲート絶縁膜
17 第1ゲート電極
19 第1ソース側ドリフト領域
20 第1ドレイン側ドリフト領域
21 第1チャネル領域
22 第1拡散領域
23 第1耐圧保持領域
24 第3拡散領域
25 第5拡散領域
26 ガードリング領域
27 基板コンタクト領域
28 第4拡散領域
29 イオン注入マスク
32 半導体装置
33 第2拡散領域
34 第2耐圧保持領域
51 半導体装置
52 埋め込み層
52a ベース部
52b 側部
53 p型ウェル領域
54 n型不純物領域
55 p型不純物領域
56 第2ソース領域
57 第2ドレイン領域
58 第2ソース側ドリフト領域
59 第2ドレイン側ドリフト領域
60 第6拡散領域
61 第3耐圧保持領域
62 第2チャネル領域
63 第2ゲート電極
64 第2ゲート絶縁膜
71 半導体装置
72 第7拡散領域
73 第8拡散領域
74 第1引き出し部
75 第2引き出し部
81 半導体装置
91 半導体装置
T 層厚
S 境界面
Claims (21)
- 電界効果トランジスタ用の領域が選択的に形成された第1導電型の半導体層と、
前記電界効果トランジスタ用の領域において、互いに間隔を空けて前記半導体層の表面に形成された第2導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域を個別に取り囲むように、互いに間隔を空けて形成された第2導電型の一対のドリフト領域と、
前記半導体層の前記表面にゲート絶縁膜を介して形成され、前記一対のドリフト領域の間の領域に形成されたチャネル領域に対向するゲート電極と、
前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔を空けて前記ドリフト領域よりも深く形成され、前記半導体層よりも高濃度な第1導電型の第1拡散領域と、
前記ドリフト領域の直下において前記第1拡散領域の底部の深さ位置を前記半導体層の厚さ方向に横切るように形成され、前記半導体層よりも高濃度な第1導電型の第2拡散領域と、
前記第1拡散領域と前記ドリフト領域との間の領域において前記半導体層の一部を利用して形成され、前記第1拡散領域よりも低濃度な第1導電型の耐圧保持領域とを含む、半導体装置。 - 電界効果トランジスタ用の領域が選択的に形成された第1導電型の半導体層と、
前記電界効果トランジスタ用の領域において、互いに間隔を空けて前記半導体層の表面に形成された第2導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域を個別に取り囲むように、互いに間隔を空けて形成された第2導電型の一対のドリフト領域と、
前記半導体層の前記表面にゲート絶縁膜を介して形成され、前記一対のドリフト領域の間の領域に形成されたチャネル領域に対向するゲート電極と、
前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔を空けて形成され、前記半導体層よりも高濃度な第1導電型の第1拡散領域と、
前記ドリフト領域の直下において前記ドリフト領域と同一パターンで形成され、前記半導体層よりも高濃度な第1導電型の第2拡散領域と、
前記第1拡散領域と前記ドリフト領域との間の領域において前記半導体層の一部を利用して形成され、前記第1拡散領域よりも低濃度な第1導電型の耐圧保持領域とを含む、半導体装置。 - 前記第2拡散領域は、前記ドリフト領域と間隔を空けて形成されている、請求項1または2に記載の半導体装置。
- 前記第1拡散領域は、前記ドリフト領域よりも深く形成されており、
前記第2拡散領域は、前記第1拡散領域の底部の深さ位置を前記半導体層の厚さ方向に横切るように形成されている、請求項2に記載の半導体装置。 - 電界効果トランジスタ用の領域が選択的に形成された第1導電型の半導体層と、
前記電界効果トランジスタ用の領域を取り囲むように前記半導体層の表面に形成された第2導電型のガードリングと、
前記半導体層に埋め込まれ、前記電界効果トランジスタ用の領域を第1導電型ウェルとして電気的にフローティングさせる第2導電型の埋め込み層であって、前記第1導電型ウェルを下方から区画する相対的に高濃度なベース部と、前記ガードリングに接するように前記第1導電型ウェルを側方から区画し、前記ベース部に比べて低濃度な側部とを一体的に含む埋め込み層と、
前記電界効果トランジスタ用の領域において、互いに間隔を空けて前記半導体層の前記表面に形成された第2導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域を個別に取り囲むように、互いに間隔を空けて形成された第2導電型の一対のドリフト領域と、
前記半導体層の前記表面にゲート絶縁膜を介して形成され、前記一対のドリフト領域の間の領域に形成されたチャネル領域に対向するゲート電極と、
前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔を空けて形成され、前記半導体層よりも高濃度な第1導電型の第1拡散領域と、
前記第1拡散領域と前記ドリフト領域との間の領域において前記半導体層の一部を利用して形成され、前記第1拡散領域よりも低濃度な第1導電型の耐圧保持領域とを含む、半導体装置。 - 電界効果トランジスタ用の領域が選択的に形成された第1導電型の半導体層と、
前記半導体層に埋め込まれ、前記電界効果トランジスタ用の領域を第1導電型ウェルとして電気的にフローティングさせる第2導電型の埋め込み層と、
前記第1導電型ウェルにおいて、前記半導体層の表面に形成された第1導電型のウェルコンタクト領域と、
前記電界効果トランジスタ用の領域において、互いに間隔を空けて前記半導体層の前記表面に形成された第2導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域を個別に取り囲むように、互いに間隔を空けて形成された第2導電型の一対のドリフト領域と、
前記半導体層の前記表面にゲート絶縁膜を介して形成され、前記一対のドリフト領域の間の領域に形成されたチャネル領域に対向するゲート電極と、
前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔を空けて形成され、前記半導体層よりも高濃度な第1導電型の第1拡散領域と、
前記ウェルコンタクト領域に接するように形成され、前記第1拡散領域と同一濃度および同一深さを有する第1導電型の第2拡散領域と、
前記第1拡散領域と前記ドリフト領域との間の領域において前記半導体層の一部を利用して形成され、前記第1拡散領域よりも低濃度な第1導電型の耐圧保持領域とを含む、半導体装置。 - 電界効果トランジスタ用の領域が選択的に形成された第1導電型の半導体層と、
前記半導体層に埋め込まれ、前記電界効果トランジスタ用の領域を第1導電型ウェルとして電気的にフローティングさせる第2導電型の埋め込み層と、
前記埋め込み層に対して前記第1導電型ウェルとは反対側の領域において、前記半導体層の表面に形成された第1導電型の基板コンタクト領域と、
前記電界効果トランジスタ用の領域において、互いに間隔を空けて前記半導体層の前記表面に形成された第2導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域を個別に取り囲むように、互いに間隔を空けて形成された第2導電型の一対のドリフト領域と、
前記半導体層の前記表面にゲート絶縁膜を介して形成され、前記一対のドリフト領域の間の領域に形成されたチャネル領域に対向するゲート電極と、
前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔を空けて形成され、前記半導体層よりも高濃度な第1導電型の第1拡散領域と、
前記基板コンタクト領域に接するように形成され、前記半導体層よりも高濃度な第1導電型の第2拡散領域と、
前記第1拡散領域と前記ドリフト領域との間の領域において前記半導体層の一部を利用して形成され、前記第1拡散領域よりも低濃度な第1導電型の耐圧保持領域とを含む、半導体装置。 - 前記第1導電型ウェルを取り囲むように前記半導体層の前記表面に形成された第2導電型のガードリングをさらに含み、
前記埋め込み層は、前記第1導電型ウェルを下方から区画する相対的に高濃度なベース部と、前記ガードリングに接するように前記第1導電型ウェルを側方から区画し、前記ベース部に比べて低濃度な側部とを一体的に含む、請求項6または7に記載の半導体装置。 - 前記第1導電型ウェルにおいて、前記半導体層の前記表面に形成された第1導電型のウェルコンタクト領域と、
前記ウェルコンタクト領域に接するように形成され、前記第1拡散領域と同一濃度および同一深さを有する第1導電型の第3拡散領域とをさらに含む、請求項7に記載の半導体装置。 - 前記第2拡散領域は、前記埋め込み層と間隔を空けて形成されている、請求項7に記載の半導体装置。
- 電界効果トランジスタ用の領域および前記電界効果トランジスタ用の領域とは異なる他の素子用の領域が選択的に形成された第1導電型の半導体層と、
前記電界効果トランジスタ用の領域において、互いに間隔を空けて前記半導体層の表面に形成された第2導電型のソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域を個別に取り囲むように、互いに間隔を空けて形成された第2導電型の一対のドリフト領域と、
前記半導体層の前記表面にゲート絶縁膜を介して形成され、前記一対のドリフト領域の間の領域に形成されたチャネル領域に対向するゲート電極と、
前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔を空けて形成され、前記半導体層よりも高濃度な第1導電型の第1拡散領域と、
前記第1拡散領域と前記ドリフト領域との間の領域において前記半導体層の一部を利用して形成され、前記第1拡散領域よりも低濃度な第1導電型の耐圧保持領域と、
前記他の素子用の領域に形成され、前記第1拡散領域と同一濃度および同一深さを有する第1導電型の第2拡散領域とを含む、半導体装置。 - 前記ドリフト領域の直下に形成され、前記半導体層よりも高濃度な第1導電型の高濃度拡散領域をさらに含む、請求項5〜11のいずれか一項に記載の半導体装置。
- 前記高濃度拡散領域は、前記ドリフト領域と間隔を空けて形成されている、請求項12に記載の半導体装置。
- 前記第1拡散領域は、前記ドリフト領域よりも深く形成されており、
前記高濃度拡散領域は、前記第1拡散領域の底部の深さ位置を前記半導体層の厚さ方向に横切るように形成されている、請求項12または13に記載の半導体装置。 - 前記高濃度拡散領域は、前記ドリフト領域と同一パターンで形成されている、請求項12〜14のいずれか一項に記載の半導体装置。
- 前記第1拡散領域は、いずれの前記ドリフト領域とも間隔を空けて形成されている、請求項1〜15のいずれか一項に記載の半導体装置。
- 前記電界効果トランジスタ用の領域は、耐圧が35V〜45Vの高耐圧トランジスタ用の領域である、請求項1〜16のいずれか一項に記載の半導体装置。
- 電界効果トランジスタ用の領域、および前記電界効果トランジスタ用の領域とは異なる他の素子用の領域が選択的に形成された第1導電型の半導体層の前記電界効果トランジスタ用の領域に、第2導電型の不純物を選択的に注入することによって、互いに間隔が空くように一対のドリフト領域を形成する工程と、
前記一対のドリフト領域に第2導電型の不純物を選択的に注入することによって、一方の前記ドリフト領域にソース領域を形成し、他方の前記ドリフト領域にドレイン領域を形成する工程と、
前記一対のドリフト領域の間のチャネル領域、および前記他の素子用の領域に第1導電型の不純物を選択的に注入することによって、前記チャネル領域において少なくとも一方の前記ドリフト領域と間隔が空くように、前記半導体層よりも高濃度な第1拡散領域を形成し、同時に、前記他の素子用の領域に、前記第1拡散領域と同一濃度および同一深さを有する第2拡散領域を形成する工程と、
前記チャネル領域に対向するように、前記半導体層の表面にゲート絶縁膜を介してゲート電極を形成する工程とを含む、半導体装置の製造方法。 - 前記ドリフト領域の形成に先立って、前記ドリフト領域の形成時に用いるイオン注入マスクを介して、前記電界効果トランジスタ用の領域に第1導電型の不純物を選択的に注入することによって、前記ドリフト領域の形成位置よりも深い位置に第3拡散領域を形成する工程をさらに含む、請求項18に記載の半導体装置の製造方法。
- 第1導電型の半導体基板の表面に第2導電型の不純物を注入し、その後、前記半導体基板の前記表面から第1導電型のエピタキシャル層を成長させることによって、前記半導体基板と前記エピタキシャル層との間における前記電界効果トランジスタ用の領域の下方に選択的に埋め込まれたベース部を有する前記半導体層を形成する工程と、
前記エピタキシャル層において前記電界効果トランジスタ用の領域を取り囲む領域に第2導電型の不純物を選択的に注入することによって、前記ベース部に比べて低濃度であって、前記ベース部と一体となって前記電界効果トランジスタ用の領域を第1導電型ウェルとして電気的にフローティングさせる側部を、前記電界効果トランジスタ用の領域の側方に形成する工程とをさらに含む、請求項18または19に記載の半導体装置の製造方法。 - 前記第1拡散領域を形成する工程は、前記第1拡散領域と同一濃度および同一深さを有する第1導電型の第4拡散領域を、前記第1導電型ウェルに同時に形成する工程と、
前記第4拡散領域に第1導電型の不純物を選択的に注入することによって、前記半導体層の前記表面にウェルコンタクト領域を形成する工程とをさらに含む、請求項20に記載の半導体装置の製造方法。
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