JP2014236159A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
Description
動作抵抗値は、ゲート電極の幅(チャネル幅)を幾何学的に増大させることにより解決できるかもしれないが、この場合には、半導体素子のサイズが増大して、製造コストが嵩むという問題が新たに生じる。
これらの半導体装置では、半導体基板に向かい合うゲート拡散領域を形成し、このゲート拡散領域に対する電圧を制御することによって当該領域間に形成された半導体基板の一部からなるチャネル領域を空乏層によって開閉する。そのため、チャネル幅を広くすることができ、また反転層特有のキャリア易動度の低下がないため、チャネルの電気抵抗値を小さくすることができる。
これにより、平面的なパターンが増大することを抑制することができるので、半導体素子のサイズの微細化を図ることができる。その結果、単位面積当たりのチャネル幅を大きく稼ぐことができる。また、ゲートトレンチを深く形成することによっても、チャネル幅を稼ぐこともできる。
また、請求項2に記載の発明は、隣り合う前記ゲートトレンチの間隔は、その深さ方向に沿って一定である、請求項1に記載の半導体装置である。
また、請求項3に記載の発明は、前記ソース領域および前記ドレイン領域は、前記半導体層の表面に露出する表面層および当該表面層よりも下方に間隔を空けて形成された埋め込み層を含む複数の層からなる、請求項1または2に記載の半導体装置である。
また、請求項5に記載の発明は、前記ソース領域および前記ドレイン領域は、前記半導体層の表面から前記ゲートトレンチの底部に至るまで一様に形成されている、請求項1または2に記載の半導体装置である。
また、請求項7に記載の発明は、前記ドレイン領域は、前記ゲートトレンチの端部との間に所定の間隔が空くように形成されている、請求項1〜6のいずれか一項に記載の半導体装置である。
また、前記ソース領域および前記ドレイン領域は、請求項8に記載の発明のように、それぞれ前記ゲートトレンチの端部に接するように形成されていてもよい。
また、請求項10に記載の発明は、前記複数のゲートトレンチは、前記チャネル長に相当する長さのドット状に形成されたゲートトレンチが等間隔に配列されることによって構成されている、請求項1〜9のいずれか一項に記載の半導体装置である。
また、請求項11に記載の発明は、前記半導体層は、支持基板と、BOX層を介して前記支持基板上に積層された活性層とを含むSOI基板からなり、前記ゲートトレンチは、前記活性層の表面から前記BOX層に至るように形成されている、請求項1〜10のいずれか一項に記載の半導体装置である。
また、請求項12に記載の発明は、前記半導体層は、第2導電型半導体層と、前記第2導電型半導体層に形成された第1導電型ウェルとを含む基板からなり、前記ゲートトレンチは、前記第1導電型ウェルを貫通して前記第2導電型半導体層に至るように形成されている、請求項1〜10のいずれか一項に記載の半導体装置である。
また、この構成によれば、前述の請求項11に記載の発明と異なり、BOX層を形成する必要がないので、その分において製造工程を簡略化することができる。その結果、比較的に安価に半導体装置を製造することができる。
また、請求項15に記載の発明は、前記ソース領域および前記ドレイン領域を形成する工程は、第1の加速エネルギで第1導電型の不純物イオンを前記半導体層に注入することによって、前記半導体層の表面に露出する表面層を形成する工程と、前記第1の加速エネルギよりも高い第2の加速エネルギで第1導電型の不純物イオンを前記半導体層に注入することによって、当該表面層よりも下方に埋め込み層を形成する工程とを含む、請求項14に記載の半導体装置の製造方法である。
また、請求項16に記載の発明は、前記埋め込み層を形成する工程は、前記第2の加速エネルギを段階的に変化させることによって、前記ゲートトレンチの底部に至るまで互いに間隔が空くように、前記埋め込み層を複数形成する工程を含む、請求項15に記載の半導体装置の製造方法である。
また、請求項17に記載の発明は、第1導電型領域を選択的に有する半導体層の当該第1導電型領域に、互いに間隔を空けてソース用トレンチおよびドレイン用トレンチを形成する工程と、前記ソース用トレンチおよび前記ドレイン用トレンチに第1導電型のポリシリコンを埋め込むことによって、当該ポリシリコンからなるソース領域およびドレイン領域を形成する工程と、前記半導体層の表面の法線方向から見た平面視において、それぞれが前記ソース領域および前記ドレイン領域に跨るように、互いに間隔を空けて複数のゲートトレンチを形成し、同時に、隣り合う前記ゲートトレンチによって挟まれた前記第1導電型領域からなり、前記ドレイン領域から前記ソース領域に延びる方向に沿ったチャネル長を有するチャネル領域を形成する工程とを含み、前記複数のゲートトレンチを形成する工程は、前記平面視における前記チャネル領域の厚さが、前記チャネル領域と前記ゲート電極との間のビルトインポテンシャルによって発生する空乏層幅の2倍以下となるように、前記ゲートトレンチを形成する工程とを含む、半導体装置の製造方法である。
この方法によれば、各ゲートトレンチの側面の全面からチャネル領域に向けて拡がる空乏層は、チャネル領域において互いにかつ確実に重なり合うことになるので、良好なノーマリオフ動作を実現できる半導体装置を提供することができる。
また、請求項20に記載の発明は、前記半導体層は、第2導電型半導体層と、前記第2導電型半導体層に形成され、前記第1導電型領域を提供する第1導電型ウェルとを含む基板からなり、前記複数のゲートトレンチを形成する工程は、前記第1導電型ウェルを貫通して前記第2導電型半導体層に至るように前記ゲートトレンチを形成する工程を含む、請求項14〜18のいずれか一項に記載の半導体装置の製造方法である。
また、請求項21に記載の発明は、前記第2導電型半導体層は、基板と、前記第1導電型ウェルが形成され、前記基板よりも低濃度なエピタキシャル層とを含み、前記半導体装置の製造方法は、前記複数のゲートトレンチの形成後、前記ゲートトレンチに露出する前記エピタキシャル層に、第2導電型の不純物イオンを注入する工程をさらに含む、請求項20に記載の半導体装置の製造方法である。
図1は、本発明の第1実施形態に係る半導体装置1の模式的な平面図である。また、図2は、半導体装置1の模式的な拡大平面図である。また、図3は、図2における各切断面線から見た断面図であって、図3(a)が切断面線IIIa−IIIaに対応し、図3(b)が切断面線IIIb−IIIb対応し、図3(c)が切断面線IIIc−IIIcに対応している。なお、図2は、図1の破線で囲んだ領域Sを拡大した図である。
BOX層3は、たとえば、半導体基板2の表面を酸化させて形成した酸化シリコンを含む埋め込み絶縁膜であり、0.5μm〜1.5μmの厚さで形成されている。なお、BOX層3の厚さは、半導体装置1の仕様(たとえば、使用電圧)により適宜変更可能であり、より薄く形成されていてもよいし、より厚く形成されていてもよい。
n−型活性層4の表面には、外周領域と半導体素子が形成された第1素子形成領域6とを区画する素子分離領域7が形成されている。本願では、第1素子形成領域6に形成された半導体素子を便宜上、L−MOSSIT(Lateral-Metal Oxide Silicon Static Induction Transistor)と呼ぶこととする。
図3(a)〜(c)を参照すれば、素子分離領域7は、断面視において、互いに間隔を空けて形成された2つの素子分離用トレンチ18を含む二重トレンチ構造に形成されている。
第1素子形成領域6は、n−型活性層4の表面において横方向に間隔を空けて形成された複数のn+型ソース領域8およびn+型ドレイン領域9と、それぞれがn+型ソース領域8およびn+型ドレイン領域9に跨るように形成されていて、互いに間隔を空けて配列された複数のゲートトレンチ11により構成されているゲートトレンチ群10とを含む。
さらに、ゲートトレンチ群10は、n+型ソース領域8およびn+型ドレイン領域9の端部と素子分離用トレンチ18との間に、ゲートトレンチ11と同形状のサブトレンチ16を含む。サブトレンチ16は、n+型ソース領域8およびn+型ドレイン領域9を直接跨るものではないが、n+型ソース領域8およびn+型ドレイン領域9が当該端部と素子分離用トレンチ18との間の領域において導通することを防止するために形成されている。
図3(a)および(c)を参照すれば、各ゲートトレンチ11は、n−型活性層4の表面から深さ方向に向けて掘り下げるように形成されている。各ゲートトレンチ11の底部は、BOX層3の上部と接する深さに位置している。つまり、ゲートトレンチ11は、n−型活性層4の層厚(0.5μm〜5.0μm)に対応した深さまで掘り下げて形成されている。
各ゲートトレンチ11の側面および底部、ならびに、各ゲートトレンチ11の間におけるn−型活性層4の表面を覆うように、ゲート絶縁膜12が形成されている。ゲート絶縁膜12は、さらに、素子分離領域7に形成された素子分離用絶縁膜20と一体的に連なるように形成されている。ゲート絶縁膜12は、素子分離用絶縁膜20と同一の材料および同一の膜厚で形成されている。
ゲートトレンチ群10が形成された領域には、複数のゲート電極13に跨るように、ゲート配線19が形成されている。ゲート配線19は、複数のゲート電極13と一体的に連なるように形成されており、複数のゲート電極13に対して共通の配線となっている。ゲート配線19は、さらに素子分離領域7を覆うように形成されていて、素子分離用トレンチ18に埋め込まれたポリシリコン電極21と一体的に連なっている。そして、ゲート配線19上には、シリサイド膜14が形成されている。
素子分離領域7および第1素子形成領域6を覆うように層間絶縁膜23が形成されている。第1素子形成領域6には、n+型ソース領域8およびn+型ドレイン領域9を電気的に接続するためのソースコンタクト24およびドレインコンタクト25が、それぞれ層間絶縁膜23を貫通して形成されている。ソースコンタクト24およびドレインコンタクト25は、n+型ソース領域8およびn+型ドレイン領域9とそれぞれオーミック接合されている。
次に、図4および図5を参照して、半導体装置1の動作について詳細に説明する。
まず、図4を参照すれば、ソースコンタクト24に印加する電圧を0v、ゲートコンタクト26に印加する電圧を0vにする(すなわち、半導体装置1をオフにする)と、n−型チャネル領域15およびゲート電極13におけるビルトインポテンシャルによって、隣り合うゲート電極13のそれぞれから、空乏層31がn−型チャネル領域15に向けて(図4(b)の矢印方向に向けて)拡がるように形成される。
したがって、隣り合うゲート電極13から拡がる空乏層31がn−型チャネル領域15において互いに重なり合うことにより、n−型チャネル領域15が完全に空乏化して電気的に遮断される。これにより、ドレインコンタクト25に所定の正電圧(+v)を印加しても、n−型チャネル領域15は完全に空乏化しているので電流が流れることはない。
なお、ゲートトレンチ11は、n+型ドレイン領域9からn+型ソース領域8に延びる方向に沿ったチャネル長に相当する長さのドット状に、かつ等間隔に配列されていることが好ましい。このような構成であれば、各n−型チャネル領域15において、チャネルの厚さを正確に調整することができる。また、各n−型チャネル領域15における電流のばらつきを抑制することができるので、より低い動作抵抗値を得ることができる。
一方、半導体装置1がオン時(ゲート電極13に電圧を印加する時)には、空乏層31を縮小もしくは消滅させてn−型チャネル領域15を導通させることができる。しかも、従来のMOSFETのようにチャネルに反転層を用いるのではなく、n−型活性層4からなる領域をn−型チャネル領域15として利用することができるので、チャネルの厚さを比較的に厚くすることができる。また、反転層特有のキャリア易動度の低下を抑制することができる。その結果、低い動作抵抗値を有する半導体装置を提供することができる。
これらの半導体装置では、半導体基板に向かい合うゲート拡散領域を形成し、このゲート拡散領域に対する電圧を制御することによって当該領域間に形成された半導体基板の一部からなるチャネル領域を空乏層によって開閉する。そのため、チャネル幅を広くすることができ、また反転層特有のキャリア易動度の低下がないため、チャネルの電気抵抗値を小さくすることができる。
これにより、ゲート電極13をn−型活性層4の表面から深さ方向に作り込むことができるので、平面的なパターンが増大することを抑制することができる。その結果、半導体素子の微細化を図ることができるので、単位面積当たりのチャネル幅を大きく稼ぐことができる。また、ゲートトレンチ11を深く形成することによっても、チャネル幅を稼ぐこともできる。
また、半導体装置1の構成によれば、ゲートトレンチ11は、n−型活性層4の表面からBOX層3に至るように形成されているので、n+型ソース領域8およびn+型ドレイン領域9がn−型活性層4の下部を介して導通することを効果的に抑制することができる。
図6A〜図6Gは、半導体装置1の製造工程の一例を説明するための断面図である。なお、図6A〜図6Gは、それぞれ図3(a)に対応している。
半導体装置1を製造するには、図6Aに示すように、SOI基板5が用意される。SOI基板5は、たとえば、p型のシリコン基板である半導体基板2の表面に、熱酸化処理を施して酸化シリコンからなるBOX層3を形成した後、n−型活性層4を形成することにより得ることができる。
次に、図6Dに示すように、ゲートトレンチ11および素子分離用トレンチ18を埋め戻し、n−型活性層4の表面を覆うようにポリシリコン層28が形成される。次に、ポリシリコン層28に、n−型活性層4と反対の極性になるように、p型不純物が拡散される。p型不純物の拡散は、たとえば、ポリシリコン層28にp型不純物を1.0×1015cm−2程度のドーズ量で注入した後、p型不純物がゲートトレンチ11および素子分離用トレンチ18の底部に至るまで熱拡散処理を施すことにより行うことができる。
図7は、本発明の第2実施形態に係る半導体装置32の模式的な断面図である。図8は、n+型ソース領域33およびn+型ドレイン領域34の不純物濃度を示すグラフである。
半導体装置32が前述の第1実施形態に係る半導体装置1と相違する点は、複数の層を含むn+型ソース領域およびn+型ドレイン領域が形成されている点である。その他の構成は、半導体装置1の場合と同等の構成である。図7において、前述の図3(a)に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
n+型ソース領域33は、n−型活性層4の表面に形成されたn+型ソース表面層35と、さらにn+型ソース表面層35よりも下方のn−型活性層4に形成された複数の層(この実施形態では2つの層)からなるn+型ソース埋め込み層37とを含む。具体的には、n+型ソース埋め込み層37は、その底部がBOX層2の上部と接するように形成されたn+型ソース最深層40と、n+型ソース表面層35とn+型ソース最深層40との間に形成されたn+型ソース中間層39とを含む。
次に、図8を参照して、n+型ソース領域33およびn+型ドレイン領域34の不純物濃度について説明する。図8によれば、n+型ソース領域33およびn+型ドレイン領域34における不純物濃度は、n−型活性層4の表面から深さ方向に向けて、3つの極大値Mと2つの極小値mを有するように変化している。
次に、図9を参照して、半導体装置32の製造工程について説明する。図9は、図7の半導体装置32の製造工程の一例を説明するための断面図である。
半導体装置32の製造工程では、図9に示すように、図6Fの工程と同様にイオン注入マスク30が形成される。そして、イオン注入マスク30を介して高電圧イオン注入法によって、n型不純物がn−型活性層4の深さ方向に向けて選択的に注入される。
しかも、各電気力線は、n−型活性層4の表面から深さ方向に亘って概ね均等に分布しているので、n+型ソース領域33およびn+型ドレイン領域34における電流のばらつきを効果的に抑制することができる。その結果、動作抵抗値の増加を効果的に抑制することができる半導体装置を提供することができる。
図10は、本発明の第3実施形態に係る半導体装置43の模式的な拡大平面図である。図11は、図10における切断面線XI−XIから見た断面図である。
半導体装置43が前述の第1実施形態に係る半導体装置1と相違する点は、n+型ドレイン領域9に替えて、n+型ドレイン領域44が形成されている点である。その他の構成は、半導体装置1の場合と同等の構成である。図10および図11において、前述の図2および図3(a)に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
図12は、本発明の第4実施形態に係る半導体装置45の模式的な拡大平面図である。図13は、図12における切断面線XIII−XIIIから見た断面図である。
半導体装置45が前述の第1実施形態に係る半導体装置1と相違する点は、n+型ソース領域8およびn+型ドレイン領域9に替えて、n+型ソース領域46およびn+型ドレイン領域47が形成されている点である。その他の構成は、半導体装置1の場合と同等の構成である。図12および図13において、前述の図2および図3(a)に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
n+型ソース領域46およびn+型ドレイン領域47は、いずれも、n−型活性層4の表面から深さ方向に向けて形成された比較的に高濃度な高濃度領域と、当該高濃度領域から当該深さ方向に直交する方向に向けて連続的に濃度が薄くなるように形成された低濃度領域とを含む。
n+型ソース領域46およびn+型ドレイン領域47は、いずれも、n+型ソース領域46およびn+型ドレイン領域47の中央部分にストライプ状に形成された比較的に高濃度な高濃度領域48と、高濃度領域48の周囲を取り囲むように形成された高濃度領域48よりも低濃度な低濃度領域49と含む。
半導体装置45におけるゲートトレンチ群10の側面は、n+型ソース領域46およびn+型ドレイン領域47の低濃度領域49と接するように形成されている。すなわち、ゲートトレンチ群10に形成された各ゲートトレンチ11の端部は、n+型ソース領域46およびn+型ドレイン領域47の低濃度領域49と接するように形成されている。
半導体装置45を製造するには、図14Aに示すように、前述の第1実施形態と同様に、SOI基板5が用意される。
次に、図14Fに示すように、ハードマスク52を介してn−型活性層4にエッチング処理を施すことにより、ゲートトレンチ11および素子分離用トレンチ18が形成される。この際、各ゲートトレンチ11の間の間隔、および、2つの素子分離用トレンチ18の間の間隔は、いずれもn−型活性層4の表面から深さ方向に沿って、一定の間隔になるように形成される。また、ゲートトレンチ11および素子分離用トレンチ18の底部は、いずれもBOX層3の上部に至る深さまで形成される。ゲートトレンチ11および素子分離用トレンチ18が形成された後、ハードマスク52は除去される。
この際に、高濃度領域用トレンチ50に埋め込まれたポリシリコンに注入されたn型不純物がn−型活性層4に拡散して、n+型ソース領域46およびn+型ドレイン領域47の低濃度領域49が形成される。n+型ソース領域46およびn+型ドレイン領域47の低濃度領域49は、ゲートトレンチ11の側面に露出するように形成される。
図15は、本発明の第5実施形態に係る半導体装置60の模式的な拡大平面図である。図16は、図15における切断面線XVI−XVIから見た断面図である。
半導体装置60は、本発明の半導体層の一例としてのエピタキシャル基板61を含む。エピタキシャル基板61は、p型の半導体基板62と、半導体基板62上に形成され、半導体基板62よりも低濃度なp型のエピタキシャル層63とを含む。半導体基板62は、たとえばシリコン基板であり、その不純物濃度は、1.0×1017cm−3〜1.0×1019cm−3である。エピタキシャル層63は、たとえば、3μm〜10μmの層厚で形成されており、その不純物濃度は、5.0×1014cm−3〜5.0×1015cm−3である。エピタキシャル層63には、素子形成領域65と外周領域とを区画するn−型ウェル領域64が形成されている。
さらに、ゲートトレンチ群68は、ゲートトレンチ群68の長手方向における両端部において、n−型ウェル領域64とエピタキシャル層63との境界Bを跨ぐように形成されたサブトレンチ77を含む。サブトレンチ77は、n+型ソース領域66およびn+型ドレイン領域67を直接跨るものではないが、n+型ソース領域66およびn+型ドレイン領域67が当該端部とn−型ウェル領域64とエピタキシャル層63との境界Bとの間の領域において導通することを防止するために形成されている。
ゲートトレンチ69の側面および底部、ならびに、各ゲートトレンチ69の間におけるn−型ウェル領域64の表面を覆うように、ゲート絶縁膜71が形成されている。ゲート絶縁膜71は、たとえば、n−型ウェル領域64の表面を酸化させて形成したシリコン酸化膜である。なお、ゲート絶縁膜71の膜厚は、たとえば、数nm〜100nmであるが、半導体装置60の仕様に応じて適宜変更可能である。
ゲートトレンチ群68において、隣り合うゲートトレンチ69によって挟まれた領域に、n−型ウェル領域64からなり、n+型ドレイン領域67からn+型ソース領域66に延びる方向に沿ったチャネル長を有するn−型チャネル領域74が形成されている。ゲートトレンチ69が形成されていない領域では、ゲート絶縁膜71を介してn−型ウェル領域64の表面に形成されたゲート電極72が、n−型チャネル領域74と対向している。
素子形成領域65の外周領域におけるゲートトレンチ群68の長手方向の両端部側には、矩形状のコンタクト領域76が形成されている。コンタクト領域76およびゲートトレンチ群68が形成された領域を覆うように、ゲート配線75が形成されている。ゲート配線75は、複数のゲート電極72に跨るように形成されていて、複数のゲート電極72に対して共通の配線となっている。ゲート配線75は、ゲート電極72と同一材料で形成されている。
素子形成領域65には、n+型ソース領域66およびn+型ドレイン領域67を接続するためのソースコンタクト79およびドレインコンタクト80が、それぞれ層間絶縁膜78を貫通して形成されている。ソースコンタクト79およびドレインコンタクト80は、n+型ソース領域66およびn+型ドレイン領域67とそれぞれオーミック接合されている。
次に、図17A〜図17Iを参照して、半導体装置60の製造工程を説明する。図17A〜図17Iは、図15の半導体装置60の製造工程の一例を説明するための断面図である。
次に、図17Cに示すように、ハードマスク82を介してn−型ウェル領域64にエッチング処理を施すことにより、ゲートトレンチ69が形成される。この際に、各ゲートトレンチ69の間の間隔は、その深さ方向に沿って一定に形成される。また、ゲートトレンチ69の底部は、断面視において、n−型ウェル領域64の底部を貫いて、エピタキシャル層63に至るように形成される。
次に、図17Eに示すように、ゲートトレンチ69の底面および側面を含む、n−型ウェル領域64(エピタキシャル層63)の表面に熱酸化処理が施されて、ゲート絶縁膜71が形成される。
次に、図17Gに示すように、ゲート電極72およびゲート配線75を形成すべき領域を覆うレジストマスク84が、シリサイド膜73上に選択的に形成される。そして、当該開口を介してシリサイド膜73、ポリシリコン層83、および、ゲート絶縁膜71の不要な部分にエッチング処理が施される。これにより、ゲート電極72およびゲート配線75が形成される。ゲート電極72およびゲート配線75が形成された後、レジストマスク84は除去される。
また、半導体装置60では、ゲートトレンチ69とエピタキシャル層63とが接する部分にp型不純物領域70が形成されているので、エピタキシャル層63に添加されたp型不純物が、ゲート絶縁膜71に吸収されp型濃度が低下することを効果的に抑制することができる。これにより、ゲートトレンチ69と接する部分におけるエピタキシャル層63が反対の極性であるn型に反転することを抑制することができる。その結果、n+型ソース領域66およびn+型ドレイン領域67間がn−型ウェル領域64の下部を介して導通することを効果的に抑制することができる。
図18は、本発明の第6実施形態に係る半導体装置86の模式的な断面図である。半導体装置86が前述の第5実施形態に係る半導体装置60と相違する点は、ゲートトレンチ69に替えて、ゲートトレンチ87が形成されている点である。その他の構成は、半導体装置60の場合と同等の構成である。図18において、前述の図16に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
以上のように、半導体装置86の構成によれば、エピタキシャル層63よりも高濃度な半導体基板62を利用することにより、前述の半導体装置60のようなp型不純物領域70を形成しなくとも、前述の半導体装置60と同様の効果を発揮することができる。
次に、図19を参照して、本発明の第7実施形態に係る半導体装置91について説明する。
図19は、本発明の第7実施形態に係る半導体装置91の模式的な断面図である。図19(a)は、前述の第1実施形態に係る第1素子形成領域6と、第2素子形成領域92とを示す模式的な断面図であり、図19(b)は、第3素子形成領域93と、第4素子形成領域94と、第5素子形成領域95とを示す模式的な断面図である。なお、第1素子形成領域6の構成は、前述の第1実施形態において説明した通りであるので、同様の符号を付して、説明を省略する。
n−MOS領域96におけるn−型活性層4の表面には、p型ウェル領域98が形成されている。p型ウェル領域98は、たとえば、第1素子形成領域6におけるn+型ソース領域8およびn+型ドレイン領域9よりも深く形成されており、n−型活性層4の表面から、0.8μm〜3μmに至る深さまで形成されている。p型ウェル領域98の不純物濃度は、たとえば、1.0×1016cm−3〜1.0×1017cm−3である。
p型ウェル領域98の内方領域には、n+型のn−MOS用ソース領域99およびn−MOS用ドレイン領域100と、p+型ウェルコンタクト領域101とが互いに間隔を空けて選択的に形成されている。
p+型ウェルコンタクト領域101は、n−MOS用ソース領域99およびn−MOS用ドレイン領域100とほぼ同一の深さで形成されている。p+型ウェルコンタクト領域101の不純物濃度は、たとえば、1.0×1019cm−3〜1.0×1020cm−3である。
p−MOS領域97におけるn−型活性層4の表面には、n型ウェル領域105が形成されている。n型ウェル領域105は、p型ウェル領域98とほぼ同一深さに形成されている。n型ウェル領域105の不純物濃度は、たとえば、1.0×1016cm−3〜1.0×1017cm−3である。
n型ウェル領域105の内方領域には、p+型のp−MOS用ソース領域106およびp−MOS用ドレイン領域107と、n+型ウェルコンタクト領域108とが互いに間隔を空けて選択的に形成されている。
n+型ウェルコンタクト領域108は、前述の第1素子形成領域6におけるn+型ソース領域8およびn+型ドレイン領域9と同一深さおよび同一濃度で形成されている。
キャパシタ用電極層116は、素子分離領域7の素子分離用トレンチ18の側面から一定の距離を空けて形成されている。キャパシタ用電極層116は、たとえばn型拡散からなり、その不純物濃度は、1.0×1016cm−3〜1.0×1020cm−3である。
p型の不純物領域121は、たとえば、第2素子形成領域92におけるp型ウェル領域98と同一深さおよび同一濃度で形成されている。また、第1p+型不純物領域122および第2p+型不純物領域123は、たとえば、第2素子形成領域92におけるp−MOS用ソース領域106およびp−MOS用ドレイン領域107と同一深さおよび同一濃度で形成されている。このように、第5素子形成領域95には、レジスタンスが形成されている。
第1素子形成領域6におけるソースコンタクト24、ドレインコンタクト25およびゲートコンタクト26は、層間絶縁膜23上に配置された電極132にそれぞれ接続されている。
また、第4素子形成領域94には、n+型不純物領域120を接続するためのコンタクト128が層間絶縁膜23を貫通して、それぞれに接続されている。コンタクト128は、層間絶縁膜23上に配置された電極129にそれぞれ接続されている。
そして、第1素子形成領域6には、図示しない配線層がさらに形成されており、当該配線層を介して、第1〜第5素子形成領域6,92,93,94,95に電力が供給される。
以上のように、半導体装置91によれば、L−MOSSITと他の半導体素子を同時に作り込むことが可能であるので、製造工程を簡略化できながらも、優れた多機能性を有する半導体装置を提供することができる。また、L−MOSSITの構成によれば、LSIとして混載が極めて容易であるので、他の半導体素子との親和性が極めて高い半導体装置を提供することができる。
たとえば、前述の第1〜第4実施形態において、矩形状に第1素子形成領域6を取り囲む二重トレンチ構造の素子分離用トレンチ18について説明したが、第1素子形成領域6を取り囲めればどのような形状であってもよい。したがって、素子分離用トレンチ18は、たとえば、楕円形であっても、8角形であってもよい。
また、前述の第2実施形態では、n+型ソース表面層35とn+型ソース最深層40との間に形成されたn+型ソース中間層39とを含むn+型ソース領域33について説明したが、n+型ソース表面層35とn+型ソース最深層40との間に2つ以上の中間層が形成されていてもよい。すなわち、3つ以上の層を含むn+型ソース領域が形成されていてもよい。
また、前述の第1〜7実施形態において説明した半導体装置1,32,43,45,60,86,91の各々の構成は、特許請求の範囲に記載された事項の範囲で組み合わせることができる。その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2 半導体基板
3 BOX層
4 n−型活性層
5 SOI基板
8 n+型ソース領域
9 n+型ドレイン領域
10 ゲートトレンチ群
11 ゲートトレンチ
12 ゲート絶縁膜
13 ゲート電極
15 n−型チャネル領域
31 空乏層
32 半導体装置
33 n+型ソース領域
34 n+型ドレイン領域
35 n+型ソース表面層
36 n+型ドレイン表面層
37 n+型ソース埋め込み層
38 n+型ドレイン埋め込み層
43 半導体装置
44 n+型ドレイン領域
45 半導体装置
46 n+型ソース領域
47 n+型ドレイン領域
48 高濃度領域
49 低濃度領域
50 高濃度領域用トレンチ
60 半導体装置
61 エピタキシャル基板
62 半導体基板
63 エピタキシャル層
64 n−型ウェル領域
65 n+型ソース領域
67 n+型ドレイン領域
68 ゲートトレンチ群
69 ゲートトレンチ
70 p型不純物領域
71 ゲート絶縁膜
72 ゲート電極
74 n−型チャネル領域
86 半導体装置
87 ゲートトレンチ
91 半導体装置
92 第2素子形成領域
93 第3素子形成領域
94 第4素子形成領域
95 第5素子形成領域
T n−型チャネル領域の厚さ
Claims (21)
- 半導体層と、
前記半導体層の表面において横方向に間隔を空けて形成され、いずれも第1導電型のソース領域およびドレイン領域と、
前記半導体層の表面の法線方向から見た平面視において、それぞれが前記ソース領域および前記ドレイン領域に跨るように形成されていて、互いに間隔を空けて配列された複数のゲートトレンチと、
隣り合う前記ゲートトレンチによって挟まれた前記半導体層からなり、前記ドレイン領域から前記ソース領域に延びる方向に沿ったチャネル長を有する第1導電型のチャネル領域と、
ゲート絶縁膜を介して前記ゲートトレンチに埋め込まれたゲート電極とを含み、
前記平面視における前記チャネル領域の厚さは、前記チャネル領域と前記ゲート電極との間のビルトインポテンシャルによって発生する空乏層幅の2倍以下である、半導体装置。 - 隣り合う前記ゲートトレンチの間隔は、その深さ方向に沿って一定である、請求項1に記載の半導体装置。
- 前記ソース領域および前記ドレイン領域は、前記半導体層の表面に露出する表面層および当該表面層よりも下方に間隔を空けて形成された埋め込み層を含む複数の層からなる、請求項1または2に記載の半導体装置。
- 前記埋め込み層は、前記ゲートトレンチの底部に至るまで、互いに間隔を空けて複数形成されている、請求項3に記載の半導体装置。
- 前記ソース領域および前記ドレイン領域は、前記半導体層の表面から前記ゲートトレンチの底部に至るまで一様に形成されている、請求項1または2に記載の半導体装置。
- 前記ソース領域および前記ドレイン領域は、前記半導体層に埋め込まれたポリシリコンからなる、請求項5に記載の半導体装置。
- 前記ドレイン領域は、前記ゲートトレンチの端部との間に所定の間隔が空くように形成されている、請求項1〜6のいずれか一項に記載の半導体装置。
- 前記ソース領域および前記ドレイン領域は、それぞれ前記ゲートトレンチの端部に接するように形成されている、請求項1〜6のいずれか一項に記載の半導体装置。
- 前記半導体層がn型シリコンからなり、前記ゲート電極がp型ポリシリコンからなる、請求項1〜8のいずれか一項に記載の半導体装置。
- 前記複数のゲートトレンチは、前記チャネル長に相当する長さのドット状に形成されたゲートトレンチが等間隔に配列されることによって構成されている、請求項1〜9のいずれか一項に記載の半導体装置。
- 前記半導体層は、支持基板と、BOX層を介して前記支持基板上に積層された活性層とを含むSOI基板からなり、
前記ゲートトレンチは、前記活性層の表面から前記BOX層に至るように形成されている、請求項1〜10のいずれか一項に記載の半導体装置。 - 前記半導体層は、第2導電型半導体層と、前記第2導電型半導体層に形成された第1導電型ウェルとを含む基板からなり、
前記ゲートトレンチは、前記第1導電型ウェルを貫通して前記第2導電型半導体層に至るように形成されている、請求項1〜10のいずれか一項に記載の半導体装置。 - 前記第2導電型半導体層は、基板と、前記第1導電型ウェルが形成され、前記基板よりも低濃度なエピタキシャル層とを含み、
前記エピタキシャル層は、前記ゲートトレンチと接する領域に形成され、前記エピタキシャル層において前記ゲートトレンチと接する領域以外の領域よりも不純物濃度が高い高濃度領域を含む、請求項12に記載の半導体装置。 - 第1導電型領域を選択的に有する半導体層の当該第1導電型領域に、ゲートトレンチを互いに間隔を空けて複数形成する工程と、
ゲート絶縁膜を介して前記ゲートトレンチにゲート電極を埋め込む工程と、
前記半導体層の表面の法線方向から見た平面視において、隣り合う前記ゲートトレンチによって挟まれた前記第1導電型領域が、当該ゲートトレンチの一端から他端に延びる方向に沿ったチャネル長を有するチャネル領域となるように、第1導電型の不純物イオンを前記半導体層に注入することによって、複数のゲートトレンチに跨る第1導電型のドレイン領域を当該複数のゲートトレンチの一端側に形成し、当該複数のゲートトレンチに跨る第1導電型のソース領域を当該複数のゲートトレンチの他端側に形成する工程とを含み、
前記複数のゲートトレンチを形成する工程は、前記平面視における前記チャネル領域の厚さが、前記チャネル領域と前記ゲート電極との間のビルトインポテンシャルによって発生する空乏層幅の2倍以下となるように、前記ゲートトレンチを形成する工程とを含む、半導体装置の製造方法。 - 前記ソース領域および前記ドレイン領域を形成する工程は、
第1の加速エネルギで第1導電型の不純物イオンを前記半導体層に注入することによって、前記半導体層の表面に露出する表面層を形成する工程と、
前記第1の加速エネルギよりも高い第2の加速エネルギで第1導電型の不純物イオンを前記半導体層に注入することによって、当該表面層よりも下方に埋め込み層を形成する工程とを含む、請求項14に記載の半導体装置の製造方法。 - 前記埋め込み層を形成する工程は、前記第2の加速エネルギを段階的に変化させることによって、前記ゲートトレンチの底部に至るまで互いに間隔が空くように、前記埋め込み層を複数形成する工程を含む、請求項15に記載の半導体装置の製造方法。
- 第1導電型領域を選択的に有する半導体層の当該第1導電型領域に、互いに間隔を空けてソース用トレンチおよびドレイン用トレンチを形成する工程と、
前記ソース用トレンチおよび前記ドレイン用トレンチに第1導電型のポリシリコンを埋め込むことによって、当該ポリシリコンからなるソース領域およびドレイン領域を形成する工程と、
前記半導体層の表面の法線方向から見た平面視において、それぞれが前記ソース領域および前記ドレイン領域に跨るように、互いに間隔を空けて複数のゲートトレンチを形成し、同時に、隣り合う前記ゲートトレンチによって挟まれた前記第1導電型領域からなり、前記ドレイン領域から前記ソース領域に延びる方向に沿ったチャネル長を有するチャネル領域を形成する工程とを含み、
前記複数のゲートトレンチを形成する工程は、前記平面視における前記チャネル領域の厚さが、前記チャネル領域と前記ゲート電極との間のビルトインポテンシャルによって発生する空乏層幅の2倍以下となるように、前記ゲートトレンチを形成する工程とを含む、半導体装置の製造方法。 - 前記複数のゲートトレンチを形成する工程は、隣り合う前記ゲートトレンチの間隔を、その深さ方向に沿って一定に形成する工程を含む、請求項14〜17のいずれか一項に記載の半導体装置の製造方法。
- 前記半導体層は、支持基板と、BOX層を介して前記支持基板上に積層され、前記第1導電型領域を提供する活性層とを含むSOI基板からなり、
前記複数のゲートトレンチを形成する工程は、前記活性層の表面から前記BOX層に至るように前記ゲートトレンチを形成する工程を含む、請求項14〜18のいずれか一項に記載の半導体装置の製造方法。 - 前記半導体層は、第2導電型半導体層と、前記第2導電型半導体層に形成され、前記第1導電型領域を提供する第1導電型ウェルとを含む基板からなり、
前記複数のゲートトレンチを形成する工程は、前記第1導電型ウェルを貫通して前記第2導電型半導体層に至るように前記ゲートトレンチを形成する工程を含む、請求項14〜18のいずれか一項に記載の半導体装置の製造方法。 - 前記第2導電型半導体層は、基板と、前記第1導電型ウェルが形成され、前記基板よりも低濃度なエピタキシャル層とを含み、
前記半導体装置の製造方法は、前記複数のゲートトレンチの形成後、前記ゲートトレンチに露出する前記エピタキシャル層に、第2導電型の不純物イオンを注入する工程をさらに含む、請求項20に記載の半導体装置の製造方法。
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