KR20130085751A - 수평형 디모스 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 수평형 디모스 트랜지스터는, 제1 도전형의 기판과, 기판 위에 배치되는 제2 도전형의 드리프트영역 및 제1 도전형의 바디영역과, 바디영역의 상부 일정영역에 배치되는 제2 도전형의 소스영역과, 드리프트영역의 상부 일정영역에 배치되는 제2 도전형의 드레인영역과, 드리프트영역의 상부 일정영역에서 드레인영역에 인접되도록 배치되는 소자분리층과, 바디영역 위에 배치되는 게이트절연층 및 게이트전극과, 소자분리층과 일정 부분 중첩되도록 게이트전극으로부터 연장되는 제1 필드플레이트와, 소자분리층 위에서 제1 필드플레이트와 이격되도록 배치되는 제2 필드플레이트와, 그리고 드레인영역에 인접되면서 제1 필드플레이트와 나란하게 배치되되, 제1 필드플레이트와는 일단에서 상호 연결되는 커플링게이트를 포함한다.

Description

수평형 디모스 트랜지스터 및 그 제조방법{Lateral DMOS transistor and method of fabricating the same}
본 발명은 수평형 디모스 트랜지스터 및 그 제조방법에 관한 것으로서, 특히 드레인 필드플레이트를 갖는 수평형 디모스 트랜지스터 및 그 제조방법에 관한 것이다.
컨트롤(control) 기능과 드라이버(driver) 기능이 결합된 집적회로는 종종 스마트 전력용 소자(smart power device)로서 불려진다. 이 스마트 전력용 소자는 통상적으로 고전압으로 동작하도록 고안된 출력단에 수평형 디모스(LDMOS; Lateral Double diffused MOS) 트랜지스터를 갖는다. 이와 같은 수평형 디모스 트랜지스터에 있어서 브레이크다운 전압(breakdown voltage)은 소자의 안정성 면에서 중요한 인자가 되며, 온 저항(Rdson)은 소자의 동작 특성 면에서 중요한 인자가 된다. 소자의 온 저항을 감소시키기 위해서는 드레인 영역과 채널 영역 사이인 드리프트 영역 내에서의 도핑 농도를 증가시켜야 한다. 그러나 이 경우 드리프트 영역이 완전히 디플리션되지 않으므로 브레이크다운 전압이 감소한다. 즉 수평형 디모스 트랜지스터에 있어서 온 저항과 브레이크다운 전압은 트레이드-오프(trade-off) 관계에 있다.
도 1은 일반적인 수평형 디모스 트랜지스터의 일 예를 나타내 보인 단면도이다. 도 1을 참조하면, p형 반도체기판(110) 상부 영역에 p형 바디영역(120) 및 n-형 드리프트영역(130)이 배치된다. p형 바디영역(120)의 표면 부분에는 n+형 소스영역(142)과, n+형 소스영역(142)으로 둘러싸이는 p+형 소스컨택영역(144)이 배치된다. 채널영역(146)은, p형 바디영역(120)의 상부와, p형 바디영역(120) 및 n-형 드리프트영역(130) 사이의 p형 반도체기판(110)의 상부 표면영역에 형성된다. n-형 드리프트영역(130)의 상부에는 소자분리층(150)이 배치되고, 인접한 소자분리층(150) 사이에는 n+형 드레인영역(148)이 배치된다. 채널영역(146) 위에는 게이트절연층(162)이 배치되고, 그 위에는 게이트전극(164)이 배치된다. n-형 드리프트영역(130)의 표면 및 소자분리층(150)의 일부 표면 위에는 필드플레이트(166)가 배치된다. 이 필드플레이트(166)는 게이트전극(164)으로부터 연장되도록 배치된다.
이와 같은 구조를 갖는 수평형 디모스 트랜지스터는, 채널영역(146)에 인접되게 배치되는 필드플레이트(166)를 가짐으로써, 채널영역(146) 부근에서의 전계(electric field)의 집중현상을 억제하여 브레이크다운전압 특성을 향상시킬 수 있다. 그러나 n+형 드레인영역(148)과 인접한 부분에서는 여전히 전계 집중 현상이 발생될 수 있으며, 이에 따라 n-형 드리프트영역(130) 내에서 원하지 않는 브레이크다운 현상이 발생될 수 있다. 최근에는 이와 같은 문제 해결을 위해 n+형 드레인영역(148)과 인접되도록 필드플레이트를 배치시키는 구조가 제안된 바 있으며, 일 예로 미국특허등록번호 제7,601,600호에는, PIP(Polysilicon-Insulator-Polysilicon) 커패시터 구조를 채용하여 드레인영역 근처에서의 전계 집중 현상을 억제하고자 하는 수평형 디모스 트랜지스터에 대해 개시되어 있다. 그러나 이 경우 하부의 폴리실리콘층에 커플링되는 바이어스 크기가 커패시터 유전체막의 두께에 의해 결정되며, 따라서 커패시터 유전체막이 형성된 후에는 커플링 비를 변경할 수 없다는 한계가 있다.
본 발명이 해결하고자 하는 과제는, 소스영역과 드레인영역 쪽의 필드플레이트를 별개로 배치시킴으로써 소스영역 근처에서의 전계 집중 현상과 드레인영역 근처에서의 전계 집중 현상을 독립적으로 제어할 수 있는 수평형 디모스 트랜지스터와, 그 제조방법을 제공하는 것이다.
본 발명의 일 예에 따른 수평형 디모스 트랜지스터는, 제1 도전형의 기판과, 기판 위에 배치되는 제2 도전형의 드리프트영역 및 제1 도전형의 바디영역과, 바디영역의 상부 일정영역에 배치되는 제2 도전형의 소스영역과, 드리프트영역의 상부 일정영역에 배치되는 제2 도전형의 드레인영역과, 드리프트영역의 상부 일정영역에서 드레인영역에 인접되도록 배치되는 소자분리층과, 바디영역 위에 배치되는 게이트절연층 및 게이트전극과, 소자분리층과 일정 부분 중첩되도록 게이트전극으로부터 연장되는 제1 필드플레이트와, 소자분리층 위에서 제1 필드플레이트와 이격되도록 배치되는 제2 필드플레이트와, 그리고 드레인영역에 인접되면서 제1 필드플레이트와 나란하게 배치되되, 제1 필드플레이트와는 일단에서 상호 연결되는 커플링게이트를 포함한다.
본 발명의 다른 예에 따른 수평형 디모스 트랜지스터는, 제1 도전형의 기판과, 기판 위에 배치되는 제2 도전형의 드리프트영역 및 제1 도전형의 바디영역과, 바디영역의 상부 일정영역에 배치되는 제2 도전형의 소스영역과, 드리프트영역의 상부 일정영역에 배치되는 제2 도전형의 드레인영역과, 드리프트영역의 상부 일정영역에서 드레인영역에 인접되도록 배치되는 소자분리층과, 드리프트영역 내의 소자분리층 하부에 배치되는 제1 도전형의 탑영역과, 바디영역 위에 배치되는 게이트절연층 및 게이트전극과, 소자분리층과 일정 부분 중첩되도록 게이트전극으로부터 연장되는 제1 필드플레이트와, 소자분리층 위에서 제1 필드플레이트와 이격되도록 배치되는 제2 필드플레이트와, 그리고 드레인영역에 인접되면서 제1 필드플레이트와 나란하게 배치되되, 제1 필드플레이트와는 일단에서 상호 연결되는 커플링게이트를 포함한다.
본 발명의 또 다른 예에 따른 수평형 디모스 트랜지스터는, 제1 도전형의 기판과, 기판 위에 배치되는 제2 도전형의 드리프트영역 및 제1 도전형의 바디영역과, 바디영역의 상부 일정영역에 배치되는 제2 도전형의 소스영역과, 드리프트영역의 상부 일정영역에 배치되는 제2 도전형의 드레인영역과, 드리프트영역의 상부 일정영역에서 드레인영역에 인접되도록 배치되는 소자분리층과, 드레인영역 및 소자분리층을 둘러싸면서 바디영역과 접하도록 배치되는 제2 도전형의 확장된 드레인영역과, 바디영역 위에 배치되는 게이트절연층 및 게이트전극과, 소자분리층과 일정 부분 중첩되도록 게이트전극으로부터 연장되는 제1 필드플레이트와, 소자분리층 위에서 제1 필드플레이트와 이격되도록 배치되는 제2 필드플레이트와, 그리고 드레인영역에 인접되면서 제1 필드플레이트와 나란하게 배치되되, 제1 필드플레이트와는 일단에서 상호 연결되는 커플링게이트를 포함한다.
본 발명의 실시예들에 있어서, 상기 커플링게이트 및 제2 필드플레이트는, 드레인영역을 중심으로 양 방향으로 대칭이 되도록 배치될 수 있다.
본 발명의 실시예들에 있어서, 상기 커플링게이트는, 드레인영역에 인가되는 바이어스에 일정 비율만큼 커플링되는 바이어스를 인가받는다.
본 발명의 실시예들에 있어서, 상기 커플링게이트 및 제2 필드플레이트는, 게이트전극과 동일한 물질층으로 이루어질 수 있다.
본 발명의 실시예들에 있어서, 상기 커플링게이트 및 제2 필드플레이트는, 폴리실리콘층으로 이루어질 수 있다.
본 발명의 실시예들에 있어서, 상기 제2 필드플레이트 하부에 배치되는 제1 절연층과, 그리고 상기 커플링게이트 하부에 배치되는 제2 절연층을 더 포함할 수도 있다. 이 경우 상기 제1 절연층 및 제2 절연층은 옥사이드층으로 이루어질 수 있다.
본 발명의 실시예들에 있어서, 상기 소스영역에 컨택되는 제1 컨택과, 그리고 상기 드레인영역에 컨택되는 제2 컨택을 더 포함할 수도 있다.
본 발명의 일 예에 따른 수평형 디모스 트랜지스터 제조방법은, 제1 도전형의 기판 위에 제2 도전형의 드리프트영역 및 제1 도전형의 바디영역을 형성하는 단계와, 바디영역의 상부 일정영역 및 드리프트영역의 상부 일정영역에 각각 제2 도전형의 소스영역 및 제2 도전형의 드레인영역을 형성하는 단계와, 드리프트영역의 상부 일정영역에서 드레인영역에 인접되도록 소자분리층을 형성하는 단계와, 바디영역 위에 게이트절연층을 형성하는 단계와, 게이트절연층 위에 게이트전극과, 소자분리층과 일정 부분 중첩되도록 게이트전극으로부터 연장되는 제1 필드플레이트를 형성하는 단계와, 소자분리층 위에서 제1 필드플레이트와 이격되도록 제2 필드플레이트를 형성하는 단계와, 그리고 드레인영역에 인접되면서 제1 필드플레이트와 나란하게 배치되되, 제1 필드플레이트와는 일단에서 상호 연결되는 커플링게이트를 형성하는 단계를 포함한다.
본 발명에 따르면, 소스영역 부근에는 게이트전극에 의해 바이어스가 인가되는 제1 필드플레이트를 배치시키고, 드레인영역 부근에는 드레인 바이어스에 커플링된 바이어스가 인가되는 커플링게이트 및 제2 필드플레이트를 배치시킴으로써, 소스영역 부근과 드레인영역 부근에서의 전계집중 완화를 각각 독립적으로 제어할 수 있다는 이점이 제공된다. 또한 커플링게이트가 드레인영역을 중심으로 대칭이 되도록 배치됨으로써 드레인영역에 컨택되는 컨택이 미스얼라인에 의해 한쪽 방향으로 치우치더라도 컨택과의 간격이 멀어진 커플링게이트의 전계집중 완화의 감소분만큼 반대 방향에서 컨택과의 간격이 가까워진 커플링게이트의 전계집중 완화가 증가되어, 전체적으로 동일한 전계집중 완화 효과를 나타낼 수 있다는 이점도 제공된다.
도 1은 일반적인 수평형 디모스 트랜지스터의 일 예를 나타내 보인 단면도이다.
도 2는 본 발명의 일 예에 따른 수평형 디모스 트랜지스터의 레이아웃도이다.
도 3은 도 2의 선 III-III'을 따라 절단하여 나타내 보인 단면도이다.
도 4 및 도 5는 본 예에 따른 수평형 디모스 트랜지스터의 커플링 게이트의 역할을 보다 상세하게 설명하기 위해 나타내 보인 도면들이다.
도 6 내지 도 8은 본 예에 따른 수평형 디모스 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 9는 본 발명의 다른 예에 따른 수평형 디모스 트랜지스터의 레이아웃도이다.
도 10은 도 9의 선 X-X'을 따라 절단하여 나타내 보인 단면도이다.
도 11은 본 발명의 또 다른 예에 따른 수평형 디모스 트랜지스터의 레이아웃도이다.
도 12는 도 11의 선 XII-XII'을 따라 절단하여 나타내 보인 단면도이다.
도 2는 본 발명의 일 예에 따른 수평형 디모스 트랜지스터의 레이아웃도이며, 도 3은 도 2의 선 III-III'을 따라 절단하여 나타내 보인 단면도이다. 도 2 및 도 3을 참조하면, 본 예에 따른 수평형 디모스 트랜지스터는, p형으로 도핑된 기판(210) 위에 상호 이격되게 배치되는 p형 바디영역(220) 및 n-형 드리프트영역(230)을 갖는다. 본 예에서는 p형 바디영역(220)과 n-형 드리프트영역(230)이 상호 이격되는 구조이지만, 경우에 따라서는 p형 바디영역(220)과 n-형 드리프트영역(230)이 상호 접할 수도 있다. 일 예에서, p형 바디영역(220)과 n-형 드리프트영역(230)은 실리콘 에피택셜층일 수 있다. p형 바디영역(220)의 표면 부분에는 n+형 소스영역(242)과, n+형 소스영역(242)으로 둘러싸이는 p+형 소스컨택영역(244)이 배치된다. p+형 소스컨택영역(244)은 제1 컨택(282)을 통해 소스전극(292)에 연결된다. 채널영역(246)은, p형 바디영역(220)의 상부와, p형 바디영역(220) 및 n-형 드리프트영역(230) 사이의 p형 기판(210)의 상부 표면영역에 형성된다. n-형 드리프트영역(230)의 상부에는 소자분리층(250)이 배치되고, 인접한 소자분리층(250) 사이에는 n+형 드레인영역(248)이 배치된다. n+형 드레인영역(248)은 제2 컨택(284)을 통해 드레인전극(294)에 연결된다. 채널영역(246) 위에는 게이트절연층(262)이 배치되고, 그 위에는 게이트전극(264)이 배치된다. 일 예에서, 게이트절연층(262)은 실리콘옥사이드로 이루어지고, 게이트전극(264)은 불순물이 도핑된 폴리실리콘으로 이루어진다. n-형 드리프트영역(230)의 표면 및 소자분리층(250)의 일부 표면 위에는 제1 필드플레이트(266)가 배치된다. 제1 필드플레이트(266)는 게이트전극(264)으로부터 n+형 드레인영역(248) 방향으로 연장되도록 배치된다. 제1 필드플레이트(266)는 게이트전극(264)과 동일한 물질, 예컨대 불순물이 도핑된 폴리실리콘으로 이루어진다.
소자분리층(250) 위에는 제2 필드플레이트(274)가 제1 절연층(272)을 개재하여 제1 필드플레이트(266)와 일정 간격 이격되도록 배치된다. n+형 드레인영역(248)과 인접한 소자분리층(250)의 단부에는 커플링게이트(278)가 제2 절연층(276)을 개재하여 배치된다. 비록 도면에 나타내지는 않았지만, 커플링게이트(278)와 제2 컨택(284) 사이에는 일정 크기의 유전율을 갖는 층간절연층(미도시)이 배치된다. 도 2에 나타낸 바와 같이, 제2 필드플레이트(274)는 커플링게이트(278)와 일정 간격(D1) 이격되면서 나란하게 배치되다가 끝단에서는 연결용 도전층(286)에 의해 커플링게이트(278)와 연결된다. 일 예에서, 제2 필드플레이트(274), 커플링게이트(278), 및 연결용 도전층(286)은 모두 게이트전극(264)과 동일한 물질, 예컨대 불순물이 도핑된 폴리실리콘으로 이루어진다. 한편 이와 같은 제2 필드플레이트(274) 및 커플링게이트(278)은, n+형 드레인영역(248)을 중심으로 상호 대칭이 되도록 반대쪽에서도 동일한 구조로 배치된다.
이와 같은 구조의 수평형 디모스 트랜지스터에 있어서, 게이트전극(264)에 문턱전압(threshold voltage) 이상의 전압이 인가되고, p+형 소스컨택영역(244) 및 n+형 드레인영역(248)에 각각 소정의 바이어스(bias)가 인가되면 n+형 소스영역(242) 내의 캐리어인 전자가 채널영역(246) 및 n-형 드리프트영역(230) 내에 형성되는 이동경로를 따라 n+형 드레인영역(248)까지 전달된다. 이와 같은 동작 과정에서, 제1 필드플레이트(266)에는 게이트전극(264)과 동일한 바이어스가 인가되며, 이에 따라 n+형 소스영역(242)과 인접한 부분이나, 또는 소자분리층(250)의 모서리 부분에 집중되는 전계는 제1 필드플레이트(266)에 의해 분산되어 소자의 브레이크다운 특성의 열화를 억제한다. 또한 커플링게이트(278)에는 제2 컨택(284)에 인가되는 바이어스가 커플링된 커플링바이어스가 인가되며, 이 커플링바이어스는 커플링게이트(278)에 연결된 제2 필드플레이트(274)에도 인가된다. 이에 따라 n+형 드레인영역(248)과 인접한 부분이나, 또는 소자분리층(250)의 모서리 부분에 집중되는 전계는 제2 필드플레이트(274) 및 커플링게이트(278)에 의해 분산되어 소자의 브레이크다운 특성의 열화를 억제한다. 결과적으로 n+형 소스영역(242) 부근에서의 전계 집중 완화를 위한 제1 필드플레이트(266)와, n+형 드레인영역(248) 부근에서의 전계 집중 완화를 위한 제2 필드플레이트(274) 및 커플링게이트(278)는 각각 독립적으로 동작하며, 상호간에 영향을 주지 않는다.
도 4 및 도 5는 본 예에 따른 수평형 디모스 트랜지스터의 커플링 게이트의 역할을 보다 상세하게 설명하기 위해 나타내 보인 도면들이다. 도 4 및 도 5에서 도 2 및 도 3과 동일한 참조부호는 동일한 요소를 나타낸다. 먼저 도 4를 참조하면, n+형 드레인영역(248)을 중심으로 양 방향으로 소자분리층(250)이 서로 대칭 구조로 배치된다. 마찬가지로 n+형 드레인영역(248) 위에 배치되는 제2 컨택(284)을 중심으로 양 방향으로 커플링게이트들(278R, 278L) 및 제2 필드플레이트들(274R, 274L)이 서로 대칭 구조로 배치된다. 참고로, 도면에 나타낸 점선(400)은, 도 2를 참조하여 설명한 바와 같이, 커플링게이트들(278R, 278L)와 제2 필드플레이트들(274R, 274L)이 단부에서 연결용 도전층(도 2의 286)에 의해 상호 연결되어 있다는 것을 나타낸다. 이에 따라 드레인전극(294)으로부터 인가되는 드레인 바이어스는 제2 컨택(284)을 통해 n+형 드레인영역(248)에 인가되고, 동시에 드레인 바이어스는 전압 커플링을 통해 커플링게이트들(278R, 278L) 및 제2 필드플레이트들(274R, 274L)에 각각 일정한 커플링비(coupling ratio)만큼 인가된다. 이때 커플링비는 제2 컨택(284)과 커플링게이트들(278R, 278L) 사이의 간격(L1, L2)에 의해 좌우된다. 즉 제2 컨택(284)과 커플링게이들트(278R, 278L) 사이의 간격(L1, L2)이 멀어질수록 커플링비는 낮아지는 반면, 제2 컨택(284)과 커플링게이트들(278R, 278L) 사이의 간격(L1, L2)이 가까워질수록 커플링비는 높아진다. 도 4에 나타낸 바와 같이, 제2 컨택(284)과 오른쪽 커플링게이트(278R) 사이의 간격(L1)과, 제2 컨택(284)과 왼쪽 커플링게이트(278L) 사이의 간격(L2)이 실질적으로 동일한 것이 이상적이며, 이 경우 제2 컨택(284)과 오른쪽 커플링게이트들(278R)이 갖는 커패시턴스(C1)와, 제2 컨택(284)과 왼쪽 커플링게이트(278L)이 갖는 커패시턴스(C2)가 실질적으로 동일해진다. 따라서 오른쪽 커플링게이트(278R)의 커플링비와 왼쪽 커플링게이트(278L)의 커플링비 또한 실질적으로 동일하게 나타난다.
그러나 도 5에 나타낸 바와 같이, 제2 컨택(284)을 중심으로 양 방향으로 커플링게이트들(278R, 278L) 및 제2 필드플레이트들(274R, 274L)이 대칭적으로 배치되지 못한 경우, 즉 제2 컨택(284)이 왼쪽 방향으로 치우치도록 배치되는 경우, 제2 컨택(284)과 오른쪽 커플링게이트(278R) 사이의 간격(L3)이 늘어나는 만큼 제2 컨택(284)과 왼쪽 커플링게이트(278L) 사이의 간격(L4)은 줄어든다. 이에 따라 제2 컨택(284)과 오른쪽 커플링게이트(278 R) 사이의 커플링비가 감소하는 만큼 제2 컨택(284)과 왼쪽 커플링게이트(278L) 사이의 커플링비는 증가한다. 결과적으로, 동일한 드레인 바이어스에 대해, 오른쪽 커플링게이트(278R) 및 오른쪽 제2 필드플레이트(274R)에 인가되는 바이어스 크기는 줄어들지만, 왼쪽 커플링게이트(278L) 및 왼쪽 제2 필드플레이트(274L)에 커플링되는 바이어스 크기는 늘어나며, 그 변화량은 실질적으로 동일하다. 이에 따라 비록 n+형 드레인영역(248)을 중심으로 오른쪽으로는 줄어든 바이어스 크기만큼 전계 집중 완화 효과가 감소되지만, 왼쪽으로는 늘어난 바이어스 크기만큼 전계 집중 완화 효과가 증가된다. 본 예에서는 제2 컨택(284)이 왼쪽으로 치우진 경우를 예로 들었지만, 제2 컨택(284)이 오른쪽으로 치우친 경우에도 동일한 원리가 적용되며, 따라서 이 경우에는 n+형 드레인영역(248)을 중심으로 왼쪽으로는 줄어든 바이어스 크기만큼 전계 집중 완화 효과가 감소되지만, 오른쪽으로는 늘어난 바이어스 크기만큼 전계 집중 완화 효과가 증가된다.
도 6 내지 도 8은 본 예에 따른 수평형 디모스 트랜지스터의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 6을 참조하면, p형으로 도핑된 기판에 p형 바디영역(220) 및 n-형 드리프트영역(230)을 형성한다. p형 바디영역(220)을 형성하기 위해서는, p형 바디영역(220)이 형성될 영역을 오픈시키는 마스크층패턴(미도시)을 이용한 p형 불순물이온 주입공정을 수행한다. 마찬가지로 n-형 드리프트영역(230)을 형성하기 위해서는, n-형 드리프트영역(230)이 형성될 영역을 오픈시키는 마스크층패턴(미도시)을 이용한 n형 불순물이온 주입공정을 수행한다. 다음에 전면에 하드마스크층패턴(410)을 형성한다. 하드마스크층패턴(410)은 소자분리층을 형성하는데 이용하기 위한 것이며, 이에 따라 소자분리층이 형성될 영역을 노출시키는 개구부들(412)을 갖는다. 일 예에서 하드마스크층패턴(410)은 나이트라이드로 형성할 수 있다. 다른 예에서, 하드마스크층패턴(410)은 옥사이드와 나이트라이드의 복합층 구조로 형성할 수도 있다.
도 7을 참조하면, 하드마스크층패턴(410)을 식각마스크로 한 식각공정을 수행하여 소자분리층 형성을 위한 트랜치(414)를 형성한다. 트랜치(414)의 깊이(D)가 너무 깊을 경우 캐리어(carrier)의 이동 경로가 길어져서 온 저항 특성이 열화되므로 적절한 깊이로 식각공정을 수행한다. 일 예에서, 트랜치(414)의 깊이(D)는 대략 3000Å 내지 5500Å이 되도록 한다. 다음에 트랜치(414) 내부가 모두 채워지도록 전면에 소자분리용 절연층(252)을 형성한다. 일 예에서 소자분리용 절연층(252)은 고밀도플라즈마(HDP; High Density Plasma) 옥사이드층으로 형성한다.
도 8을 참조하면, 평탄화를 수행하여 소자분리용 절연층(252)의 일부와 하드마스크층패턴(410)을 제거하여 소자분리층(250)을 형성한다. 다음에 전면에 절연층(261) 및 도전층(263)을 순차적으로 형성한다. 일 예에서 절연층(261)은 실리콘옥사이드로 형성하고, 도전층(263)은 불순물이 도핑된 폴리실리콘으로 형성한다. 다음에 도전층(263) 및 절연층(261)의 일부를 제거하는 패터닝을 수행하여, 도 2에 나타낸 바와 같이 게이트전극(264), 제1 필드플레이트(266), 제2 필드플레이트(274), 커플링게이트(278), 및 연결용 도전층(286)과, 그리고 게이트절연층(262), 제1 절연층(272) 및 제2 절연층(276)을 형성한다. 패터닝은, 도 2를 참조하여 설명한 바와 같이, 일 단부에서 제2 필드플레이트(274)와 커플링게이트(278)가 연결용 도전층(286)에 의해 상호 연결되는 구조가 만들어지도록 수행한다. 다음에 도 3에 나타낸 바와 같이, 제1 컨택(282) 및 제2 컨택(284)을 형성한다. 이를 위해 먼저 p+형 소스컨택영역(244) 및 n+형 드레인영역(248)의 표면을 각각 노출시키는 개구부들을 갖는 층간절연층(미도시)을 형성한다. 다음에 층간절연층 내의 개구부들을 도전층으로 채워서 제1 컨택(282) 및 제2 컨택(284)을 각각 형성한다. 다음에 통상의 메탈공정을 수행하여 제1 컨택(282) 및 제2 컨택(284)에 각각 컨택되도록 소스전극(292) 및 드레인전극(294)을 각각 형성한다.
도 9는 본 발명의 다른 예에 따른 수평형 디모스 트랜지스터의 레이아웃도이며, 도 10은 도 9의 선 X-X'을 따라 절단하여 나타내 보인 단면도이다. 도 9 및 도 10을 참조하면, 본 예에 따른 수평형 디모스 트랜지스터는, RESURF(REduced SURface Field) 구조가 채용된 경우로서, p형으로 도핑된 기판(510) 위에 상호 이격되게 배치되는 p형 바디영역(520) 및 n-형 드리프트영역(530)을 갖는다. 본 예에서는 p형 바디영역(520)과 n-형 드리프트영역(530)이 상호 이격되는 구조이지만, 경우에 따라서는 p형 바디영역(520)과 n-형 드리프트영역(530)이 상호 접할 수도 있다. 일 예에서, p형 바디영역(520)과 n-형 드리프트영역(530)은 실리콘 에피택셜층일 수 있다. p형 바디영역(520)의 표면 부분에는 n+형 소스영역(542)과, n+형 소스영역(542)으로 둘러싸이는 p+형 소스컨택영역(544)이 배치된다. p+형 소스컨택영역(544)은 제1 컨택(582)을 통해 소스전극(592)에 연결된다. 채널영역(546)은, p형 바디영역(520)의 상부와, p형 바디영역(520) 및 n-형 드리프트영역(530) 사이의 p형 기판(510)의 상부 표면영역에 형성된다. n-형 드리프트영역(530)의 상부에는 소자분리층(550)이 배치되고, 인접한 소자분리층(550) 사이에는 n+형 드레인영역(548)이 배치된다. n+형 드레인영역(548)은 제2 컨택(584)을 통해 드레인전극(594)에 연결된다. 채널영역(546) 위에는 게이트절연층(562)이 배치되고, 그 위에는 게이트전극(564)이 배치된다. 일 예에서, 게이트절연층(562)은 실리콘옥사이드로 이루어지고, 게이트전극(564)은 불순물이 도핑된 폴리실리콘으로 이루어진다. n-형 드리프트영역(530)의 표면 및 소자분리층(550)의 일부 표면 위에는 제1 필드플레이트(566)가 배치된다. 이 제1 필드플레이트(566)는 게이트전극(564)으로부터 n+형 드레인영역(548) 방향으로 연장되도록 배치된다. 제1 필드플레이트(566)는 게이트전극(564)과 동일한 물질, 예컨대 불순물이 도핑된 폴리실리콘으로 이루어진다.
소자분리층(550) 위에는 제2 필드플레이트(574)가 제1 절연층(572)을 개재하여 제1 필드플레이트(566)와 일정 간격 이격되도록 배치된다. n+형 드레인영역(548)과 인접한 소자분리층(550)의 단부에는 커플링게이트(578)가 제2 절연층(576)을 개재하여 배치된다. 비록 도면에 나타내지는 않았지만, 커플링게이트(578)와 제2 컨택(584) 사이에는 일정 크기의 유전율을 갖는 층간절연층(미도시)이 배치된다. 도 9에 나타낸 바와 같이, 제2 필드플레이트(574)는 커플링게이트(578)와 일정 간격(D2) 이격되면서 나란하게 배치되다가 끝단에서는 연결용 도전층(586)에 의해 커플링게이트(578)와 연결된다. 일 예에서, 제2 필드플레이트(574), 커플링게이트(578), 및 연결용 도전층(586)은 모두 게이트전극(564)과 동일한 물질, 예컨대 불순물이 도핑된 폴리실리콘으로 이루어진다. 한편 이와 같은 제2 필드플레이트(574) 및 커플링게이트(578)은, n+형 드레인영역(548)을 중심으로 상호 대칭이 되도록 반대쪽에서도 동일한 구조로 배치된다. n-형 드리프트영역(530) 내의 소자분리층(550) 하부에 배치되는 p형 탑(top)영역(598)을 갖는다.
이와 같은 구조의 수평형 디모스 트랜지스터에 있어서, 게이트전극(564)에 문턱전압(threshold voltage) 이상의 전압이 인가되고, p+형 소스컨택영역(544) 및 n+형 드레인영역(548)에 각각 소정의 바이어스(bias)가 인가되면 n+형 소스영역(542) 내의 캐리어인 전자가 채널영역(546) 및 n-형 드리프트영역(530) 내에 형성되는 이동경로를 따라 n+형 드레인영역(548)까지 전달된다. 이때 n-형 드리프트영역(530) 및 p형 탑영역(598) 사이의 제1 정션(J1)과, 기판(510) 및 n-형 드리프트영역(530) 사이의 제2 정션(J2)에는 역방향 바이어스(reverse bias)가 인가된다. 이 경우 제1 정션(J1) 및 제2 정션(J2)을 중심으로 수직방향으로 디플리션영역이 만들어진다. 특히 n-형 드리프트영역(530) 내에서의 디플리션영역은 위의 제1 정션(J1)으로부터 뿐만 아니라 아래의 제2 정션(J2)으로부터도 만들어지므로 빠른 시간 내에 완전히 디플리션된다. 이와 같이 n-형 드리프트영역(530)이 완전히 디플리션되면, n+형 소스영역(542)와 n+형 드레인영역(548) 사이의 표면 전계분포가 균일하게 형성되게 되어 소자의 브레이크다운 전압이 증가한다.
한편, 이와 같은 동작 과정에서, 제1 필드플레이트(566)에는 게이트전극(564)과 동일한 바이어스가 인가되며, 이에 따라 n+형 소스영역(542)과 인접한 부분이나, 또는 소자분리층(550)의 모서리 부분에 집중되는 전계는 제1 필드플레이트(566)에 의해 분산되어 소자의 브레이크다운 특성의 열화를 억제한다. 또한 커플링게이트(578)에는 제2 컨택(584)에 인가되는 바이어스가 커플링된 커플링바이어스가 인가되며, 이 커플링바이어스는 커플링게이트(578)에 연결된 제2 필드플레이트(574)에도 인가된다. 이에 따라 n+형 드레인영역(548)과 인접한 부분이나, 또는 소자분리층(550)의 모서리 부분에 집중되는 전계는 제2 필드플레이트(574) 및 커플링게이트(578)에 의해 분산되어 소자의 브레이크다운 특성의 열화를 억제한다. 결과적으로 n+형 소스영역(542) 부근에서의 전계 집중 완화를 위한 제1 필드플레이트(566)와, n+형 드레인영역(548) 부근에서의 전계 집중 완화를 위한 제2 필드플레이트(574) 및 커플링게이트(578)는 각각 독립적으로 동작하며, 상호간에 영향을 주지 않는다. 또한 본 예에 따른 수평형 디모스 트랜지스터의 경우도, 도 4 및 도 5를 참조하여 설명한 바와 동일하게, 제2 컨택(584)이 왼쪽 또는 오른쪽으로 치우치더라도 n+형 드레인영역(548)을 중심으로 어느 한쪽으로는 줄어든 바이어스 크기만큼 전계 집중 완화 효과가 감소되지만, 반대의 다른 한쪽으로는 늘어난 바이어스 크기만큼 전계 집중 완화 효과가 증가된다.
도 11은 본 발명의 또 다른 예에 따른 수평형 디모스 트랜지스터의 레이아웃도이며, 도 12는 도 11의 선 XII-XII'을 따라 절단하여 나타내 보인 단면도이다. 도 11 및 도 12를 참조하면, 본 예에 따른 수평형 디모스 트랜지스터는, p형으로 도핑된 기판(610) 위에 상호 이격되게 배치되는 p형 바디영역(620) 및 n-형 드리프트영역(630)을 갖는다. 일 예에서, p형 바디영역(620)과 n-형 드리프트영역(630)은 실리콘 에피택셜층일 수 있다. p형 바디영역(620)의 표면 부분에는 n+형 소스영역(642)과, n+형 소스영역(642)으로 둘러싸이는 p+형 소스컨택영역(644)이 배치된다. p+형 소스컨택영역(644)은 제1 컨택(682)을 통해 소스전극(692)에 연결된다. 채널영역(646)은, p형 바디영역(620)의 상부 표면영역에 형성된다. n-형 드리프트영역(630)의 상부 일정 영역에는 소자분리층(650)이 배치되고, 인접한 소자분리층(650) 사이에는 n+형 드레인영역(648)이 배치된다. n+형 드레인영역(648)은 제2 컨택(684)을 통해 드레인전극(694)에 연결된다. 본 예에 따른 수평형 디모스 트랜지스터는, 확장된(extended) 드레인영역을 갖는 경우로서, n-형 확장된 드레인영역(698)은, n-형 드리프트영역(630) 내에서는 n+형 드레인영역(648) 및 소자분리층(650)을 둘러싸며, 측면으로는 n-형 드리프트영역(630) 밖으로 연장되어 p형 바디영역(620)과 접하도록 배치된다. 채널영역(646) 위에는 게이트절연층(662)이 배치되고, 그 위에는 게이트전극(664)이 배치된다. 일 예에서, 게이트절연층(662)은 실리콘옥사이드로 이루어지고, 게이트전극(664)은 불순물이 도핑된 폴리실리콘으로 이루어진다. n-형 드리프트영역(630)의 표면 및 소자분리층(650)의 일부 표면 위에는 제1 필드플레이트(666)가 배치된다. 이 제1 필드플레이트(666)는 게이트전극(664)으로부터 n+형 드레인영역(648) 방향으로 연장되도록 배치된다. 제1 필드플레이트(666)는 게이트전극(664)과 동일한 물질, 예컨대 불순물이 도핑된 폴리실리콘으로 이루어진다.
소자분리층(650) 위에는 제2 필드플레이트(674)가 제1 절연층(672)을 개재하여 제1 필드플레이트(666)와 일정 간격 이격되도록 배치된다. n+형 드레인영역(648)과 인접한 소자분리층(650)의 단부에는 커플링게이트(678)가 제2 절연층(676)을 개재하여 배치된다. 비록 도면에 나타내지는 않았지만, 커플링게이트(678)와 제2 컨택(684) 사이에는 일정 크기의 유전율을 갖는 층간절연층(미도시)이 배치된다. 도 11에 나타낸 바와 같이, 제2 필드플레이트(674)는 커플링게이트(678)와 일정 간격(D3) 이격되면서 나란하게 배치되다가 끝단에서는 연결용 도전층(686)에 의해 커플링게이트(678)와 연결된다. 일 예에서, 제2 필드플레이트(674), 커플링게이트(678), 및 연결용 도전층(686)은 모두 동일한 물질, 예컨대 불순물이 도핑된 폴리실리콘으로 이루어진다. 한편 이와 같은 제2 필드플레이트(674) 및 커플링게이트(678)은, n+형 드레인영역(648)을 중심으로 상호 대칭이 되도록 반대쪽에서도 동일한 구조로 배치된다.
이와 같은 구조의 수평형 디모스 트랜지스터에 있어서, 게이트전극(664)에 문턱전압(threshold voltage) 이상의 전압이 인가되고, p+형 소스컨택영역(644) 및 n+형 드레인영역(648)에 각각 소정의 바이어스(bias)가 인가되면 n+형 소스영역(642) 내의 캐리어인 전자가 채널영역(646) 및 n-형 확장된 드레인영역(698) 내에 형성되는 이동경로를 따라 n+형 드레인영역(648)까지 전달된다. 이와 같은 동작 과정에서, 제1 필드플레이트(666)에는 게이트전극(664)과 동일한 바이어스가 인가되며, 이에 따라 n+형 소스영역(642)과 인접한 부분이나, 또는 소자분리층(650)의 모서리 부분에 집중되는 전계는 제1 필드플레이트(666)에 의해 분산되어 소자의 브레이크다운 특성의 열화를 억제한다. 또한 커플링게이트(678)에는 제2 컨택(684)에 인가되는 바이어스가 커플링된 바이어스가 인가되며, 이 바이어스는 커플링게이트(678)에 연결된 제2 필드플레이트(674)에도 인가된다. 이에 따라 n+형 드레인영역(648)과 인접한 부분이나, 또는 소자분리층(650)의 모서리 부분에 집중되는 전계는 제2 필드플레이트(674) 및 커플링게이트(678)에 의해 분산되어 소자의 브레이크다운 특성의 열화를 억제한다. 결과적으로 n+형 소스영역(642) 부근에서의 전계 집중 완화를 위한 제1 필드플레이트(666)와, n+형 드레인영역(648) 부근에서의 전계 집중 완화를 위한 제2 필드플레이트(674) 및 커플링게이트(678)는 각각 독립적으로 동작하며, 상호간에 영향을 주지 않는다. 또한 본 예에 따른 수평형 디모스 트랜지스터의 경우도, 도 4 및 도 5를 참조하여 설명한 바와 동일하게, 제2 컨택(684)이 왼쪽 또는 오른쪽으로 치우치더라도 n+형 드레인영역(648)을 중심으로 어느 한쪽으로는 줄어든 바이어스 크기만큼 전계 집중 완화 효과가 감소되지만, 반대의 다른 한쪽으로는 늘어난 바이어스 크기만큼 전계 집중 완화 효과가 증가된다.
210...기판 220...p형 바디영역
230...n-형 드리프트영역 242...n+형 소스영역
244...p+형 소스컨택영역 246...채널영역
248...n+형 드레인영역 250...소자분리층
262...게이트절연층 264...게이트전극
266...제1 필드플레이트 272...제1 절연층
274...제2 필드플레이트 276...제2 절연층
278...커플링게이트 282...제1 컨택
284...제2 컨택 292...소스전극
294...드레인전극 598...p형 탑영역
698...확장된 드레인영역

Claims (25)

  1. 제1 도전형의 기판;
    상기 기판 위에 배치되는 제2 도전형의 드리프트영역 및 제1 도전형의 바디영역;
    성기 바디영역의 상부 일정영역에 배치되는 제2 도전형의 소스영역;
    상기 드리프트영역의 상부 일정영역에 배치되는 제2 도전형의 드레인영역;
    상기 드리프트영역의 상부 일정영역에서 상기 드레인영역에 인접되도록 배치되는 소자분리층;
    상기 바디영역 위에 배치되는 게이트절연층 및 게이트전극;
    상기 소자분리층과 일정 부분 중첩되도록 게이트전극으로부터 연장되는 제1 필드플레이트;
    상기 소자분리층 위에서 상기 제1 필드플레이트와 이격되도록 배치되는 제2 필드플레이트; 및
    상기 드레인영역에 인접되면서 상기 제1 필드플레이트와 나란하게 배치되되, 상기 제1 필드플레이트와는 일단에서 상호 연결되는 커플링게이트를 포함하는 수평형 디모스 트랜지스터.
  2. 제1항에 있어서,
    상기 커플링게이트 및 제2 필드플레이트는, 상기 드레인영역을 중심으로 양 방향으로 대칭이 되도록 배치되는 수평형 디모스 트랜지스터.
  3. 제1항에 있어서,
    상기 커플링게이트는, 상기 드레인영역에 인가되는 바이어스에 일정 비율만큼 커플링되는 바이어스를 인가받는 수평형 디모스 트랜지스터.
  4. 제1항에 있어서,
    상기 커플링게이트 및 제2 필드플레이트는, 상기 게이트전극과 동일한 물질층으로 이루어지는 수평형 디모스 트랜지스터.
  5. 제1항에 있어서,
    상기 커플링게이트 및 제2 필드플레이트는, 폴리실리콘층으로 이루어지는 수평형 디모스 트랜지스터.
  6. 제1항에 있어서,
    상기 제2 필드플레이트 하부에 배치되는 제1 절연층; 및
    상기 커플링게이트 하부에 배치되는 제2 절연층을 더 포함하는 수평형 디모스 트랜지스터.
  7. 제6항에 있어서,
    상기 제1 절연층 및 제2 절연층은 옥사이드층으로 이루어지는 수평형 디모스 트랜지스터.
  8. 제1항에 있어서,
    상기 소스영역에 컨택되는 제1 컨택; 및
    상기 드레인영역에 컨택되는 제2 컨택을 더 포함하는 수평형 디모스 트랜지스터.
  9. 제1 도전형의 기판;
    상기 기판 위에 배치되는 제2 도전형의 드리프트영역 및 제1 도전형의 바디영역;
    성기 바디영역의 상부 일정영역에 배치되는 제2 도전형의 소스영역;
    상기 드리프트영역의 상부 일정영역에 배치되는 제2 도전형의 드레인영역;
    상기 드리프트영역의 상부 일정영역에서 상기 드레인영역에 인접되도록 배치되는 소자분리층;
    상기 드리프트영역 내의 상기 소자분리층 하부에 배치되는 제1 도전형의 탑영역;
    상기 바디영역 위에 배치되는 게이트절연층 및 게이트전극;
    상기 소자분리층과 일정 부분 중첩되도록 게이트전극으로부터 연장되는 제1 필드플레이트;
    상기 소자분리층 위에서 상기 제1 필드플레이트와 이격되도록 배치되는 제2 필드플레이트; 및
    상기 드레인영역에 인접되면서 상기 제1 필드플레이트와 나란하게 배치되되, 상기 제1 필드플레이트와는 일단에서 상호 연결되는 커플링게이트를 포함하는 수평형 디모스 트랜지스터.
  10. 제9항에 있어서,
    상기 커플링게이트 및 제2 필드플레이트는, 상기 드레인영역을 중심으로 양 방향으로 대칭이 되도록 배치되는 수평형 디모스 트랜지스터.
  11. 제9항에 있어서,
    상기 커플링게이트는, 상기 드레인영역에 인가되는 바이어스에 일정 비율만큼 커플링되는 바이어스를 인가받는 수평형 디모스 트랜지스터.
  12. 제9항에 있어서,
    상기 커플링게이트 및 제2 필드플레이트는, 상기 게이트전극과 동일한 물질층으로 이루어지는 수평형 디모스 트랜지스터.
  13. 제9항에 있어서,
    상기 커플링게이트 및 제2 필드플레이트는, 폴리실리콘층으로 이루어지는 수평형 디모스 트랜지스터.
  14. 제9항에 있어서,
    상기 제2 필드플레이트 하부에 배치되는 제1 절연층; 및
    상기 커플링게이트 하부에 배치되는 제2 절연층을 더 포함하는 수평형 디모스 트랜지스터.
  15. 제14항에 있어서,
    상기 제1 절연층 및 제2 절연층은 옥사이드층으로 이루어지는 수평형 디모스 트랜지스터.
  16. 제9항에 있어서,
    상기 소스영역에 컨택되는 제1 컨택; 및
    상기 드레인영역에 컨택되는 제2 컨택을 더 포함하는 수평형 디모스 트랜지스터.
  17. 제1 도전형의 기판;
    상기 기판 위에 배치되는 제2 도전형의 드리프트영역 및 제1 도전형의 바디영역;
    성기 바디영역의 상부 일정영역에 배치되는 제2 도전형의 소스영역;
    상기 드리프트영역의 상부 일정영역에 배치되는 제2 도전형의 드레인영역;
    상기 드리프트영역의 상부 일정영역에서 상기 드레인영역에 인접되도록 배치되는 소자분리층;
    상기 드레인영역 및 소자분리층을 둘러싸면서 상기 바디영역과 접하도록 배치되는 제2 도전형의 확장된 드레인영역;
    상기 바디영역 위에 배치되는 게이트절연층 및 게이트전극;
    상기 소자분리층과 일정 부분 중첩되도록 게이트전극으로부터 연장되는 제1 필드플레이트;
    상기 소자분리층 위에서 상기 제1 필드플레이트와 이격되도록 배치되는 제2 필드플레이트; 및
    상기 드레인영역에 인접되면서 상기 제1 필드플레이트와 나란하게 배치되되, 상기 제1 필드플레이트와는 일단에서 상호 연결되는 커플링게이트를 포함하는 수평형 디모스 트랜지스터.
  18. 제17항에 있어서,
    상기 커플링게이트 및 제2 필드플레이트는, 상기 드레인영역을 중심으로 양 방향으로 대칭이 되도록 배치되는 수평형 디모스 트랜지스터.
  19. 제17항에 있어서,
    상기 커플링게이트는, 상기 드레인영역에 인가되는 바이어스에 일정 비율만큼 커플링되는 바이어스를 인가받는 수평형 디모스 트랜지스터.
  20. 제17항에 있어서,
    상기 커플링게이트 및 제2 필드플레이트는, 상기 게이트전극과 동일한 물질층으로 이루어지는 수평형 디모스 트랜지스터.
  21. 제17항에 있어서,
    상기 커플링게이트 및 제2 필드플레이트는, 폴리실리콘층으로 이루어지는 수평형 디모스 트랜지스터.
  22. 제17항에 있어서,
    상기 제2 필드플레이트 하부에 배치되는 제1 절연층; 및
    상기 커플링게이트 하부에 배치되는 제2 절연층을 더 포함하는 수평형 디모스 트랜지스터.
  23. 제22항에 있어서,
    상기 제1 절연층 및 제2 절연층은 옥사이드층으로 이루어지는 수평형 디모스 트랜지스터.
  24. 상기 소스영역에 컨택되는 제1 컨택; 및
    상기 드레인영역에 컨택되는 제2 컨택을 더 포함하는 수평형 디모스 트랜지스터.
  25. 제1 도전형의 기판 위에 제2 도전형의 드리프트영역 및 제1 도전형의 바디영역을 형성하는 단계;
    성기 바디영역의 상부 일정영역 및 상기 드리프트영역의 상부 일정영역에 각각 제2 도전형의 소스영역 및 제2 도전형의 드레인영역을 형성하는 단계;
    상기 드리프트영역의 상부 일정영역에서 상기 드레인영역에 인접되도록 소자분리층을 형성하는 단계;
    상기 바디영역 위에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 위에 게이트전극과, 상기 소자분리층과 일정 부분 중첩되도록 게이트전극으로부터 연장되는 제1 필드플레이트를 형성하는 단계;
    상기 소자분리층 위에서 상기 제1 필드플레이트와 이격되도록 제2 필드플레이트를 형성하는 단계; 및
    상기 드레인영역에 인접되면서 상기 제1 필드플레이트와 나란하게 배치되되, 상기 제1 필드플레이트와는 일단에서 상호 연결되는 커플링게이트를 형성하는 단계를 포함하는 수평형 디모스 트랜지스터 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150115361A1 (en) * 2013-10-30 2015-04-30 Himax Technologies Limited Lateral Diffused Metal Oxide Semiconductor
US10217860B2 (en) 2015-09-11 2019-02-26 Nxp Usa, Inc. Partially biased isolation in semiconductor devices
US10297676B2 (en) * 2015-09-11 2019-05-21 Nxp Usa, Inc. Partially biased isolation in semiconductor device
KR102286013B1 (ko) * 2015-10-07 2021-08-05 에스케이하이닉스 시스템아이씨 주식회사 트랜치 절연 필드플레이트 및 금속 필드플레이트를 갖는 수평형 고전압 집적소자
US9799764B2 (en) * 2015-12-31 2017-10-24 Sk Hynix System Ic Inc. Lateral power integrated devices having low on-resistance
JP6707439B2 (ja) * 2016-11-21 2020-06-10 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
DE102017130213B4 (de) * 2017-12-15 2021-10-21 Infineon Technologies Ag Planarer feldeffekttransistor
JP6997033B2 (ja) * 2018-04-24 2022-01-17 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
DE102018116332B4 (de) * 2018-07-05 2022-02-24 Infineon Technologies Ag Leistungshalbleitervorrichtung
CN109244140A (zh) * 2018-09-29 2019-01-18 上海华虹宏力半导体制造有限公司 Ldmos器件及其制造方法
CN111092123A (zh) * 2019-12-10 2020-05-01 杰华特微电子（杭州）有限公司 横向双扩散晶体管及其制造方法
CN116525659B (zh) * 2023-07-03 2023-09-12 北京智芯微电子科技有限公司 纵向栅ldmosfet器件及制造方法、功率芯片
CN116960183B (zh) * 2023-07-27 2024-05-17 荣芯半导体(淮安)有限公司 包含ldmos晶体管的半导体器件
CN117613072A (zh) * 2024-01-19 2024-02-27 粤芯半导体技术股份有限公司 半导体器件及其制备方法
CN117790579B (zh) * 2024-02-27 2024-05-17 合肥晶合集成电路股份有限公司 一种ldmos结构以及制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5514608A (en) * 1991-05-06 1996-05-07 Siliconix Incorporated Method of making lightly-doped drain DMOS with improved breakdown characteristics
US20060033156A1 (en) * 2004-08-16 2006-02-16 Chih-Feng Huang High voltage and low on-resistance LDMOS transistor having radiation structure and isolation effect

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4890146A (en) * 1987-12-16 1989-12-26 Siliconix Incorporated High voltage level shift semiconductor device
KR100302611B1 (ko) * 1999-06-07 2001-10-29 김영환 고전압 반도체 소자 및 그 제조방법
KR100628250B1 (ko) 2005-09-28 2006-09-27 동부일렉트로닉스 주식회사 전력용 반도체 소자 및 그의 제조방법
KR100731054B1 (ko) 2005-10-28 2007-06-22 동부일렉트로닉스 주식회사 전력용 반도체 소자 및 그의 제조방법
US8035140B2 (en) * 2007-07-26 2011-10-11 Infineon Technologies Ag Method and layout of semiconductor device with reduced parasitics
US8610206B2 (en) * 2011-02-18 2013-12-17 Macronix International Co., Ltd. Split-gate lateral diffused metal oxide semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5514608A (en) * 1991-05-06 1996-05-07 Siliconix Incorporated Method of making lightly-doped drain DMOS with improved breakdown characteristics
US20060033156A1 (en) * 2004-08-16 2006-02-16 Chih-Feng Huang High voltage and low on-resistance LDMOS transistor having radiation structure and isolation effect

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Publication number Publication date
KR101864889B1 (ko) 2018-06-05
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US20160211366A1 (en) 2016-07-21

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