JPH0541457A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0541457A JPH0541457A JP3196345A JP19634591A JPH0541457A JP H0541457 A JPH0541457 A JP H0541457A JP 3196345 A JP3196345 A JP 3196345A JP 19634591 A JP19634591 A JP 19634591A JP H0541457 A JPH0541457 A JP H0541457A
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- insulating film
- forming
- insulation film
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【構成】ｎ+ 拡散層１２、ゲート電極１５を設けた半導
体チップ上に第１の絶縁膜１３を形成し、等方性エッチ
ングと異方性エッチングを順次に行なってコンタクトホ
ールを形成し、リフローを行なった後、第２の絶縁膜１
７をコンタクトホール側壁に形成する。 【効果】コンタクトホールのエッジをなめらかにでき配
線層の断線を防止できる。
体チップ上に第１の絶縁膜１３を形成し、等方性エッチ
ングと異方性エッチングを順次に行なってコンタクトホ
ールを形成し、リフローを行なった後、第２の絶縁膜１
７をコンタクトホール側壁に形成する。 【効果】コンタクトホールのエッジをなめらかにでき配
線層の断線を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、コンタクトホールに形成方法に関する。
に関し、特に、コンタクトホールに形成方法に関する。
【０００２】
【従来の技術】従来の半導体装置におけるコンタクトホ
ールの形成方法の代表例について、図面を参照して説明
する。
ールの形成方法の代表例について、図面を参照して説明
する。
【０００３】図８から図１１は、従来の製造工程をｎ型
ＭＯＳＦＥＴに適用した場合の例であり、工程毎の縦断
面図を示している。
ＭＯＳＦＥＴに適用した場合の例であり、工程毎の縦断
面図を示している。
【０００４】まず、図８に示す如く、表面領域内にｎ+
拡散層２２が形成され、表面上にゲート絶縁膜２４を介
してゲート電極２５が形成されたＰ型半導体基板２１を
準備し、この半導体基板上にボロンリンガラス（以下Ｂ
ＰＳＧという）をＣＶＤ法により堆積して、ＢＰＳＧ絶
縁膜２３ａを形成する。このままでは、配線材料のカバ
レッジが悪くなるので、ＢＰＳＧ絶縁膜２３ａを加熱し
て流動化処理（以下、リフロー処理という）を行ない、
図９に示すように平滑化されたＢＰＳＧ絶縁膜２３を形
成する。
拡散層２２が形成され、表面上にゲート絶縁膜２４を介
してゲート電極２５が形成されたＰ型半導体基板２１を
準備し、この半導体基板上にボロンリンガラス（以下Ｂ
ＰＳＧという）をＣＶＤ法により堆積して、ＢＰＳＧ絶
縁膜２３ａを形成する。このままでは、配線材料のカバ
レッジが悪くなるので、ＢＰＳＧ絶縁膜２３ａを加熱し
て流動化処理（以下、リフロー処理という）を行ない、
図９に示すように平滑化されたＢＰＳＧ絶縁膜２３を形
成する。
【０００５】次にリソグラフィー工程を経てＢＰＳＧ絶
縁膜の所望の個所にコンタクトホールを形成する。まず
フッ酸を用いた等方性のエッチング（ウエットエッチ）
によりエッチングしてコンタクトホールの上部を形成し
たのち、リアクティブイオンエッチ（ドライエッチ）技
術を用いた異方性のエッチングによりそれぞれｎ+ 拡散
層２２上とゲート電極２５上へ達する孔を形成してコン
タクトホールの下部を形成する。次に、アルミニウム配
線のステップカバレッジ改善の為に、図１０に示すよう
に、コンタクトのエッジ２６をリフロー処理し、アルミ
ニウム膜を堆積した後、これをパターニングして、アル
ミニウム配線２８を形成する。
縁膜の所望の個所にコンタクトホールを形成する。まず
フッ酸を用いた等方性のエッチング（ウエットエッチ）
によりエッチングしてコンタクトホールの上部を形成し
たのち、リアクティブイオンエッチ（ドライエッチ）技
術を用いた異方性のエッチングによりそれぞれｎ+ 拡散
層２２上とゲート電極２５上へ達する孔を形成してコン
タクトホールの下部を形成する。次に、アルミニウム配
線のステップカバレッジ改善の為に、図１０に示すよう
に、コンタクトのエッジ２６をリフロー処理し、アルミ
ニウム膜を堆積した後、これをパターニングして、アル
ミニウム配線２８を形成する。
【０００６】つまり従来のコンタクトホールの形成方法
は、ウェットエッチングとコンタクトリフロー処理を組
合せて、導体配線のステップカバレッジを改善しようと
している。しかし、この方法ではコンタクトのエッジ２
６の丸め効果は確認できるものの、コンタクトリフロー
なしの場合のステップカバレッジが約１０％で、コンタ
クトリフローを行っても約１３％で約３％しか導体配線
のステップカバレッジ改善に効果を示していない。その
結果、ゲート電極２５上のような比較的深いコンタクト
では、アルミニウム配線２８が断線する可能性をもって
いる。
は、ウェットエッチングとコンタクトリフロー処理を組
合せて、導体配線のステップカバレッジを改善しようと
している。しかし、この方法ではコンタクトのエッジ２
６の丸め効果は確認できるものの、コンタクトリフロー
なしの場合のステップカバレッジが約１０％で、コンタ
クトリフローを行っても約１３％で約３％しか導体配線
のステップカバレッジ改善に効果を示していない。その
結果、ゲート電極２５上のような比較的深いコンタクト
では、アルミニウム配線２８が断線する可能性をもって
いる。
【０００７】
【発明が解決しようとする課題】上述した従来の製造方
法では、ゲート電極２５上などに形成する深いコンタク
トホールでは、導体膜のステップカバレッジが悪く、断
線する可能性をもっている。そこで、従来は、カバレッ
ジ改善の方法としてコンタクトホール形成後、コンタク
トリフロー処理を行い、コンタクトのエッジ２６に丸み
をもたせている。しかし、コンタクトリフロー処理は、
開口部のエッジ２６の丸め効果はあるが、コンタクトリ
フロー処理なしの場合と比較して、約３％しか改善され
ておらず、ステップカバレッジの改善にはあまり効果を
示さない。また、スタック型キャパシタを有するＭＯＳ
メモリ等では、その構造上、上層部へストレージキャパ
シタが形成され、かつ、スタック電極の膜厚を厚くして
ストレージ容量をできるだけ多く稼ぐ方法を用いている
為、絶縁層間膜の膜厚が厚くなり、さらにコンタクトの
アスペクト比（コンタクトの深さと底面寸法の比）が高
くなり、コンタクトのステップカバレッジはさらに悪
く、コンタクトリフローだけでは、配線層が断線する危
険性を有している。
法では、ゲート電極２５上などに形成する深いコンタク
トホールでは、導体膜のステップカバレッジが悪く、断
線する可能性をもっている。そこで、従来は、カバレッ
ジ改善の方法としてコンタクトホール形成後、コンタク
トリフロー処理を行い、コンタクトのエッジ２６に丸み
をもたせている。しかし、コンタクトリフロー処理は、
開口部のエッジ２６の丸め効果はあるが、コンタクトリ
フロー処理なしの場合と比較して、約３％しか改善され
ておらず、ステップカバレッジの改善にはあまり効果を
示さない。また、スタック型キャパシタを有するＭＯＳ
メモリ等では、その構造上、上層部へストレージキャパ
シタが形成され、かつ、スタック電極の膜厚を厚くして
ストレージ容量をできるだけ多く稼ぐ方法を用いている
為、絶縁層間膜の膜厚が厚くなり、さらにコンタクトの
アスペクト比（コンタクトの深さと底面寸法の比）が高
くなり、コンタクトのステップカバレッジはさらに悪
く、コンタクトリフローだけでは、配線層が断線する危
険性を有している。
【０００８】本発明の目的は、導体膜のステップカバレ
ッジを改善した信頼性の高い半導体装置を実現できる製
造方法を提供することにある。
ッジを改善した信頼性の高い半導体装置を実現できる製
造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体チップの所定の導電層上に、リン又は
ボロンを含有する酸化シリコン膜よりなる第１の絶縁膜
を被着し、加熱してリフローする工程と、前記第１の絶
縁膜の所望の個所に、等方性エッチングと、異方性のエ
ッチングを順次行うことにより、コンタクトホールを形
成する工程と、前記コンタクトホール周辺の前記第１の
絶縁膜を加熱してリフローする工程と、第２の絶縁膜を
形成する工程と、異方性のエッチバック工程により、前
記コンタクトホールの側壁部のみに前記第２の絶縁膜を
残留させる工程と、導体膜を被着しパターニングして配
線層を形成する工程とを含むというものである。
造方法は、半導体チップの所定の導電層上に、リン又は
ボロンを含有する酸化シリコン膜よりなる第１の絶縁膜
を被着し、加熱してリフローする工程と、前記第１の絶
縁膜の所望の個所に、等方性エッチングと、異方性のエ
ッチングを順次行うことにより、コンタクトホールを形
成する工程と、前記コンタクトホール周辺の前記第１の
絶縁膜を加熱してリフローする工程と、第２の絶縁膜を
形成する工程と、異方性のエッチバック工程により、前
記コンタクトホールの側壁部のみに前記第２の絶縁膜を
残留させる工程と、導体膜を被着しパターニングして配
線層を形成する工程とを含むというものである。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１〜図８は、本発明の一実施例の説明に
使用する工程順断面図で、ｎ型ＭＯＳＦＥＴに適用した
場合のものである。
使用する工程順断面図で、ｎ型ＭＯＳＦＥＴに適用した
場合のものである。
【００１２】まず、図１に示す如く、ｐ型半導体基板１
１の主表面にヒ素を拡散して形成したｎ+ 拡散層１２
と、熱酸化法によりｐ型半導体基板１１の主表面を酸化
して形成したゲート絶縁膜１４と、ゲート絶縁膜１４上
にＣＶＤ法により堆積したポリシリコンをフォトリソグ
ラフィ技術を用いてパターニングして、ゲート電極１５
を形成した半導体チップを準備する。次に、この半導体
チップ上に、リン、ボロンをそれぞれ５〜１０モル％の
濃度で含むＢＰＳＧを、ＣＶＤ法により１．０μｍの膜
厚で被着し、ＢＰＳＧ絶縁膜１３ａを形成する。
１の主表面にヒ素を拡散して形成したｎ+ 拡散層１２
と、熱酸化法によりｐ型半導体基板１１の主表面を酸化
して形成したゲート絶縁膜１４と、ゲート絶縁膜１４上
にＣＶＤ法により堆積したポリシリコンをフォトリソグ
ラフィ技術を用いてパターニングして、ゲート電極１５
を形成した半導体チップを準備する。次に、この半導体
チップ上に、リン、ボロンをそれぞれ５〜１０モル％の
濃度で含むＢＰＳＧを、ＣＶＤ法により１．０μｍの膜
厚で被着し、ＢＰＳＧ絶縁膜１３ａを形成する。
【００１３】このＢＰＳＧ絶縁膜１３ａに９００℃のＮ
2 ガス雰囲気中で１０分間リフロー処理を施して、図２
に示すように表面がなめらかな第１の絶縁膜１３を形成
する。
2 ガス雰囲気中で１０分間リフロー処理を施して、図２
に示すように表面がなめらかな第１の絶縁膜１３を形成
する。
【００１４】次に、図３に示すように、リソグラフィー
工程を経て、第１の絶縁膜１３の所望の個所にコンタク
トホールを形成する。コンタクトのエッチングは、まず
希フッ酸を用いた等方性のエッチングにより深さ約３０
０ｎｍエッチングし、引き続きリアクティブイオンエッ
チ技術を用いた異方性エッチングを行い上方で広がった
コンタクトホールを形成する。
工程を経て、第１の絶縁膜１３の所望の個所にコンタク
トホールを形成する。コンタクトのエッチングは、まず
希フッ酸を用いた等方性のエッチングにより深さ約３０
０ｎｍエッチングし、引き続きリアクティブイオンエッ
チ技術を用いた異方性エッチングを行い上方で広がった
コンタクトホールを形成する。
【００１５】次に、図４に示すように、コンタクトホー
ル上部のエッジ１６に丸みを持たせる為に、再びリフロ
ー処理を行なう。すなわち、８５０℃のＮ2ガス雰囲気
中で１０分間熱処理を行なう。
ル上部のエッジ１６に丸みを持たせる為に、再びリフロ
ー処理を行なう。すなわち、８５０℃のＮ2ガス雰囲気
中で１０分間熱処理を行なう。
【００１６】次に、図５に示すように、ＣＶＤ技術を用
い、条件を８５０℃の減圧雰囲気に設定し、第２の絶縁
膜１７として、良好なカバレッジの酸化シリコン膜（Ｓ
ｉＯ2 ）を厚さ１５０ｎｍ被着する。また、第２の絶縁
膜１７の形成は前述のような減圧ＣＶＤ法にかぎられる
ものではなく、カバレッジに優れたものであればＳｉ
（ＯＣ2 Ｈ5 ）4 ガスを用いたＣＶＤ法等、他の被着方
法を用いてもよい。
い、条件を８５０℃の減圧雰囲気に設定し、第２の絶縁
膜１７として、良好なカバレッジの酸化シリコン膜（Ｓ
ｉＯ2 ）を厚さ１５０ｎｍ被着する。また、第２の絶縁
膜１７の形成は前述のような減圧ＣＶＤ法にかぎられる
ものではなく、カバレッジに優れたものであればＳｉ
（ＯＣ2 Ｈ5 ）4 ガスを用いたＣＶＤ法等、他の被着方
法を用いてもよい。
【００１７】次に図６に示すようにリアクティブイオン
エッチング法を用いて全面エッチバックを、コンタクト
部の半導体基板１１のｎ+ 拡散層１２が露出するまで行
う。これにより、コンタクトホールの側壁面のみに第２
の絶縁膜１７を残留させることができ、コンタクトリフ
ローによって形成されたエッジ１６の丸みを反映し、か
つ、コンタクトリフローによるエッジ１６の丸みよりさ
らになだらかなテーパーを得ることができる。
エッチング法を用いて全面エッチバックを、コンタクト
部の半導体基板１１のｎ+ 拡散層１２が露出するまで行
う。これにより、コンタクトホールの側壁面のみに第２
の絶縁膜１７を残留させることができ、コンタクトリフ
ローによって形成されたエッジ１６の丸みを反映し、か
つ、コンタクトリフローによるエッジ１６の丸みよりさ
らになだらかなテーパーを得ることができる。
【００１８】次に、シリコン，銅を０．５〜２％含むア
ルミニウム膜をスパッタ法で厚さ５００ｎｍ被着し、図
７に示すように、リソグラフィー技術、及び塩素ガスを
用いた異方性ドライエッチの技術を用い、レジストマス
クと概略等しい寸法のアルミニウム配線１８を形成す
る。
ルミニウム膜をスパッタ法で厚さ５００ｎｍ被着し、図
７に示すように、リソグラフィー技術、及び塩素ガスを
用いた異方性ドライエッチの技術を用い、レジストマス
クと概略等しい寸法のアルミニウム配線１８を形成す
る。
【００１９】以上のように、コンタクトリフローによる
開口のエッジ１６の丸め効果と第２の絶縁膜１７のエッ
チバックを組合せることにより良好なテーパーコンタク
トの形成を得ることができた。これにより、コンタクト
側面のテーパーの角度が水平面より９０°から５５°程
度まで所望の角度を設定できるのでコンタクトのステッ
パカバレッジが２０％〜５０％に改善できた。従って、
導体膜のステップカバレッジの悪さによる配線層の断線
が著しく改善される。
開口のエッジ１６の丸め効果と第２の絶縁膜１７のエッ
チバックを組合せることにより良好なテーパーコンタク
トの形成を得ることができた。これにより、コンタクト
側面のテーパーの角度が水平面より９０°から５５°程
度まで所望の角度を設定できるのでコンタクトのステッ
パカバレッジが２０％〜５０％に改善できた。従って、
導体膜のステップカバレッジの悪さによる配線層の断線
が著しく改善される。
【００２０】なお、以上の実施例では、第１の絶縁膜形
成材料としてＢＰＳＧを用いていたが、本発明はこれに
限定されるものではなく、他のリフロー性のよいガラス
材料、たとえばリンガラス（ＰＳＧ）、ボロンガラス
（ＢＳＧ）等を用いることができる。また、１つの材料
による単相構造にする必要もなく、多層構造を用いてよ
もい。ただし、この場合、最上層はリフロー性のよいガ
ラス材料である必要がある。
成材料としてＢＰＳＧを用いていたが、本発明はこれに
限定されるものではなく、他のリフロー性のよいガラス
材料、たとえばリンガラス（ＰＳＧ）、ボロンガラス
（ＢＳＧ）等を用いることができる。また、１つの材料
による単相構造にする必要もなく、多層構造を用いてよ
もい。ただし、この場合、最上層はリフロー性のよいガ
ラス材料である必要がある。
【００２１】また、上述の実施例では第２の絶縁膜材料
として酸化シリコンを用いたが本発明はこれに限定され
ず、かつリフロー性の有無も問わない。
として酸化シリコンを用いたが本発明はこれに限定され
ず、かつリフロー性の有無も問わない。
【００２２】また、コンタクト開口時の等方性エッチン
グの量を変化させることにより、コンタクト開口上部の
エッジ１６のリフロー処理にて形成されるテーパーの角
度を変化させることが可能である。従って、最終形状
は、この形状を反映することから、コンタクトのテーパ
ー角度の調整は主にコンタクト開口時の等方性エッチン
グの量により制御できる。
グの量を変化させることにより、コンタクト開口上部の
エッジ１６のリフロー処理にて形成されるテーパーの角
度を変化させることが可能である。従って、最終形状
は、この形状を反映することから、コンタクトのテーパ
ー角度の調整は主にコンタクト開口時の等方性エッチン
グの量により制御できる。
【００２３】本実施例では、希フッ酸によるウエットエ
ッチングを使用し、この時のエッチング量を変化させる
ことにより、コンタクトのテーパー角度を変化させて、
使用条件に応じて形成した。
ッチングを使用し、この時のエッチング量を変化させる
ことにより、コンタクトのテーパー角度を変化させて、
使用条件に応じて形成した。
【００２４】また、導電層として拡散層とゲート電極を
例にあげたが、多層配線における下層配線と上層配線間
の接続に本発明を適用することができる。
例にあげたが、多層配線における下層配線と上層配線間
の接続に本発明を適用することができる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
半導体チップの導体層上に第１の絶縁膜を堆積し、等方
性エッチングと異方性エッチングを順次に行なってコン
タクトホールを形成し、リフローを行なったのちに、第
２の絶縁膜を堆積し異方性のエッチバックを行なって前
述のコンタクトホールの側壁にのみ第２の絶縁膜を残す
ことにより、良好なテーパーコンタクトの形成が可能な
ので、コンタクトホール部において、配線形成材料のス
テップカバレッジの悪さによる配線層の断線等がなくな
る。したがって、本発明によれば、製造工程における歩
留りを向上させ、製品の信頼性を高めることができる。
半導体チップの導体層上に第１の絶縁膜を堆積し、等方
性エッチングと異方性エッチングを順次に行なってコン
タクトホールを形成し、リフローを行なったのちに、第
２の絶縁膜を堆積し異方性のエッチバックを行なって前
述のコンタクトホールの側壁にのみ第２の絶縁膜を残す
ことにより、良好なテーパーコンタクトの形成が可能な
ので、コンタクトホール部において、配線形成材料のス
テップカバレッジの悪さによる配線層の断線等がなくな
る。したがって、本発明によれば、製造工程における歩
留りを向上させ、製品の信頼性を高めることができる。
【図１】本発明の一実施例の説明に使用する断面図であ
る。
る。
【図２】本発明の一実施例の説明に使用する断面図であ
る。
る。
【図３】本発明の一実施例の説明に使用する断面図であ
る。
る。
【図４】本発明の一実施例の説明に使用する断面図であ
る。
る。
【図５】本発明の一実施例の説明に使用する断面図であ
る。
る。
【図６】本発明の一実施例の説明に使用する断面図であ
る。
る。
【図７】本発明の一実施例の説明に使用する断面図であ
る。
る。
【図８】従来技術の説明に使用する断面図である。
【図９】従来技術の説明に使用する断面図である。
【図１０】従来技術の説明に使用する断面図である。
１１，２１ Ｐ型半導体基板 １２，２２ ｎ+ 拡散層 １３，２３ 第１の絶縁膜 １３ａ，２３ａ ＢＰＳＧ絶縁膜 １４，２４ ゲート絶縁膜 １５，２５ ゲート電極 １６，２６ エッジ １７ 第２の絶縁膜 １８，２８ アルミニウム配線層
Claims (2)
- 【請求項１】 半導体チップの所定の導電層上に、リン
又はボロンを含有する酸化シリコン膜よりなる第１の絶
縁膜を被着し、加熱してリフローする工程と、前記第１
の絶縁膜の所望の個所に、等方性エッチングと、異方性
のエッチングを順次行うことにより、コンタクトホール
を形成する工程と、前記コンタクトホール周辺の前記第
１の絶縁膜を加熱してリフローする工程と、第２の絶縁
膜を形成する工程と、異方性のエッチバック工程によ
り、前記コンタクトホールの側壁部のみに前記第２の絶
縁膜を残留させる工程と、導体膜を被着しパターニング
して配線層を形成する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項２】 減圧ＣＶＤ法により酸化シリコン膜を第
２の絶縁膜として形成する請求項１記載の半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196345A JPH0541457A (ja) | 1991-08-06 | 1991-08-06 | 半導体装置の製造方法 |
| US07/924,497 US5424247A (en) | 1991-08-06 | 1992-08-04 | Method for making contact holes in semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196345A JPH0541457A (ja) | 1991-08-06 | 1991-08-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541457A true JPH0541457A (ja) | 1993-02-19 |
Family
ID=16356296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196345A Pending JPH0541457A (ja) | 1991-08-06 | 1991-08-06 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5424247A (ja) |
| JP (1) | JPH0541457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9704985B2 (en) | 2013-06-04 | 2017-07-11 | Rohm Co., Ltd. | Semiconductor device including a channel region and method for manufacturing the semiconductor device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0167889B1 (ko) * | 1995-06-09 | 1999-02-01 | 김주용 | 반도체 소자의 비아홀의 형성방법 |
| US6010957A (en) * | 1997-06-25 | 2000-01-04 | Advanced Micro Devices | Semiconductor device having tapered conductive lines and fabrication thereof |
| JP2001510942A (ja) * | 1997-07-15 | 2001-08-07 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 半導体ゾーンに接触する方法 |
| US6239017B1 (en) | 1998-09-18 | 2001-05-29 | Industrial Technology Research Institute | Dual damascene CMP process with BPSG reflowed contact hole |
| CN111128872B (zh) * | 2019-12-30 | 2022-11-25 | 上海集成电路研发中心有限公司 | 一种接触孔及其制作方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4363830A (en) * | 1981-06-22 | 1982-12-14 | Rca Corporation | Method of forming tapered contact holes for integrated circuit devices |
| US4489481A (en) * | 1982-09-20 | 1984-12-25 | Texas Instruments Incorporated | Insulator and metallization method for VLSI devices with anisotropically-etched contact holes |
| US5087591A (en) * | 1985-01-22 | 1992-02-11 | Texas Instruments Incorporated | Contact etch process |
| JP2556138B2 (ja) * | 1989-06-30 | 1996-11-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5342808A (en) * | 1992-03-12 | 1994-08-30 | Hewlett-Packard Company | Aperture size control for etched vias and metal contacts |
-
1991
- 1991-08-06 JP JP3196345A patent/JPH0541457A/ja active Pending
-
1992
- 1992-08-04 US US07/924,497 patent/US5424247A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9704985B2 (en) | 2013-06-04 | 2017-07-11 | Rohm Co., Ltd. | Semiconductor device including a channel region and method for manufacturing the semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5424247A (en) | 1995-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5072269A (en) | Dynamic ram and method of manufacturing the same | |
| JP2761685B2 (ja) | 半導体装置の製造方法 | |
| JP3501297B2 (ja) | 半導体メモリ装置の製造方法 | |
| JPH0982920A (ja) | 高集積ｄｒａｍセルの製造方法 | |
| US20020024093A1 (en) | Semiconductor device with self-aligned contact structure employing dual spacers and method of manufacturing the same | |
| JPS63258021A (ja) | 接続孔の形成方法 | |
| JPH0775235B2 (ja) | シリコンウエハ内に貫通導体を形成する為の平担化方法 | |
| JP2720796B2 (ja) | 半導体装置の製造方法 | |
| US6731008B1 (en) | Semiconductor device with conductive contact layer structure | |
| JPH0541457A (ja) | 半導体装置の製造方法 | |
| JP2850833B2 (ja) | 半導体装置の製造方法 | |
| JP3355504B2 (ja) | 半導体装置の製造方法及びエッチング液 | |
| JP3065525B2 (ja) | 半導体素子の配線形成方法 | |
| JP2750159B2 (ja) | 半導体装置の製造方法 | |
| JPS63260050A (ja) | 半導体装置の製造方法 | |
| JPS59112656A (ja) | 半導体装置及びその製造方法 | |
| JPH06151416A (ja) | 半導体装置及びその製造方法 | |
| JP2886911B2 (ja) | 半導体装置の製造方法 | |
| JP3113755B2 (ja) | 半導体装置及びその製造方法 | |
| KR100194687B1 (ko) | 금속 배선 공정 | |
| JPS62213141A (ja) | 半導体装置の製造方法 | |
| TW389983B (en) | Improvement of isolation spacing between a self-aligned contacts and gate | |
| JP2790514B2 (ja) | 半導体装置の製造方法 | |
| JPH11307743A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS60206151A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000201 |