JP2556138B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2556138B2 JP2556138B2 JP1169070A JP16907089A JP2556138B2 JP 2556138 B2 JP2556138 B2 JP 2556138B2 JP 1169070 A JP1169070 A JP 1169070A JP 16907089 A JP16907089 A JP 16907089A JP 2556138 B2 JP2556138 B2 JP 2556138B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- film
- bpsg
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/133—Reflow oxides and glasses
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers
Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は半導体装置の製造方法に関し、特に、その配
線層間の絶縁膜の製造方法に関する。
線層間の絶縁膜の製造方法に関する。
[従来の技術] 従来のこの種の絶縁膜とコンタクト部の形成方法につ
いて図面を参照して説明する。第9図乃至第11図は、従
来の製造工程を示す半導体装置の断面図である。
いて図面を参照して説明する。第9図乃至第11図は、従
来の製造工程を示す半導体装置の断面図である。
まず、表面領域内に拡散層22が形成され、表面上にゲ
ート絶縁膜24を介してゲート電極25が形成された半導体
基板21を準備し、この半導体基板上にボロンリンガラス
(以下、BPSGという)をCVD法により堆積して絶縁膜23a
を形成する。このままでは、配線材料のガバレッジが悪
いので、リフローを行って、第10図に示すように平滑化
されたBPSG絶縁膜23を形成する。次に、リソグラフィー
工程を経てBPSG絶縁膜23の所望の個所にコンタクトホー
ルを開設し、導電材料を堆積した後、これをパターニン
グして導体配線28を形成する(第11図)。
ート絶縁膜24を介してゲート電極25が形成された半導体
基板21を準備し、この半導体基板上にボロンリンガラス
(以下、BPSGという)をCVD法により堆積して絶縁膜23a
を形成する。このままでは、配線材料のガバレッジが悪
いので、リフローを行って、第10図に示すように平滑化
されたBPSG絶縁膜23を形成する。次に、リソグラフィー
工程を経てBPSG絶縁膜23の所望の個所にコンタクトホー
ルを開設し、導電材料を堆積した後、これをパターニン
グして導体配線28を形成する(第11図)。
[発明が解決しようとする課題] 上述した従来の製造方法では、第10図に示すように、
BPSG膜のリフロー工程において、絶縁膜がゲート電極上
で盛り上がるため厚くなり、拡散層2上の絶縁膜との段
差が大きくなる。そのため、形成すべきコンタクトホー
ルの深さがゲート電極25上と拡散層22上とで異なってく
る。その場合、コンタクトホール開設時のエッチング時
間を、厚い方の絶縁膜に合わせて設定しなければならな
いので、薄い方の絶縁膜ではオーバーエッチとなり、拡
散層22の表面がダメージを受ける。また、ゲート電極25
上のコンタクトホールでは、ホールが深くなるため、配
線層のステップカバレッジが悪くなり、断線する可能性
が高くなる。
BPSG膜のリフロー工程において、絶縁膜がゲート電極上
で盛り上がるため厚くなり、拡散層2上の絶縁膜との段
差が大きくなる。そのため、形成すべきコンタクトホー
ルの深さがゲート電極25上と拡散層22上とで異なってく
る。その場合、コンタクトホール開設時のエッチング時
間を、厚い方の絶縁膜に合わせて設定しなければならな
いので、薄い方の絶縁膜ではオーバーエッチとなり、拡
散層22の表面がダメージを受ける。また、ゲート電極25
上のコンタクトホールでは、ホールが深くなるため、配
線層のステップカバレッジが悪くなり、断線する可能性
が高くなる。
よって、本発明の目的とするところは、絶縁膜の膜厚
をほぼ均一にすることであり、もって、絶縁膜のオーバ
ーエッチによる弊害を除去し、かつ上層配線のカバレッ
ジを改善することである。
をほぼ均一にすることであり、もって、絶縁膜のオーバ
ーエッチによる弊害を除去し、かつ上層配線のカバレッ
ジを改善することである。
[課題を解決するための手段] 本発明の半導体装置の製造方法は、半導体基板の主表
面に、BPSGのようなリフロー性の高い材料よりなる第1
の絶縁膜を形成する工程と、該第1の絶縁膜をリフロー
(加熱流動化)させる工程と、塗布形成絶縁膜を該塗布
形成絶縁膜と前記第1の絶縁膜との合計膜厚が均一化さ
れるように形成する工程と、リアクティブイオンエッチ
ング法でエッチバックする工程と、BPSGのようなリフロ
ー性の高い材料よりなる第2の絶縁膜を形成する工程
と、第1および第2の絶縁膜をリフローさせる工程と、
前記第1の絶縁膜および第2の絶縁膜の所望の個所にコ
ンタクトホールを開設する工程と、該コンタクトホール
を介して下層の部分と接触する導体配線を形成する工程
を含んで構成される。
面に、BPSGのようなリフロー性の高い材料よりなる第1
の絶縁膜を形成する工程と、該第1の絶縁膜をリフロー
(加熱流動化)させる工程と、塗布形成絶縁膜を該塗布
形成絶縁膜と前記第1の絶縁膜との合計膜厚が均一化さ
れるように形成する工程と、リアクティブイオンエッチ
ング法でエッチバックする工程と、BPSGのようなリフロ
ー性の高い材料よりなる第2の絶縁膜を形成する工程
と、第1および第2の絶縁膜をリフローさせる工程と、
前記第1の絶縁膜および第2の絶縁膜の所望の個所にコ
ンタクトホールを開設する工程と、該コンタクトホール
を介して下層の部分と接触する導体配線を形成する工程
を含んで構成される。
[実施例] 次に、本発明の実施例について図面を参照して説明す
る。
る。
第1図乃至第8図は、本発明の実施例を説明するため
の半導体装置の断面図である。予め、表面領域内に拡散
層12が、そして表面上にゲート絶縁膜14を介してゲート
電極15が形成された半導体基板11を準備し、まず、第1
図に示すように、半導体基板11の上に、BPSG絶縁膜13a
をCVD法により堆積する。この絶縁膜13aにリフロー処理
(加熱流動化処理)を施して第2図に示すように表面が
なめらかな第1のBPSG絶縁膜13を形成する。この状態で
は、ゲート電極15上の膜が盛り上がるため、この絶縁膜
と拡散層12上での絶縁膜との間に大きな段差が生じる。
そこで、第3図に示すようにシリカフィルム形成材料を
回転塗布しこれを焼きしめてシリカフィルム16を形成す
る。ここで、シリカフィルム形成材料の粘度を調整した
り、あるいは重ね塗りをする等して、ゲート電極15上の
絶縁膜の膜厚Aと、拡散層12上の2つの膜の合計膜厚B
が、A=Bとなるように、シリカフィルム16の膜厚を調
整する。しかる後、第4図に示すように、リアクティブ
イオンエッチング法を用いてエッチバックを行い、絶縁
膜13の膜厚を均一化する。このエッジバック工程は、シ
リカフィルム16を完全に除去するように行われる。
の半導体装置の断面図である。予め、表面領域内に拡散
層12が、そして表面上にゲート絶縁膜14を介してゲート
電極15が形成された半導体基板11を準備し、まず、第1
図に示すように、半導体基板11の上に、BPSG絶縁膜13a
をCVD法により堆積する。この絶縁膜13aにリフロー処理
(加熱流動化処理)を施して第2図に示すように表面が
なめらかな第1のBPSG絶縁膜13を形成する。この状態で
は、ゲート電極15上の膜が盛り上がるため、この絶縁膜
と拡散層12上での絶縁膜との間に大きな段差が生じる。
そこで、第3図に示すようにシリカフィルム形成材料を
回転塗布しこれを焼きしめてシリカフィルム16を形成す
る。ここで、シリカフィルム形成材料の粘度を調整した
り、あるいは重ね塗りをする等して、ゲート電極15上の
絶縁膜の膜厚Aと、拡散層12上の2つの膜の合計膜厚B
が、A=Bとなるように、シリカフィルム16の膜厚を調
整する。しかる後、第4図に示すように、リアクティブ
イオンエッチング法を用いてエッチバックを行い、絶縁
膜13の膜厚を均一化する。このエッジバック工程は、シ
リカフィルム16を完全に除去するように行われる。
次に、再度CVD法を用いてBPSG膜を堆積し、これにリ
フロー処理を施して第5図に示すように、第2のBPSG絶
縁膜17を形成する。次に、リソグラフィー工程を経て、
第1および第2のBPSG絶縁膜13、17の所望の個所にコン
タクトホールを開設する(第6図)。次に、形成される
導体配線のステップカバレッジを改善するために、リフ
ロー処理を行って、第7図に示すように、コンタクトホ
ール上部の絶縁膜の肩部を丸める。次に、導体材料を堆
積しこれに、リソグラフィー技術を用いてパターニング
を行って導体配線18を形成する(第8図)。
フロー処理を施して第5図に示すように、第2のBPSG絶
縁膜17を形成する。次に、リソグラフィー工程を経て、
第1および第2のBPSG絶縁膜13、17の所望の個所にコン
タクトホールを開設する(第6図)。次に、形成される
導体配線のステップカバレッジを改善するために、リフ
ロー処理を行って、第7図に示すように、コンタクトホ
ール上部の絶縁膜の肩部を丸める。次に、導体材料を堆
積しこれに、リソグラフィー技術を用いてパターニング
を行って導体配線18を形成する(第8図)。
以上のように、ほぼ均一の膜厚の絶縁膜を形成すれ
ば、コンタクトホール開設時のエッチングにおいて、浅
いコンタクト部のオーバーエッチによる基板ダメージが
なくなり、深いコンタクト部のステップカバレッジの悪
さによる配線層の断線等が改善される。
ば、コンタクトホール開設時のエッチングにおいて、浅
いコンタクト部のオーバーエッチによる基板ダメージが
なくなり、深いコンタクト部のステップカバレッジの悪
さによる配線層の断線等が改善される。
なお、以上の実施例では絶縁膜形成材料としてBPSGを
用いていたが、本発明はこれに限定されるものではな
く、他のリフロー性のよいガラス材料を用いることがで
きる。また、第1および第2の絶縁膜の材料は同じにす
る必要もなく、例えば、第1の絶縁膜をPSG(リンガラ
ス)によって形成し第2の絶縁膜をBPSGによって形成す
るようにしてもよい。さらに、塗布形成絶縁膜としては
シリカフィルムに替えてレジスト等有機材料による膜を
用いてもよい。
用いていたが、本発明はこれに限定されるものではな
く、他のリフロー性のよいガラス材料を用いることがで
きる。また、第1および第2の絶縁膜の材料は同じにす
る必要もなく、例えば、第1の絶縁膜をPSG(リンガラ
ス)によって形成し第2の絶縁膜をBPSGによって形成す
るようにしてもよい。さらに、塗布形成絶縁膜としては
シリカフィルムに替えてレジスト等有機材料による膜を
用いてもよい。
[発明の効果] 以上説明したように、本発明によれば、段差のある半
導体基板上に表面がなめらかでほぼ均一の膜厚の絶縁膜
を形成することができるので、コンタクトホール開設時
に下地にダメージを与えることがなくなり、また、コン
タクトホールにおいて配線形成材料のステップカバレッ
ジが悪化することがなくなる。したがって、本発明によ
れば製造工程における歩留りを向上させ、製品の信頼性
を高めることができる。
導体基板上に表面がなめらかでほぼ均一の膜厚の絶縁膜
を形成することができるので、コンタクトホール開設時
に下地にダメージを与えることがなくなり、また、コン
タクトホールにおいて配線形成材料のステップカバレッ
ジが悪化することがなくなる。したがって、本発明によ
れば製造工程における歩留りを向上させ、製品の信頼性
を高めることができる。
第1図乃至第8図は、本発明の一実施例の製造工程を説
明するための半導体装置の断面図、第9図乃至第11図
は、従来の製造工程を説明するための断面図である。 11、21……半導体基板、12、22……拡散層、13……第1
のBPSG絶縁膜、13a、23、23a……BPSG絶縁膜、14、24…
…ゲート絶縁膜、15、25……ゲート電極、16……シリカ
フィルム、17……第2のBPSG絶縁膜、18、28……導体配
線。
明するための半導体装置の断面図、第9図乃至第11図
は、従来の製造工程を説明するための断面図である。 11、21……半導体基板、12、22……拡散層、13……第1
のBPSG絶縁膜、13a、23、23a……BPSG絶縁膜、14、24…
…ゲート絶縁膜、15、25……ゲート電極、16……シリカ
フィルム、17……第2のBPSG絶縁膜、18、28……導体配
線。
Claims (1)
- 【請求項1】半導体基板の主表面にガラスよりなる第1
の絶縁膜を形成する工程と、該第1の絶縁膜を加熱流動
化させる工程と、塗布形成絶縁膜を該塗布形成絶縁膜と
前記第1の絶縁膜との合計膜厚が均一化されるように形
成する工程と、リアクティブイオンエッチング法を用い
て少なくとも前記塗布形成絶縁膜をエッチバックする工
程と、ガラスよりなる第2の絶縁膜を形成する工程と、
前記第1および第2の絶縁膜を加熱流動化させる工程
と、前記第1の絶縁膜および第2の絶縁膜の所望の個所
にコンタクトホールを開設する工程と、前記コンタクト
ホールを介して下層部分と接触する導体配線を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1169070A JP2556138B2 (ja) | 1989-06-30 | 1989-06-30 | 半導体装置の製造方法 |
DE69022637T DE69022637T2 (de) | 1989-06-30 | 1990-07-02 | Verfahren zur Herstellung eines Halbleiterbauelementes auf welchem eine isolierende Shicht eine gleichmässige Dicke hat. |
EP90307188A EP0406025B1 (en) | 1989-06-30 | 1990-07-02 | Method for fabricating a semiconductor device in which an insulating layer thereof has a uniform thickness |
US07/816,841 US5169801A (en) | 1989-06-30 | 1991-12-31 | Method for fabricating a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1169070A JP2556138B2 (ja) | 1989-06-30 | 1989-06-30 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0334546A JPH0334546A (ja) | 1991-02-14 |
JP2556138B2 true JP2556138B2 (ja) | 1996-11-20 |
Family
ID=15879770
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1169070A Expired - Lifetime JP2556138B2 (ja) | 1989-06-30 | 1989-06-30 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5169801A (ja) |
EP (1) | EP0406025B1 (ja) |
JP (1) | JP2556138B2 (ja) |
DE (1) | DE69022637T2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5285102A (en) * | 1991-07-25 | 1994-02-08 | Texas Instruments Incorporated | Method of forming a planarized insulation layer |
JPH0541457A (ja) * | 1991-08-06 | 1993-02-19 | Nec Corp | 半導体装置の製造方法 |
US5414221A (en) * | 1991-12-31 | 1995-05-09 | Intel Corporation | Embedded ground plane and shielding structures using sidewall insulators in high frequency circuits having vias |
US5323047A (en) * | 1992-01-31 | 1994-06-21 | Sgs-Thomson Microelectronics, Inc. | Structure formed by a method of patterning a submicron semiconductor layer |
JPH05235184A (ja) * | 1992-02-26 | 1993-09-10 | Nec Corp | 半導体装置の多層配線構造体の製造方法 |
DE69424388T2 (de) * | 1993-12-23 | 2000-08-31 | St Microelectronics Inc | Verfahren und Dielektrikumstruktur zur Erleichterung der Metallüberätzung ohne Beschädigung des Zwischendielektrikums |
US5449644A (en) * | 1994-01-13 | 1995-09-12 | United Microelectronics Corporation | Process for contact hole formation using a sacrificial SOG layer |
US5565381A (en) * | 1994-08-01 | 1996-10-15 | Microchip Technology Incorporated | Method of removing sharp edges in a dielectric coating located above a semiconductor substrate and a semiconductor device formed by this method |
US5413953A (en) * | 1994-09-30 | 1995-05-09 | United Microelectronics Corporation | Method for planarizing an insulator on a semiconductor substrate using ion implantation |
US5554560A (en) * | 1994-09-30 | 1996-09-10 | United Microelectronics Corporation | Method for forming a planar field oxide (fox) on substrates for integrated circuit |
JP3402022B2 (ja) * | 1995-11-07 | 2003-04-28 | 三菱電機株式会社 | 半導体装置の製造方法 |
US6169026B1 (en) | 1995-11-20 | 2001-01-02 | Hyundai Electronics Industries Co., Ltd. | Method for planarization of semiconductor device including pumping out dopants from planarization layer separately from flowing said layer |
US5817571A (en) * | 1996-06-10 | 1998-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multilayer interlevel dielectrics using phosphorus-doped glass |
US5973385A (en) * | 1996-10-24 | 1999-10-26 | International Business Machines Corporation | Method for suppressing pattern distortion associated with BPSG reflow and integrated circuit chip formed thereby |
DE19829152A1 (de) * | 1998-05-05 | 1999-11-18 | United Microelectronics Corp | Doppeltes Damaszierverfahren |
JP4943833B2 (ja) * | 2006-12-27 | 2012-05-30 | シャープ株式会社 | 空気調和機 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2040180B2 (de) * | 1970-01-22 | 1977-08-25 | Intel Corp, Mountain View, Calif. (V.St.A.) | Verfahren zur verhinderung von mechanischen bruechen einer duennen, die oberflaeche eines halbleiterkoerpers ueberdeckende isolierschichten ueberziehenden elektrisch leitenden schicht |
US4355454A (en) * | 1979-09-05 | 1982-10-26 | Texas Instruments Incorporated | Coating device with As2 -O3 -SiO2 |
US4489481A (en) * | 1982-09-20 | 1984-12-25 | Texas Instruments Incorporated | Insulator and metallization method for VLSI devices with anisotropically-etched contact holes |
JPS60173856A (ja) * | 1984-02-10 | 1985-09-07 | Fujitsu Ltd | 半導体装置の製造方法 |
US4654113A (en) * | 1984-02-10 | 1987-03-31 | Fujitsu Limited | Process for fabricating a semiconductor device |
US4743564A (en) * | 1984-12-28 | 1988-05-10 | Kabushiki Kaisha Toshiba | Method for manufacturing a complementary MOS type semiconductor device |
JPH0693456B2 (ja) * | 1985-03-26 | 1994-11-16 | ソニー株式会社 | 半導体装置の製造方法 |
US4605470A (en) * | 1985-06-10 | 1986-08-12 | Advanced Micro Devices, Inc. | Method for interconnecting conducting layers of an integrated circuit device |
JPS621246A (ja) * | 1985-06-26 | 1987-01-07 | Nec Corp | 半導体装置およびその製造方法 |
US4741926A (en) * | 1985-10-29 | 1988-05-03 | Rca Corporation | Spin-coating procedure |
US4753866A (en) * | 1986-02-24 | 1988-06-28 | Texas Instruments Incorporated | Method for processing an interlevel dielectric suitable for VLSI metallization schemes |
JP2605686B2 (ja) * | 1986-04-10 | 1997-04-30 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
US4775550A (en) * | 1986-06-03 | 1988-10-04 | Intel Corporation | Surface planarization method for VLSI technology |
US4676867A (en) * | 1986-06-06 | 1987-06-30 | Rockwell International Corporation | Planarization process for double metal MOS using spin-on glass as a sacrificial layer |
US4708770A (en) * | 1986-06-19 | 1987-11-24 | Lsi Logic Corporation | Planarized process for forming vias in silicon wafers |
JPS6386547A (ja) * | 1986-09-30 | 1988-04-16 | Pioneer Electronic Corp | 多重配線基板の製造方法 |
JPS6386546A (ja) * | 1986-09-30 | 1988-04-16 | Pioneer Electronic Corp | 多重配線基板の製造方法 |
JPS6386545A (ja) * | 1986-09-30 | 1988-04-16 | Pioneer Electronic Corp | 多層配線基板の製造方法 |
US4885262A (en) * | 1989-03-08 | 1989-12-05 | Intel Corporation | Chemical modification of spin-on glass for improved performance in IC fabrication |
-
1989
- 1989-06-30 JP JP1169070A patent/JP2556138B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-02 DE DE69022637T patent/DE69022637T2/de not_active Expired - Lifetime
- 1990-07-02 EP EP90307188A patent/EP0406025B1/en not_active Expired - Lifetime
-
1991
- 1991-12-31 US US07/816,841 patent/US5169801A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0406025A2 (en) | 1991-01-02 |
EP0406025A3 (en) | 1991-02-27 |
JPH0334546A (ja) | 1991-02-14 |
EP0406025B1 (en) | 1995-09-27 |
DE69022637D1 (de) | 1995-11-02 |
DE69022637T2 (de) | 1996-03-21 |
US5169801A (en) | 1992-12-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2556138B2 (ja) | 半導体装置の製造方法 | |
EP0191057B1 (en) | Electrical contact in semiconductor devices | |
US4536951A (en) | Method of producing a layered structure | |
US6169039B1 (en) | Electron bean curing of low-k dielectrics in integrated circuits | |
US5677238A (en) | Semiconductor contact metallization | |
JPS62176147A (ja) | 高密度集積回路の構成要素の相互接続用多層金属配線網の形成法及び本形成法によつて形成される集積回路 | |
US5490901A (en) | Method for forming a contact hole in a semiconductor device | |
US5296407A (en) | Method of manufacturing a contact structure for integrated circuits | |
JPH063804B2 (ja) | 半導体装置製造方法 | |
JP2519217B2 (ja) | 相互接続導体を形成する方法 | |
JPS63188959A (ja) | 半導体装置およびその製造方法 | |
JPS5893328A (ja) | 絶縁層の平担化方法 | |
JPH07106277A (ja) | 半導体装置の製造方法 | |
KR100408683B1 (ko) | 반도체 소자의 콘택 형성방법 | |
JPH02170420A (ja) | 半導体素子の製造方法 | |
JPS6085514A (ja) | 半導体装置の製造方法 | |
JPS60163446A (ja) | スル−ホ−ルの形成方法 | |
KR100257153B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR19990003564A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
JPH07118477B2 (ja) | 高集積半導体接続装置の製造方法 | |
JPH11274106A (ja) | 枚葉式cvd装置および枚葉式cvd方法 | |
JPH03239348A (ja) | 半導体装置及びその製造方法 | |
JPS61120445A (ja) | 半導体装置の製造方法 | |
KR970013023A (ko) | 반도체 장치의 콘택 홀 형성방법 | |
JPS61292916A (ja) | コンタクト孔形成法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090905 Year of fee payment: 13 |
|
EXPY | Cancellation because of completion of term |