JPS6386545A - 多層配線基板の製造方法 - Google Patents
多層配線基板の製造方法Info
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- JPS6386545A JPS6386545A JP23256386A JP23256386A JPS6386545A JP S6386545 A JPS6386545 A JP S6386545A JP 23256386 A JP23256386 A JP 23256386A JP 23256386 A JP23256386 A JP 23256386A JP S6386545 A JPS6386545 A JP S6386545A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線基板の製造方法に係り、特に反応性イ
オンエツチングを１１１用したものに関−４゛る。。
オンエツチングを１１１用したものに関−４゛る。。
一般に、半導体等に利用される多層配線基板は第１Ｑ図
に示す方法で製造されている。
に示す方法で製造されている。
即ち、基板１０上に形成されたアルミ膜の第１配線層１
１の１−にＰ Ｓ Ｇ （Ｐｈｏｓｐｏ ５ｉｌｉｃａ
ｔｅ Ｇｌａｓｓ−りん珪酸ガラス）層１２を形成し、
続いてその上にアルミ膜の第２配線層１３を形成する。
１の１−にＰ Ｓ Ｇ （Ｐｈｏｓｐｏ ５ｉｌｉｃａ
ｔｅ Ｇｌａｓｓ−りん珪酸ガラス）層１２を形成し、
続いてその上にアルミ膜の第２配線層１３を形成する。
しかし乍ら、ＰＳＧ層１２は第１配線層１１による凹凸
をさらに極端にした形状となるため、前記のようにＰＳ
ＧＭ！１２上に直接第２配線層１３を形成すると、ＰＳ
Ｇ層１２の凹部分では断線し易い状態となる。
をさらに極端にした形状となるため、前記のようにＰＳ
ＧＭ！１２上に直接第２配線層１３を形成すると、ＰＳ
Ｇ層１２の凹部分では断線し易い状態となる。
そこでＰＳＧ層１２を平坦化するためエッチバック法が
実施されている。
実施されている。
即ち従来のエッヂバック法では第１１図に示すように、
Ｐ Ｓ ０層１２上にダミー層１４を塗布し、ＰＳＧ層
１２とダミー層１４とをエッチレートの等しい条件でエ
ツチングを行い表面の凹凸をなくし第１２図に示すよう
に第２配線層１３を形成している。
Ｐ Ｓ ０層１２上にダミー層１４を塗布し、ＰＳＧ層
１２とダミー層１４とをエッチレートの等しい条件でエ
ツチングを行い表面の凹凸をなくし第１２図に示すよう
に第２配線層１３を形成している。
ところが、前記した従来のエッヂバック法では、第１３
図に示すように、第１配線層１１の膜厚上りＰＳＧ層１
２の膜厚が薄い部分があるとき（第１配線層１１のスペ
ース幅が狭い場合におこる）では図中、■・Ｋ−Ｌの順
でエツチングが進行し、第１４図に示すように、完全な
膜ができずに極端な凹凸を呈し、かえって第２配線層１
３か断線しやすくなるという問題がある。
図に示すように、第１配線層１１の膜厚上りＰＳＧ層１
２の膜厚が薄い部分があるとき（第１配線層１１のスペ
ース幅が狭い場合におこる）では図中、■・Ｋ−Ｌの順
でエツチングが進行し、第１４図に示すように、完全な
膜ができずに極端な凹凸を呈し、かえって第２配線層１
３か断線しやすくなるという問題がある。
本発明は前記事項に鑑みてなされたしので、ＰＳＧ層の
膜厚を均一化でき、この上に形成されろ配線層の断線を
防止でΔるとともに、絶縁特性か悪化することもないよ
うに１．た多層配線基板の製造方法とすることを技術的
課題とする。
膜厚を均一化でき、この上に形成されろ配線層の断線を
防止でΔるとともに、絶縁特性か悪化することもないよ
うに１．た多層配線基板の製造方法とすることを技術的
課題とする。
本発明は前記技術的課題を解決するために、以下のよう
な製法とした。
な製法とした。
即ち、基板Ｉｔ−に形成された第１配線層２の一１１而
に２８０層３を形成する。
に２８０層３を形成する。
さらにこの２８０層３にレジスト４を塗布し、このレジ
スト４及びＩ） Ｓ Ｇ層３を反応性イオンエツチング
により選択比０．５〜０８の条（Ｉｌで蝕刻する。ここ
で、選択比とはＰ Ｓ ＧのエソチレーＩ・に対するレ
ジストのエッチレートである。
スト４及びＩ） Ｓ Ｇ層３を反応性イオンエツチング
により選択比０．５〜０８の条（Ｉｌで蝕刻する。ここ
で、選択比とはＰ Ｓ ＧのエソチレーＩ・に対するレ
ジストのエッチレートである。
前記工程の後、再びＰＳＧを形成し、さらに第２配線屓
５を形成した。
５を形成した。
基板１１−に形成された第１配線層２の上面に２８０層
３を形成する。
３を形成する。
次に、ごの２８０層３にレジスト４を塗布し、このレノ
スｌ−４及び２８０層３をイオンエツチング（Ｒｅａｃ
ｔｉｖｅｔｏｎ Ｅｔｃｈｉｎｇ−ＲＩ Ｅ）により選
択比０５〜０８の条件で蝕刻すると、レジスト４が薄い
部分はあまり侵食されず、レジスト４が厚い部分は大き
く侵食される。
スｌ−４及び２８０層３をイオンエツチング（Ｒｅａｃ
ｔｉｖｅｔｏｎ Ｅｔｃｈｉｎｇ−ＲＩ Ｅ）により選
択比０５〜０８の条件で蝕刻すると、レジスト４が薄い
部分はあまり侵食されず、レジスト４が厚い部分は大き
く侵食される。
したがって、エツチング後は２８０層３の山部分か除去
された形状となる。
された形状となる。
このようにＰＳＧ層３上の凹凸が緩和されるため、この
上に形成される第２配線層５は均一な厚さとなる。
上に形成される第２配線層５は均一な厚さとなる。
本発明の実施例を第１図ないし第９図に括づいて説明す
る。
る。
まず、第１図に示すように、基板１上に形成された第１
配線層２の上面に２８０層３を形成セろ。
配線層２の上面に２８０層３を形成セろ。
次に、第２図に示すように、この２８０層３にレジスト
４を塗布する。
４を塗布する。
さらに、第３図に示すように、このレジスト４及び２８
０層３を反応性イオンエツチング（Ｉｔ ｅ ａ ｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ−ＲＴＥ）により選
択比０５〜０８の条件で蝕刻する。
０層３を反応性イオンエツチング（Ｉｔ ｅ ａ ｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ−ＲＴＥ）により選
択比０５〜０８の条件で蝕刻する。
ここで、レジスト４は２８０層３よりら蝕刻され易いた
め、レジスト４が薄い部分Ａはあまり侵食されず、レジ
スト４が厚い部分Ｂは大きく侵食される。
め、レジスト４が薄い部分Ａはあまり侵食されず、レジ
スト４が厚い部分Ｂは大きく侵食される。
したがって、エツチング後は第３図に示すように、２８
０層３の山部分が除去された形状となる。
０層３の山部分が除去された形状となる。
このように凹凸が緩和された２８０層３−１−に第４図
に示す如＜ＰＳＧ１１３′を形成した後、第５図に示す
ように配線層を影成渠ろと均一・なりさの第２配線層５
となる。
に示す如＜ＰＳＧ１１３′を形成した後、第５図に示す
ように配線層を影成渠ろと均一・なりさの第２配線層５
となる。
第６図はＰ Ｓ Ｇ層３を平坦な部位に形成した場合の
層厚（横軸）と、段差間に形成した場合の層厚（縦軸）
とを比較したグラフである。
層厚（横軸）と、段差間に形成した場合の層厚（縦軸）
とを比較したグラフである。
以下、実験結果を第７図ないし第９図に示す写真に基づ
いて説明する。
いて説明する。
まず、エッチバック前のウェハ条件はＡＩ −５ｉ２％
（膜厚１．θμＭ）を■えＴＥによりエツチングする。
（膜厚１．θμＭ）を■えＴＥによりエツチングする。
この場合、ラインとスペースは夫々２．０μｍである。
つぎに、ＰＳＧリン５ｍｏ１％を形成し、続いて、レジ
ストとして０ＦＰＲ８００−３０ＣＰを４００Ｏｒｐｍ
でコートしてベーキング工程を１４５° Ｃ，３０分で
行う。
ストとして０ＦＰＲ８００−３０ＣＰを４００Ｏｒｐｍ
でコートしてベーキング工程を１４５° Ｃ，３０分で
行う。
エッチバックは、出力３００Ｗ ｌ０Ｐａ１（ＣＦ ４
十Ｏ，（２５％添加））ガス雰囲気中で行い、その時間
は３５ｍ１ｎ〜４０ｍ１ｎ程度、ＰＳＧエツチングレー
トは８００オングストロ一ム／分程度、対レジスト選択
比０．７０程度である。その後２度目のＰＳＧリン５ｍ
ｏ１％を形成する。
十Ｏ，（２５％添加））ガス雰囲気中で行い、その時間
は３５ｍ１ｎ〜４０ｍ１ｎ程度、ＰＳＧエツチングレー
トは８００オングストロ一ム／分程度、対レジスト選択
比０．７０程度である。その後２度目のＰＳＧリン５ｍ
ｏ１％を形成する。
ＬＪ、 ）、の条件により第７図ないし第９図に示す実
験結果を得た。第７図はエッチバック前、第８図は工Ｊ
千バッタ後、第９図は２度１］１のＰ Ｓ Ｇ ’Ｉ−
’ポ後の状態を示十断面図であり、第８図及び第９図て
はＦ’ Ｓ Ｇリン５ ｍｏ１％層の凹凸が少なくな−
・ていることか明らかである。
験結果を得た。第７図はエッチバック前、第８図は工Ｊ
千バッタ後、第９図は２度１］１のＰ Ｓ Ｇ ’Ｉ−
’ポ後の状態を示十断面図であり、第８図及び第９図て
はＦ’ Ｓ Ｇリン５ ｍｏ１％層の凹凸が少なくな−
・ていることか明らかである。
本発明によれば、Ｐ Ｓ ０層にレジストを塗布し、こ
のレジスト及びＰＳＧ層を反応性イオンエツチングによ
り蝕刻した後、第２配線層を形成ｉ−だので、）） Ｓ
Ｇの膜厚を均一化でき、この上に形成される第２配線
層の模りをも均一化できる。。
のレジスト及びＰＳＧ層を反応性イオンエツチングによ
り蝕刻した後、第２配線層を形成ｉ−だので、）） Ｓ
Ｇの膜厚を均一化でき、この上に形成される第２配線
層の模りをも均一化できる。。
このため第２配線層の断線を防止できるとともに、絶縁
特性をも改善で、きる。
特性をも改善で、きる。
第１図ないし第５図は本発明の実施例をボし、第１図な
い１２第５図は製造過程を示す断面図、第６図はＰＳＧ
を形成された膜の状態を示すグラフ図、第７図ないし第
９図は実験結果を示す写真、第１０図ないし第１４図は
従来の製造方法による多層配線堰板を示４゛断面図であ
る。 ｌ 爪板、 ２・・第１配線層、３−
Ｐ Ｓ ０層、 ４ レジスト、５ 第２配
線層。 特許出願人 パイオニア株式会社パイオニ
アビデオ株式会社 第７図 第８図 第９図 第１０図 第１１図 第１３図 第１４図 １１Ｑ
い１２第５図は製造過程を示す断面図、第６図はＰＳＧ
を形成された膜の状態を示すグラフ図、第７図ないし第
９図は実験結果を示す写真、第１０図ないし第１４図は
従来の製造方法による多層配線堰板を示４゛断面図であ
る。 ｌ 爪板、 ２・・第１配線層、３−
Ｐ Ｓ ０層、 ４ レジスト、５ 第２配
線層。 特許出願人 パイオニア株式会社パイオニ
アビデオ株式会社 第７図 第８図 第９図 第１０図 第１１図 第１３図 第１４図 １１Ｑ
Claims (1)
- （１）基板上に形成された第１配線層の上面にＰＳＧ層
を形成し、さらにこのＰＳＧ層にレジストを塗布し、こ
のレジスト及びＰＳＧ層を反応性イオンエッチングによ
り選択比０．５〜０．８の条件で蝕刻した後、第２配線
層を形成したことを特徴とする多層配線基板の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23256386A JPS6386545A (ja) | 1986-09-30 | 1986-09-30 | 多層配線基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23256386A JPS6386545A (ja) | 1986-09-30 | 1986-09-30 | 多層配線基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6386545A true JPS6386545A (ja) | 1988-04-16 |
Family
ID=16941295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23256386A Pending JPS6386545A (ja) | 1986-09-30 | 1986-09-30 | 多層配線基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5169801A (en) * | 1989-06-30 | 1992-12-08 | Nec Corporation | Method for fabricating a semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167353A (ja) * | 1984-02-09 | 1985-08-30 | Sumitomo Electric Ind Ltd | 多層配線構造の形成方法 |
-
1986
- 1986-09-30 JP JP23256386A patent/JPS6386545A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167353A (ja) * | 1984-02-09 | 1985-08-30 | Sumitomo Electric Ind Ltd | 多層配線構造の形成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5169801A (en) * | 1989-06-30 | 1992-12-08 | Nec Corporation | Method for fabricating a semiconductor device |
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