JPH0214525A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0214525A JPH0214525A JP16244488A JP16244488A JPH0214525A JP H0214525 A JPH0214525 A JP H0214525A JP 16244488 A JP16244488 A JP 16244488A JP 16244488 A JP16244488 A JP 16244488A JP H0214525 A JPH0214525 A JP H0214525A
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体集積回路の製造方法に関するものであ
る。
る。
（従来の技術）
従来、この種の分野の技術としては、例えば、特開昭６
０−２８２４５号公報に記載されるものがあった。
０−２８２４５号公報に記載されるものがあった。
以下、その構成を図を用いて説明する。
第２図は係る従来の半導体集積回路の製造工程断面図で
ある。
ある。
まず、第２図（ａ）に示すように、半導体基板ｌ上に形
成されたＳｉＯ□膜２上に蒸着法又はスパッタ去などで
例えば約６０００人のＡｌご己４余膜３を被若させ、次
いで、プラズマｃｖｎ法などにより低温で約１０００〜
２０００人の窒化膜４を全面に形成する。
成されたＳｉＯ□膜２上に蒸着法又はスパッタ去などで
例えば約６０００人のＡｌご己４余膜３を被若させ、次
いで、プラズマｃｖｎ法などにより低温で約１０００〜
２０００人の窒化膜４を全面に形成する。
次に、第２図（ｂ）に示すように、通常のフォトリソ技
術でレジストパターン５を窒化膜４上に形成後、レジス
ト５をマスクとして窒化膜４をドライエツチングで除去
し、続いて、Ａｅ配線膜３をリン酸系のエッチャントで
エツチングし、第１層の１１配線パターンを形成する。
術でレジストパターン５を窒化膜４上に形成後、レジス
ト５をマスクとして窒化膜４をドライエツチングで除去
し、続いて、Ａｅ配線膜３をリン酸系のエッチャントで
エツチングし、第１層の１１配線パターンを形成する。
レジストパターン５を除去後、ＡＩ配線のオーミンク性
を確保するためのシンクリングを行うため、４００〜５
００℃の温度の不活性ガス中で熱処理を行い、次に、第
２図（ｃ）に示すように、ｃｖｎ法などで層間絶縁膜と
して４０００〜６０００人の５ｉ０２膜６を全面に形成
し、フォトリソ技術でスルーホール用のレジストパター
ン７をこの５ｉＯ１膜６上に形成後、弗酸系のウェット
エツチングにより５ｉＯｚ膜６をエツチングし、スルー
ホール８１を形成する。続いて、ＣＦａ系の反応ガスを
用いたドライエ、チャによりスルーホール部の窒化膜４
をエツチングし、レジスト７を除去することにより、第
２図（ｄ）に示すように、窒化膜４にスルーホール８２
を形成し、全体のスルーホール８を完成させる。
を確保するためのシンクリングを行うため、４００〜５
００℃の温度の不活性ガス中で熱処理を行い、次に、第
２図（ｃ）に示すように、ｃｖｎ法などで層間絶縁膜と
して４０００〜６０００人の５ｉ０２膜６を全面に形成
し、フォトリソ技術でスルーホール用のレジストパター
ン７をこの５ｉＯ１膜６上に形成後、弗酸系のウェット
エツチングにより５ｉＯｚ膜６をエツチングし、スルー
ホール８１を形成する。続いて、ＣＦａ系の反応ガスを
用いたドライエ、チャによりスルーホール部の窒化膜４
をエツチングし、レジスト７を除去することにより、第
２図（ｄ）に示すように、窒化膜４にスルーホール８２
を形成し、全体のスルーホール８を完成させる。
この後、第２図（ｄ）に示すように、金属、例えばＡ１
膜を１μｍ程度被着させ、フォトリソ技術テハターンを
形成することにより、第２ＮのＡｆ配線膜９を形成し、
４００〜５００℃の温度の不活性ガス中で熱処理を行う
。
膜を１μｍ程度被着させ、フォトリソ技術テハターンを
形成することにより、第２ＮのＡｆ配線膜９を形成し、
４００〜５００℃の温度の不活性ガス中で熱処理を行う
。
（発明が解決しようとする課題）
しかしながら、以上述べた半導体集積回路の製造方法で
は、第２図に示すように、Ａｌｌ！’配ＶＡＩＴＩ３を
形成後、レジスト５を除去し、４００〜５００℃の温度
の不活性ガス中で熱処理を行うと、第３図に示すように
ＡＡの突起物であるヒロック１ｏが発生する。該ヒロッ
ク１０の発生によって近接したＡＡ配線膜３．３どうし
が短絡してしまうという問題点があった。
は、第２図に示すように、Ａｌｌ！’配ＶＡＩＴＩ３を
形成後、レジスト５を除去し、４００〜５００℃の温度
の不活性ガス中で熱処理を行うと、第３図に示すように
ＡＡの突起物であるヒロック１ｏが発生する。該ヒロッ
ク１０の発生によって近接したＡＡ配線膜３．３どうし
が短絡してしまうという問題点があった。
この点について詳細に説明する。
一般にＡβ配線間のショートは隣接する配線間で発生す
る。
る。
そこで、まず現在のＡｌ配線のＬ／Ｓ （ライン＆スペ
ース）について調査した結果、現在のところ、Ｌ／Ｓ−
２／１が最小の寸法である。即ち、へｇ配線間隔は１μ
ｍが最小の寸法である。
ース）について調査した結果、現在のところ、Ｌ／Ｓ−
２／１が最小の寸法である。即ち、へｇ配線間隔は１μ
ｍが最小の寸法である。
従って、ＡＩ！配線の間隔が１μｍに対し、ショートモ
ードを発生させるヒロックの高さは５０００Å以上の場
合となる。
ードを発生させるヒロックの高さは５０００Å以上の場
合となる。
そこで、第４図にヒロックの高さに対するその発生密度
を示す。この図をみると分かるように、ヒロックの高さ
５０００人の時、約３００ケ／ ＋ｎ ”の発生がみら
れ、これがＡＪ配線間ショートを発生させることになる
。なお、第４図においては、シンクは５００℃のＮ２ガ
スで５分間実施したものである。
を示す。この図をみると分かるように、ヒロックの高さ
５０００人の時、約３００ケ／ ＋ｎ ”の発生がみら
れ、これがＡＪ配線間ショートを発生させることになる
。なお、第４図においては、シンクは５００℃のＮ２ガ
スで５分間実施したものである。
本発明は、上記したシンクリング処理により発生するＡ
ｌ配線のヒロックを除去し、隣合うへρ配線間の短絡を
防止し得る偉績性の高い半導体集積回路の製造方法を提
供することを目的とする。
ｌ配線のヒロックを除去し、隣合うへρ配線間の短絡を
防止し得る偉績性の高い半導体集積回路の製造方法を提
供することを目的とする。
（課題を解決するための手段）
本発明は、上記問題点を解決するために、隣合うアルミ
ニューム配線を層間絶縁膜で絶縁分離する半導体集積回
路の製造方法において、前記アルミニューム配線のオー
ミック性を確保するための熱処理後に、アルミニューム
配線の側面に突出するヒロックを除去する工程を施すよ
うにしたものである。
ニューム配線を層間絶縁膜で絶縁分離する半導体集積回
路の製造方法において、前記アルミニューム配線のオー
ミック性を確保するための熱処理後に、アルミニューム
配線の側面に突出するヒロックを除去する工程を施すよ
うにしたものである。
（作用）
本発明によれば、半導体集積回路の製造方法において、
配線パターン形成の完了した第１層目のＡｌ配線及びそ
の上面にある窒化膜を４００〜５００℃の温度の不活性
ガス中で熱処理後、第１Ｎ目のへｌ配線の横方向に発生
するヒロックを異方性のＡβドライエツチングにて除去
した後、第２層目との絶縁性をとるためのＣＶＤ法など
によるＳｉＯ□膜を形成し、既知のホトリソエツチング
技術にて、第２層目のＡｌ配線との導通をとるため、ス
ルーホールを形成した後、第２層目のＡｌ配線を形成す
るようにしたものである。
配線パターン形成の完了した第１層目のＡｌ配線及びそ
の上面にある窒化膜を４００〜５００℃の温度の不活性
ガス中で熱処理後、第１Ｎ目のへｌ配線の横方向に発生
するヒロックを異方性のＡβドライエツチングにて除去
した後、第２層目との絶縁性をとるためのＣＶＤ法など
によるＳｉＯ□膜を形成し、既知のホトリソエツチング
技術にて、第２層目のＡｌ配線との導通をとるため、ス
ルーホールを形成した後、第２層目のＡｌ配線を形成す
るようにしたものである。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の実施例を示す半導体集積回路の製造工
程断面図である。
程断面図である。
まず、第１図（ａ）に示すように、半導体基板１上に形
成されたＳｉＯ□膜２上に痕着法若しくはスパッタ法な
どで、例えば約６０００人のＡ１配Ｊ ＩＩ！Ｊ ３を
被着させ、次に、プラズマＣｖＤ法などにより低温で杓
１０００〜２０００人の窒化膜４を全面に形成する。
成されたＳｉＯ□膜２上に痕着法若しくはスパッタ法な
どで、例えば約６０００人のＡ１配Ｊ ＩＩ！Ｊ ３を
被着させ、次に、プラズマＣｖＤ法などにより低温で杓
１０００〜２０００人の窒化膜４を全面に形成する。
次に、既知のホトリソ技術によりレジストパターン５を
窒化膜４上に形成する。その後、レジスドパターン５を
マスクとして窒化膜４をドライエ７チングにて除去し、
次いで、へβ配線膜３を既知のエツチング技術を用いて
エツチングし、第１図（ｂ）に示すように、Ａｌ配線膜
３のパターンを形成する。そして、レジストパターン５
を除去後、Ａｌｌ！配腺膜３のオーミック性を確保する
（シンタリングを行う）ために、４００〜５００℃の温
度の不活性ガス中で熱処理を行う。
窒化膜４上に形成する。その後、レジスドパターン５を
マスクとして窒化膜４をドライエ７チングにて除去し、
次いで、へβ配線膜３を既知のエツチング技術を用いて
エツチングし、第１図（ｂ）に示すように、Ａｌ配線膜
３のパターンを形成する。そして、レジストパターン５
を除去後、Ａｌｌ！配腺膜３のオーミック性を確保する
（シンタリングを行う）ために、４００〜５００℃の温
度の不活性ガス中で熱処理を行う。
その熱処理により、前記したように、Ａ１配線膜３の側
面（横力間）からヒロック１０が発生する。
面（横力間）からヒロック１０が発生する。
特に、ＭＡ’配線膜３の上層に窒化膜４が形成されてい
る場合には、Ａｆ配線膜３の側面からのヒロック１０の
発生が顕著である。
る場合には、Ａｆ配線膜３の側面からのヒロック１０の
発生が顕著である。
次いで、第１図（ｃ）に示すように、熱処理によってＡ
１配線膜３の横方向に発生したヒロック１０を、例えば
反応性イオンエツチング（ＲＩＥ ）等の異方性ドライ
エツチングを用いて、第１図（ｄ）に示すように、除去
する。
１配線膜３の横方向に発生したヒロック１０を、例えば
反応性イオンエツチング（ＲＩＥ ）等の異方性ドライ
エツチングを用いて、第１図（ｄ）に示すように、除去
する。
続いて、第１図（ｅ）に示すように、ＣＶＤ法などによ
り、層間絶縁膜として４０００〜６０００人のＳｔＯ□
膜６を全面に形成し、既知のホトリソ技術でスルーホー
ル用のレジストパターン７を５ｉＯｚ膜６上に形成後、
例えば弗酸系のウェノトエフチャントによりＳｉＯ２膜
６をエツチングし、スルーホール８１を形成する。続い
て、ＣＦ、系の反応ガスを用いたドライエラチャにより
スルーホール部の窒化ｌＩ！４をエツチング除去し、レ
ジスト７を除去することにより、第１図（ｆ）に示すよ
うに、窒化膜４にスルーホール８２を形成し、全体のス
ルーホール８を完成させる。
り、層間絶縁膜として４０００〜６０００人のＳｔＯ□
膜６を全面に形成し、既知のホトリソ技術でスルーホー
ル用のレジストパターン７を５ｉＯｚ膜６上に形成後、
例えば弗酸系のウェノトエフチャントによりＳｉＯ２膜
６をエツチングし、スルーホール８１を形成する。続い
て、ＣＦ、系の反応ガスを用いたドライエラチャにより
スルーホール部の窒化ｌＩ！４をエツチング除去し、レ
ジスト７を除去することにより、第１図（ｆ）に示すよ
うに、窒化膜４にスルーホール８２を形成し、全体のス
ルーホール８を完成させる。
この後、第１図（ｆ）に示すように、金属、例えばＡｌ
膜を１μｍ程度被著させ、既知のホトリソ技術にてパタ
ーンを形成することにより、第２層のＡｌ配線膜９を形
成し、このＡｌ配線膜９のシンタリングを行うために、
４００〜５００℃の温度の不活性ガス中で熱処理を行う
。
膜を１μｍ程度被著させ、既知のホトリソ技術にてパタ
ーンを形成することにより、第２層のＡｌ配線膜９を形
成し、このＡｌ配線膜９のシンタリングを行うために、
４００〜５００℃の温度の不活性ガス中で熱処理を行う
。
そして、このシンタリングによって発生するヒロックも
上記と同様に、例えば反応性イオンエツチング（ＲＩＥ
”）等の異方性ドライエツチングを用いて除去する。
上記と同様に、例えば反応性イオンエツチング（ＲＩＥ
”）等の異方性ドライエツチングを用いて除去する。
第５図は本発明の他の実施例を示す半導体集積回路の製
造工程断面図ある。
造工程断面図ある。
まず、第５図（ａ）に示すように隣合う第１層のＡＩ２
配線膜３のシンタリングを行うと、そのへ２配線膜の側
面からヒロック１０が生じるので、例えばＣ１系のガス
（Ｂ（Ｊ！３．Ｃβ２等）による異方性ドライエツチン
グを用いて、そのヒロック１０を除去する。
配線膜３のシンタリングを行うと、そのへ２配線膜の側
面からヒロック１０が生じるので、例えばＣ１系のガス
（Ｂ（Ｊ！３．Ｃβ２等）による異方性ドライエツチン
グを用いて、そのヒロック１０を除去する。
次に、第５図（ｂ）に示すように、プラズマＣＶＤ法な
どにより低温で約ｔｏｏｏ〜２０００人の窒化膜１１を
全面に形成し、ＰＩＥなどの異方性エツチングによりＳ
ｉＯ□膜２が露出するまで全面をエツチングする。
どにより低温で約ｔｏｏｏ〜２０００人の窒化膜１１を
全面に形成し、ＰＩＥなどの異方性エツチングによりＳ
ｉＯ□膜２が露出するまで全面をエツチングする。
すると、この時、第５図（ｃ）に示すように、Ａ１配線
膜３の側面に絶縁性のサイドウオールである窒化膜１１
′が残される。
膜３の側面に絶縁性のサイドウオールである窒化膜１１
′が残される。
綺いて、第５図（ｄ）に示すように、ｃｖｏ 法などに
より層間絶縁膜として４０００〜６０００人のＳｉＯ□
膜１２全１２に形成する。
より層間絶縁膜として４０００〜６０００人のＳｉＯ□
膜１２全１２に形成する。
この後は、前記した第１図（ｅ）〜第１図（ｒ）の処理
を行い、半導体集積回路を得る。
を行い、半導体集積回路を得る。
このように、Ａｌ配線膜３の側面に絶縁性のサイドウオ
ール（窒化膜）を形成すると、その工程以後の熱処理に
よるＡ１配線のヒロックの発生を確実に防止することが
でき、横方向に隣合う八り配線の層間ショートだけでな
く、縦方向に隣合うＡ６配線の層間ショートをも有効に
防止することができる。
ール（窒化膜）を形成すると、その工程以後の熱処理に
よるＡ１配線のヒロックの発生を確実に防止することが
でき、横方向に隣合う八り配線の層間ショートだけでな
く、縦方向に隣合うＡ６配線の層間ショートをも有効に
防止することができる。
なお、本発明は、バイポーラ及びＭＯＳ形の多層配線半
導体装置など各種の半導体集積回路の形成に応用するこ
とができ、３層以上の多層構造にも適用できるものであ
る。
導体装置など各種の半導体集積回路の形成に応用するこ
とができ、３層以上の多層構造にも適用できるものであ
る。
また、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、隣合う
ＡＩ２配線の側面に生しるヒロックがなくなり、Ａｎ配
線間ショートを防止することができるので、半導体集積
回路の歩留まり及び信頼性の同上を図ることができる。
ＡＩ２配線の側面に生しるヒロックがなくなり、Ａｎ配
線間ショートを防止することができるので、半導体集積
回路の歩留まり及び信頼性の同上を図ることができる。
また、Ａβ配線の側面にサイドウオールを形成する場合
には、その工程以後の熱処理によるＡ２配線のヒロック
の発生を確実に防止することができるので、信頼性の高
い半導体集積回路を得ることができる。
には、その工程以後の熱処理によるＡ２配線のヒロック
の発生を確実に防止することができるので、信頼性の高
い半導体集積回路を得ることができる。
更に、Ａｌ配線間隔を従来よりも狭くすることが可能と
なり、半導体集積回路の高集積化を図ることができる。
なり、半導体集積回路の高集積化を図ることができる。
第１図は本発明の実施例を示す半導体集積回路の製造工
程断面図、第２図は従来の半導体集積回路の製造工程断
面図、第３図はヒロックによる配線短絡説明図、第４図
はヒロックの高さとその発生密度との相関特性図、第５
図は本発明の他の実施例を示す半導体集積回路の製造工
程断面図である。 １・・・半導体基板、２，６．１２・・・ＳｉＯ□膜、
３・・・第１層の＾ｌ配線膜、４．１１・・・窒化膜、
５・・・レジストパターン、８．８１．８２・・・スル
ーホール、９・・・第２層の へｚ配８Ｍｌ！、１０・・・ヒロック。
程断面図、第２図は従来の半導体集積回路の製造工程断
面図、第３図はヒロックによる配線短絡説明図、第４図
はヒロックの高さとその発生密度との相関特性図、第５
図は本発明の他の実施例を示す半導体集積回路の製造工
程断面図である。 １・・・半導体基板、２，６．１２・・・ＳｉＯ□膜、
３・・・第１層の＾ｌ配線膜、４．１１・・・窒化膜、
５・・・レジストパターン、８．８１．８２・・・スル
ーホール、９・・・第２層の へｚ配８Ｍｌ！、１０・・・ヒロック。
Claims (3)
- （１）隣合うアルミニューム配線を層間絶縁膜で絶縁分
離する半導体集積回路の製造方法において、前記アルミ
ニューム配線のオーミック性を確保するための熱処理後
に、アルミニューム配線の側面に突出するヒロックを除
去する工程を有することを特徴とする半導体集積回路の
製造方法。 - （２）前記アルミニューム配線の上面に窒化膜を具備す
るようにした請求項１記載の半導体集積回路の製造方法
。 - （３）前記ヒロックを除去したアルミニューム配線の側
面に絶縁性のサイドウォールを形成する請求項１又は２
記載の半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16244488A JPH0214525A (ja) | 1988-07-01 | 1988-07-01 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16244488A JPH0214525A (ja) | 1988-07-01 | 1988-07-01 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0214525A true JPH0214525A (ja) | 1990-01-18 |
Family
ID=15754731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16244488A Pending JPH0214525A (ja) | 1988-07-01 | 1988-07-01 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214525A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456226A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体装置 |
| JPH0555386A (ja) * | 1991-08-23 | 1993-03-05 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-07-01 JP JP16244488A patent/JPH0214525A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456226A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体装置 |
| JPH0555386A (ja) * | 1991-08-23 | 1993-03-05 | Nec Corp | 半導体装置の製造方法 |
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