JPH0456226A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0456226A JPH0456226A JP16716390A JP16716390A JPH0456226A JP H0456226 A JPH0456226 A JP H0456226A JP 16716390 A JP16716390 A JP 16716390A JP 16716390 A JP16716390 A JP 16716390A JP H0456226 A JPH0456226 A JP H0456226A
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- alloy film
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関するものである。
従来の技術
配線層として、１％のＳｉと０．５％のＣｕを含んだア
ルミ合金膜上に、アルミ合金膜の表面反射率を下げるた
めに３０ｎｍのＴｉＮ膜を設けた構造を例に取り、第３
図（ａ）〜（Ｃ）を用いて説明する。なお、本発明にお
いては簡略化のために素子領域の形成工程は省略し、配
線を形成する領域の工程に絞って説明する。
ルミ合金膜上に、アルミ合金膜の表面反射率を下げるた
めに３０ｎｍのＴｉＮ膜を設けた構造を例に取り、第３
図（ａ）〜（Ｃ）を用いて説明する。なお、本発明にお
いては簡略化のために素子領域の形成工程は省略し、配
線を形成する領域の工程に絞って説明する。
まず、第４図（ａ）に示すように素子の形成が終了した
シリコン基板１上に、電気的に絶縁を保つため、厚さが
８００ｎｍの絶縁膜２をＣＶＤ法により形成する。その
後絶縁膜２上に、厚さ０．８μｍの１％のＳｉと０．５
％のＣｕを含んだアルミ合金膜３をスパッタリング法に
より形成する。続いて、厚さ３０ｎｍのＴｉＮ膜４を反
応性スパッタリング法により、上記アルミ合金膜３上に
形成する。つぎに、フォトリングラフィ工程およびドラ
イエツチング工程を経て、第４図（ｂｌに示すように所
定の位置に配線層のパターンを形成する。その後、配線
とシリコン基板１とのコンタクトを安定化させるため、
４５０℃、３０分のシンタリングを行う。最後に、配線
の保護のためプラズマＣＶＤ法により厚さ１μｍのＳｉ
Ｎ膜（第４図で蝶省略しである）を形成し、製造工程を
終了する。
シリコン基板１上に、電気的に絶縁を保つため、厚さが
８００ｎｍの絶縁膜２をＣＶＤ法により形成する。その
後絶縁膜２上に、厚さ０．８μｍの１％のＳｉと０．５
％のＣｕを含んだアルミ合金膜３をスパッタリング法に
より形成する。続いて、厚さ３０ｎｍのＴｉＮ膜４を反
応性スパッタリング法により、上記アルミ合金膜３上に
形成する。つぎに、フォトリングラフィ工程およびドラ
イエツチング工程を経て、第４図（ｂｌに示すように所
定の位置に配線層のパターンを形成する。その後、配線
とシリコン基板１とのコンタクトを安定化させるため、
４５０℃、３０分のシンタリングを行う。最後に、配線
の保護のためプラズマＣＶＤ法により厚さ１μｍのＳｉ
Ｎ膜（第４図で蝶省略しである）を形成し、製造工程を
終了する。
発明が解決しようとする課題
しかしなか、上記方法により配線パターンを形成した場
合、４５０℃、３０分のシンタリングにより突起物が生
じる。この様子を第４図ｆｂｌ； ｆｃｌに示す。第４
図ｆｃ）は、第４図（ｂｌを斜め上から見た時の図であ
る。配線の側壁に奥起物であるラテラルヒロック５が生
じ、配線間をショートさせる。シンタリングの時に生じ
るアルミの上部へのグレイン成長が、アルミ合金膜３上
に形成された硬いＴｉＮ膜４により抑制されて側壁から
グレイン成長するからである。特に、動線幅が広い配線
の側面に発生しやすい。そのため幅の広い配線とその隣
の配線間で最もショートする危険性が高い。また配線間
隔が狭い程、ショートする危険性は高くなる。
合、４５０℃、３０分のシンタリングにより突起物が生
じる。この様子を第４図ｆｂｌ； ｆｃｌに示す。第４
図ｆｃ）は、第４図（ｂｌを斜め上から見た時の図であ
る。配線の側壁に奥起物であるラテラルヒロック５が生
じ、配線間をショートさせる。シンタリングの時に生じ
るアルミの上部へのグレイン成長が、アルミ合金膜３上
に形成された硬いＴｉＮ膜４により抑制されて側壁から
グレイン成長するからである。特に、動線幅が広い配線
の側面に発生しやすい。そのため幅の広い配線とその隣
の配線間で最もショートする危険性が高い。また配線間
隔が狭い程、ショートする危険性は高くなる。
第５図に、ラテラルヒロック５により発生した配線間の
短絡不良と配線幅の相関を示す。配線間隔は０．６μｍ
１シンタリング温度は４５０℃である。配線幅が３μｍ
以上で、不良率が急激に増加する傾向にある。厚さ１μ
ｍのアルミ合金膜のグレインサイズは１〜３μｍのため
、配線幅が１〜２μｍの場合、配線はバンブー構造に近
い構造になる。一方、配線幅が３μｍ以上の場合、配線
幅がグレインサイズより大きくなるため３つのグレイン
が接するトリプルポイントが形成される。ヒロックは通
常、このトリプルポイントで発生しやすい。しかし、ア
ルミ合金膜３上に硬いＴｉＮ膜５を形成した場合、この
ヒロックの縦方向への形成を阻止する。そのため、Ｔｉ
Ｎ膜４で覆われていないアルミ合金膜３の側壁にラテラ
ルヒロック５が形成される。この問題は微細化および高
集積化を必要とする半導体装置では深刻な問題となる。
短絡不良と配線幅の相関を示す。配線間隔は０．６μｍ
１シンタリング温度は４５０℃である。配線幅が３μｍ
以上で、不良率が急激に増加する傾向にある。厚さ１μ
ｍのアルミ合金膜のグレインサイズは１〜３μｍのため
、配線幅が１〜２μｍの場合、配線はバンブー構造に近
い構造になる。一方、配線幅が３μｍ以上の場合、配線
幅がグレインサイズより大きくなるため３つのグレイン
が接するトリプルポイントが形成される。ヒロックは通
常、このトリプルポイントで発生しやすい。しかし、ア
ルミ合金膜３上に硬いＴｉＮ膜５を形成した場合、この
ヒロックの縦方向への形成を阻止する。そのため、Ｔｉ
Ｎ膜４で覆われていないアルミ合金膜３の側壁にラテラ
ルヒロック５が形成される。この問題は微細化および高
集積化を必要とする半導体装置では深刻な問題となる。
課題を解決するための手段
本半導体装置では、半導体素子上に設けた配線層を、ア
ルミ合金膜上に高融点金属あるいは高融点金属の窒化物
からなる少なくとも１種以上の膜を設けた配線構造とし
、上記配線層の幅が３μｍ以上の時、上記配線層の内側
に配線層に沿ってスリットを設けた。
ルミ合金膜上に高融点金属あるいは高融点金属の窒化物
からなる少なくとも１種以上の膜を設けた配線構造とし
、上記配線層の幅が３μｍ以上の時、上記配線層の内側
に配線層に沿ってスリットを設けた。
あるいは、半導体素子上に設けた配線層を、アルミ合金
膜上に高融点金属あるいは高融点金属の窒化物からなる
少なくとも１種以上の膜を設けた配線構造とし、上記配
線層において、幅が３μｍ以上の配線層上に形成した上
記高融点金属あるいは高融点金属の窒化物からなる少な
くとも１種以上の膜の一部あるいは全部を取り除いた。
膜上に高融点金属あるいは高融点金属の窒化物からなる
少なくとも１種以上の膜を設けた配線構造とし、上記配
線層において、幅が３μｍ以上の配線層上に形成した上
記高融点金属あるいは高融点金属の窒化物からなる少な
くとも１種以上の膜の一部あるいは全部を取り除いた。
作用
本発明の半導体装置では、高融点金属あるいはその化合
物、複合膜を高反射率のアルミ合金膜上に形成し、反射
率を５０％以下に低下させ、定在波等あるいはハレーシ
ョン等の影響を防ぎ、フォトリングラフィ工程による配
線パターンの形成マージンを広げるとともに、ラテラル
ヒロックが発生しやすい幅の広い配線の内部に、配線に
沿ってスリッ、トを形成し、ラテラルヒロックを配線内
部のスリット内部に発生させる、あるいは、ラテラルヒ
ロックが発生しやすい幅の広い配線上に形成された高融
点金属膜あるいはその化合物の一部あるいは全部を取り
除くことにより、ラテラルヒロックの発生をなくし配線
間のショートを防ぐ。
物、複合膜を高反射率のアルミ合金膜上に形成し、反射
率を５０％以下に低下させ、定在波等あるいはハレーシ
ョン等の影響を防ぎ、フォトリングラフィ工程による配
線パターンの形成マージンを広げるとともに、ラテラル
ヒロックが発生しやすい幅の広い配線の内部に、配線に
沿ってスリッ、トを形成し、ラテラルヒロックを配線内
部のスリット内部に発生させる、あるいは、ラテラルヒ
ロックが発生しやすい幅の広い配線上に形成された高融
点金属膜あるいはその化合物の一部あるいは全部を取り
除くことにより、ラテラルヒロックの発生をなくし配線
間のショートを防ぐ。
実施例
まず、第１の実施例について、配線層として、１％のＳ
ｉと０．５％のＣ−ｕを含んだアルミ合金膜上に１０ｎ
ｍのＴｉ膜および３０ｎｍのＴｉＮ膜の２層を設けた構
造を例に取り、第１図（ａｌ〜（ｄｌを用い工説明する
。ＴｉＮ膜はアルミ合金膜の表面反射率を下げるために
、Ｔｉ膜はＴｉＮ膜がらアルミ合金膜へのＮの拡散を防
止するために用いる。なお、本説明においては簡略化の
ために素子領域の形成工程は省略し、配線を形成する領
域の工程に絞って説明する。
ｉと０．５％のＣ−ｕを含んだアルミ合金膜上に１０ｎ
ｍのＴｉ膜および３０ｎｍのＴｉＮ膜の２層を設けた構
造を例に取り、第１図（ａｌ〜（ｄｌを用い工説明する
。ＴｉＮ膜はアルミ合金膜の表面反射率を下げるために
、Ｔｉ膜はＴｉＮ膜がらアルミ合金膜へのＮの拡散を防
止するために用いる。なお、本説明においては簡略化の
ために素子領域の形成工程は省略し、配線を形成する領
域の工程に絞って説明する。
まず、第１図（ａ）に示すように素子の形成が終了した
シリコン基板１上に、電気的に絶縁を保つため、厚さ８
００ｎｍの絶縁膜２をＣＶＤ法により形成する。その後
絶縁膜２上に、厚さ０．８μｍの１％のＳｉと０．５％
のＣｕを含んだアルミ合金膜３をスパッタリング法によ
り形成する。その後、厚さ、１０ ｎ ｍのＴｉ膜６を
スパッタリング法によりアルミ合金膜３上に形成し、続
いて、厚さ３０ｎｍのＴｉＮ膜７を反応性スパッタリン
グ法によりＴｉ膜膜上上形成する。
シリコン基板１上に、電気的に絶縁を保つため、厚さ８
００ｎｍの絶縁膜２をＣＶＤ法により形成する。その後
絶縁膜２上に、厚さ０．８μｍの１％のＳｉと０．５％
のＣｕを含んだアルミ合金膜３をスパッタリング法によ
り形成する。その後、厚さ、１０ ｎ ｍのＴｉ膜６を
スパッタリング法によりアルミ合金膜３上に形成し、続
いて、厚さ３０ｎｍのＴｉＮ膜７を反応性スパッタリン
グ法によりＴｉ膜膜上上形成する。
つぎに、フォトリソグラフィ工程およびドライエツチン
グ工程を経て、第１図（ｂｌに示すように所定の位置に
配線層のパターンを形成する。第２図に第１図（ｂｌ、
ｆｃ）で示された素子の斜面図を示す。
グ工程を経て、第１図（ｂｌに示すように所定の位置に
配線層のパターンを形成する。第２図に第１図（ｂｌ、
ｆｃ）で示された素子の斜面図を示す。
幅の広い配線８の内側にスリット９を同時に形成する。
その後、配線とシリコン基板１とのコンタクトを安定化
させるため４５０℃、３０分のシンタリングを行う。ラ
テラルヒロック１０は、スリット９の内部に形成される
。最後に、配線の保護のためプラズマＣＶＤ法により厚
さ１μｍのＳｉＮ膜（第２図では省略しである）を形成
し、製造工程を終了する。なお、本実施例では、アルミ
合金膜の反射率を下げるのにＴｉの窒化膜とＴｉ膜を用
いて説明したが、ｚｒの窒化膜とＺｒ膜あるいはＨｆの
窒化膜とＨｆ膜を用いても、あるいは、これらの膜を複
合して用いても同様な効果が得られる。
させるため４５０℃、３０分のシンタリングを行う。ラ
テラルヒロック１０は、スリット９の内部に形成される
。最後に、配線の保護のためプラズマＣＶＤ法により厚
さ１μｍのＳｉＮ膜（第２図では省略しである）を形成
し、製造工程を終了する。なお、本実施例では、アルミ
合金膜の反射率を下げるのにＴｉの窒化膜とＴｉ膜を用
いて説明したが、ｚｒの窒化膜とＺｒ膜あるいはＨｆの
窒化膜とＨｆ膜を用いても、あるいは、これらの膜を複
合して用いても同様な効果が得られる。
次に、第２の実施例について、配線層として、１％のＳ
ｉと０．５％のＣｕを含んだアルミ合金膜上に、１０ｎ
ｍのＴｉ膜および３０ｎｍのＴｉＮ膜の２層を設けた構
造の例を、第３図（ａｌ〜ｆｃｌを用いて説明する。Ｔ
ｉＮ膜はアルミ合金膜の表面反射率を下げるために、Ｔ
ｉ膜はＴｉＮ膜からアルミ合金膜へのＮの拡散を防止す
るために用いる。
ｉと０．５％のＣｕを含んだアルミ合金膜上に、１０ｎ
ｍのＴｉ膜および３０ｎｍのＴｉＮ膜の２層を設けた構
造の例を、第３図（ａｌ〜ｆｃｌを用いて説明する。Ｔ
ｉＮ膜はアルミ合金膜の表面反射率を下げるために、Ｔ
ｉ膜はＴｉＮ膜からアルミ合金膜へのＮの拡散を防止す
るために用いる。
なお、本説明においては簡略化のために素子領域の形成
工程は省略し、配線を形成する領域の工程に絞って説明
する。
工程は省略し、配線を形成する領域の工程に絞って説明
する。
まず、第３図ｔａ＋に示すように素子の形成が終了した
シリコン基板１上に、電気的に絶縁を保つため、厚さ８
００ｎｍの絶縁膜２をＣＶＤ法により形成する。その後
上記絶縁膜２上に、厚さ０．８μｍの１％のＳｉと０．
５％のＣｕを含んだアルミ合金膜３をスパッタリング法
により形成する。
シリコン基板１上に、電気的に絶縁を保つため、厚さ８
００ｎｍの絶縁膜２をＣＶＤ法により形成する。その後
上記絶縁膜２上に、厚さ０．８μｍの１％のＳｉと０．
５％のＣｕを含んだアルミ合金膜３をスパッタリング法
により形成する。
その後、厚さ１０ｎｍのＴｉＮ膜６をスパッタリング法
によりアルミ合金膜３上に形成し、続いて、厚さ３０ｎ
ｍのＴｉＮ膜７を反応性スパッタリング法によりＴｉＮ
膜６上に形成する。ここまでは第１の実施例の構成と同
じである。
によりアルミ合金膜３上に形成し、続いて、厚さ３０ｎ
ｍのＴｉＮ膜７を反応性スパッタリング法によりＴｉＮ
膜６上に形成する。ここまでは第１の実施例の構成と同
じである。
つぎに、フォトリソグラフィ工程およびドライエツチン
グ工程を経て、第３図（ｂｌに示すように所定の位置に
配線層のパターンを形成する。その後、再びフォトリン
グラフィ工程およびドライエツチング工程を経て、第３
図（Ｃ１に示すように、幅の広い配線上のＴｉＮ膜７お
よびＴｉ膜６の一部を除去する。続いて、配線とシリコ
ン基板１とのコンタクトを安定化させるため４５０℃、
３０分のシンタリングを行う。第３図（Ｃ）に示すよう
に、ＴｉＮ膜７およびＴｉ膜６を除去したアルミ合金膜
３の上部にのみヒロック１０が形成される。そのため、
配線層の側壁にラテラルヒロックは発生せず、配線間の
ショートはない。最後に、配線の保護のためプラズマＣ
ＶＤ法により厚さ１μｍのＳｉＮ膜（第３図では省略し
である）を形成し、製造工程を終了する。なお、本実施
例では、アルミ合金膜の反射率を下げるにＴｉの窒化膜
とＴｉ膜を用いて説明したが、Ｚｒの窒化膜とＺｒ膜あ
るいはＨｆの窒化膜とＨｆ膜を用いても、あるいは、こ
れらの膜を複合して用いても同様な効果が得られる。
グ工程を経て、第３図（ｂｌに示すように所定の位置に
配線層のパターンを形成する。その後、再びフォトリン
グラフィ工程およびドライエツチング工程を経て、第３
図（Ｃ１に示すように、幅の広い配線上のＴｉＮ膜７お
よびＴｉ膜６の一部を除去する。続いて、配線とシリコ
ン基板１とのコンタクトを安定化させるため４５０℃、
３０分のシンタリングを行う。第３図（Ｃ）に示すよう
に、ＴｉＮ膜７およびＴｉ膜６を除去したアルミ合金膜
３の上部にのみヒロック１０が形成される。そのため、
配線層の側壁にラテラルヒロックは発生せず、配線間の
ショートはない。最後に、配線の保護のためプラズマＣ
ＶＤ法により厚さ１μｍのＳｉＮ膜（第３図では省略し
である）を形成し、製造工程を終了する。なお、本実施
例では、アルミ合金膜の反射率を下げるにＴｉの窒化膜
とＴｉ膜を用いて説明したが、Ｚｒの窒化膜とＺｒ膜あ
るいはＨｆの窒化膜とＨｆ膜を用いても、あるいは、こ
れらの膜を複合して用いても同様な効果が得られる。
発明の効果
本発明の半導体装置では、高融点金属膜あるいはその化
合物、複合膜を高反射率のアルミ合金膜上に形成し、反
射率を５０％以下に低下させ、定在波等あるいはハレー
ション等の影響を防ぎ、フォトリングラフィ工程による
配線パターンの形成マージンを広げるとともに、ラテラ
ルヒロックが発生しやすい幅の広い配線の内部に形成し
たスリット内にラテラルヒロックを故意に発生させ、配
線間のショートを防ぐ。あるいは、ラテラルヒロックが
発生しやすい幅の広い配線上に形成された膜の一部ある
いは全部を除去し、膜を除去した下層配線の上部にのみ
ヒロックを故意に発生させ、ラテラルヒロックの発生を
なくシ、配線間のショートを防ぐ。そのため、本発明は
配線間距離の狭い微細化および高集積化した半導体集積
回路の加工歩留まりの向上および信頼性の向上に寄与す
る。
合物、複合膜を高反射率のアルミ合金膜上に形成し、反
射率を５０％以下に低下させ、定在波等あるいはハレー
ション等の影響を防ぎ、フォトリングラフィ工程による
配線パターンの形成マージンを広げるとともに、ラテラ
ルヒロックが発生しやすい幅の広い配線の内部に形成し
たスリット内にラテラルヒロックを故意に発生させ、配
線間のショートを防ぐ。あるいは、ラテラルヒロックが
発生しやすい幅の広い配線上に形成された膜の一部ある
いは全部を除去し、膜を除去した下層配線の上部にのみ
ヒロックを故意に発生させ、ラテラルヒロックの発生を
なくシ、配線間のショートを防ぐ。そのため、本発明は
配線間距離の狭い微細化および高集積化した半導体集積
回路の加工歩留まりの向上および信頼性の向上に寄与す
る。
第１図は本発明の第１の実施例を説明する工程順断面図
、第２図は第１の実施例の斜面図、第３図は本発明の第
２の実施例を説明する工程断面図、第５図は従来の技術
を説明するための工程順断面図、第４図は配線間の短絡
不良率と配線幅の相関を示す図である。 １・・・・・・シリコン基板、２・・・・・・絶縁膜、
３・・・・・・アルミ合金膜、６・・・・・・Ｔｉ膜、
７・・・・・・ＴｉＮ膜、８・・・・・・幅の広い配線
、９・・・・・・スリット、１０・・・・・・ラテラル
ヒロック。 代理人の氏名 弁理士 粟野重孝 はか１名・シリコン
遵４瓦 ＴｉＮ嗅 大で 綜 Ｌつ 塚 叫會ｌ＋櫨昏
、第２図は第１の実施例の斜面図、第３図は本発明の第
２の実施例を説明する工程断面図、第５図は従来の技術
を説明するための工程順断面図、第４図は配線間の短絡
不良率と配線幅の相関を示す図である。 １・・・・・・シリコン基板、２・・・・・・絶縁膜、
３・・・・・・アルミ合金膜、６・・・・・・Ｔｉ膜、
７・・・・・・ＴｉＮ膜、８・・・・・・幅の広い配線
、９・・・・・・スリット、１０・・・・・・ラテラル
ヒロック。 代理人の氏名 弁理士 粟野重孝 はか１名・シリコン
遵４瓦 ＴｉＮ嗅 大で 綜 Ｌつ 塚 叫會ｌ＋櫨昏
Claims (2)
- （１）半導体素子上に設けた配線層が、上層にアルミ合
金膜と下層に高融点金属または高融点金属の窒化物で形
成されており、上記配線層の幅が３μｍ以上の時、少な
くとも上記配線層にスリットを設けることを特徴とした
半導体装置。 - （２）半導体素子上に設けた配線層が、上層にアルミ合
金膜と下層に高融点金属または高融点金属の窒化物で形
成されており、上記配線層の幅が３μｍ以上の上記配線
層上に形成した上記高融点金属あるいは高融点金属の窒
化物の所定領域が除去してあることを特徴とした半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16716390A JPH0456226A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16716390A JPH0456226A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456226A true JPH0456226A (ja) | 1992-02-24 |
Family
ID=15844588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16716390A Pending JPH0456226A (ja) | 1990-06-25 | 1990-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456226A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137231A (ja) * | 1982-02-09 | 1983-08-15 | Nec Corp | 集積回路装置 |
| JPS6366950A (ja) * | 1986-09-08 | 1988-03-25 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6442839A (en) * | 1987-08-11 | 1989-02-15 | Seiko Epson Corp | Semiconductor integrated circuit device |
| JPH0214525A (ja) * | 1988-07-01 | 1990-01-18 | Oki Electric Ind Co Ltd | 半導体集積回路の製造方法 |
-
1990
- 1990-06-25 JP JP16716390A patent/JPH0456226A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137231A (ja) * | 1982-02-09 | 1983-08-15 | Nec Corp | 集積回路装置 |
| JPS6366950A (ja) * | 1986-09-08 | 1988-03-25 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6442839A (en) * | 1987-08-11 | 1989-02-15 | Seiko Epson Corp | Semiconductor integrated circuit device |
| JPH0214525A (ja) * | 1988-07-01 | 1990-01-18 | Oki Electric Ind Co Ltd | 半導体集積回路の製造方法 |
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