JPH0435035A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0435035A JPH0435035A JP14235290A JP14235290A JPH0435035A JP H0435035 A JPH0435035 A JP H0435035A JP 14235290 A JP14235290 A JP 14235290A JP 14235290 A JP14235290 A JP 14235290A JP H0435035 A JPH0435035 A JP H0435035A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置、特に半導体集積回路等に使用される金属配
線層の構造に関し、 Ａｌ−Ｃｕ−Ｔｉ合金層を主たる導電層に用い、且つ高
温におけるストレスマイグレーション耐性の劣化、広い
配線幅におけるエレクトロマイグレーション耐性の劣化
及び高温熱処理による配線抵抗の増大を防止した高信頼
の金属配線層を具備した半導体装置の提供を目的とし、 タンタル層上に、主成分にアルミニウムを含み、銅及び
チタンをともに含んでなる合金層が積層されてなる２層
構造の金属配線層を具備する構成を有する。
線層の構造に関し、 Ａｌ−Ｃｕ−Ｔｉ合金層を主たる導電層に用い、且つ高
温におけるストレスマイグレーション耐性の劣化、広い
配線幅におけるエレクトロマイグレーション耐性の劣化
及び高温熱処理による配線抵抗の増大を防止した高信頼
の金属配線層を具備した半導体装置の提供を目的とし、 タンタル層上に、主成分にアルミニウムを含み、銅及び
チタンをともに含んでなる合金層が積層されてなる２層
構造の金属配線層を具備する構成を有する。
本発明は半導体装置、特に半導体集積回路等に使用され
る金属配線層の構造に関する。
る金属配線層の構造に関する。
半導体集積回路装置の高集積化を図るためには、半導体
素子を微細化するだけでなく、回路構成に用いられてい
るアルミニウム（アルミニウム合金を含む）配線層の幅
も１μｍ或いはそれ以下に微細化することが必要になる
。一方、アルミニウム（Ａｔ）配線層においては、上記
のように配線幅が微細化されると、エレクトロマイグレ
ーション及びストレスマイグレーションによる断線不良
が発生し易くなるという問題があり、マイグレーション
耐性の優れたＡＩ配線層の構造が要望される。
素子を微細化するだけでなく、回路構成に用いられてい
るアルミニウム（アルミニウム合金を含む）配線層の幅
も１μｍ或いはそれ以下に微細化することが必要になる
。一方、アルミニウム（Ａｔ）配線層においては、上記
のように配線幅が微細化されると、エレクトロマイグレ
ーション及びストレスマイグレーションによる断線不良
が発生し易くなるという問題があり、マイグレーション
耐性の優れたＡＩ配線層の構造が要望される。
エレクトロマイグレーションとストレスマイグレーショ
ンに対する耐性を改善する方法として、従来、Δｌに銅
（Ｃｕ）とチタン（Ｔｉ）を添加した合金をＡＩ配線層
として用いる方法が特開昭６２−１１４２４１号公報に
よって提案されている。この配線層の構成においては、
少量のＣｕの添加によりＡＩのマイグレーション発生を
抑制し、且つＴｉの添加により高堆積レートによるＡｌ
−Ｃｕ合金層形成に際しての結晶粒の拡大を防止して、
上記マイグレーション抑制効果を−Ｎ確実なものにして
いる。
ンに対する耐性を改善する方法として、従来、Δｌに銅
（Ｃｕ）とチタン（Ｔｉ）を添加した合金をＡＩ配線層
として用いる方法が特開昭６２−１１４２４１号公報に
よって提案されている。この配線層の構成においては、
少量のＣｕの添加によりＡＩのマイグレーション発生を
抑制し、且つＴｉの添加により高堆積レートによるＡｌ
−Ｃｕ合金層形成に際しての結晶粒の拡大を防止して、
上記マイグレーション抑制効果を−Ｎ確実なものにして
いる。
しかし、上記Ａｌ−Ｃｕ−Ｔｉ合金からなる配線層には
、以下に示すような問題点が含まれていた。
、以下に示すような問題点が含まれていた。
１） ２００℃以上の高温放置でストレスマイグレーシ
ョンによる断線不良が発生し易くなる。
ョンによる断線不良が発生し易くなる。
２）配線幅が広い配線層において、エレクトロマイグレ
ーションによる断線が生じ易くなる。
ーションによる断線が生じ易くなる。
上記の２つの問題点は、Ａｌ−Ｃｕ−Ｔｉ合金に特有の
ものであり、通常のＡｌ−３ｔ合金や、Ａｌ−５ｔ−Ｃ
ｕ合金を用いた配線では認められない。
ものであり、通常のＡｌ−３ｔ合金や、Ａｌ−５ｔ−Ｃ
ｕ合金を用いた配線では認められない。
そこで、上記問題点を除去するために、先に、特願平２
−２０５９５号（平成２年１月３１日出願）によって、
Ｔｉ層上に前記Ａｌ−Ｃｕ−Ｔｉ合金層を積層してなる
２層構造即ちＡｌ−Ｃｕ−Ｔｉ／Ｔｉ構造の金属配線層
が提案され、この構造によって前記Ａｌ−Ｃｕ−Ｔｉ合
金層単層からなるＡＩ配線層に比べて、高温放置におけ
るストレスマイグレーションによる断線不良の発生率は
大幅に改善され、また広い幅の配線層におけるエレクト
ロマイグレーションによる平均寿命の低下も防止された
。
−２０５９５号（平成２年１月３１日出願）によって、
Ｔｉ層上に前記Ａｌ−Ｃｕ−Ｔｉ合金層を積層してなる
２層構造即ちＡｌ−Ｃｕ−Ｔｉ／Ｔｉ構造の金属配線層
が提案され、この構造によって前記Ａｌ−Ｃｕ−Ｔｉ合
金層単層からなるＡＩ配線層に比べて、高温放置におけ
るストレスマイグレーションによる断線不良の発生率は
大幅に改善され、また広い幅の配線層におけるエレクト
ロマイグレーションによる平均寿命の低下も防止された
。
しかしながら、上記Ａｌ−Ｃｕ−Ｔｉ／Ｔｉ積層配線層
においては、ＡＩとＴｉが、通常被覆用絶縁膜の成長等
に用いられる４００℃程度の熱処理で反応し、配線層内
に高抵抗の金属間化合物＾１３Ｔｉを生成することによ
り積層膜のシート抵抗（配線抵抗）が上昇するという問
題がある。
においては、ＡＩとＴｉが、通常被覆用絶縁膜の成長等
に用いられる４００℃程度の熱処理で反応し、配線層内
に高抵抗の金属間化合物＾１３Ｔｉを生成することによ
り積層膜のシート抵抗（配線抵抗）が上昇するという問
題がある。
即ち、例えば、Ａｌ−０，１％Ｃｕ−０，１５％Ｔｉ合
金の単層配線層の抵抗率は５００°Ｃ１３０分の熱処理
を経ても熱処理前と変わらず３．４μΩ印程度であった
のに対して、前記Ａｌ−Ｃｕ−Ｔｉ／Ｔｉ積層配線層に
おいては、同様の熱処理後の抵抗率４．５μΩＣ程度で
あり、３０％以上の上昇を示す。
金の単層配線層の抵抗率は５００°Ｃ１３０分の熱処理
を経ても熱処理前と変わらず３．４μΩ印程度であった
のに対して、前記Ａｌ−Ｃｕ−Ｔｉ／Ｔｉ積層配線層に
おいては、同様の熱処理後の抵抗率４．５μΩＣ程度で
あり、３０％以上の上昇を示す。
従って、このＡｌ−Ｃｕ−Ｔｉ／Ｔｉ積層配線層を半導
体集積回路装置等に用いた際には、上記抵抗率の増大に
伴う配線抵抗の増大によって、配線のＲＣ遅延が増大し
、高速化が妨げられるという問題が生じていた。
体集積回路装置等に用いた際には、上記抵抗率の増大に
伴う配線抵抗の増大によって、配線のＲＣ遅延が増大し
、高速化が妨げられるという問題が生じていた。
そこで本発明は、上記＾１−Ｃｕ−Ｔｉ合金層を主たる
導電層に用い、且つ高温におけるストレスマイグレーシ
ョン耐性の劣化、広い配線幅におけるエレクトロマイグ
レーション耐性の劣化及び高温熱処理による配線抵抗の
増大を防止した高信頼の金属配線層を具備した半導体装
置の提供を目的とする。
導電層に用い、且つ高温におけるストレスマイグレーシ
ョン耐性の劣化、広い配線幅におけるエレクトロマイグ
レーション耐性の劣化及び高温熱処理による配線抵抗の
増大を防止した高信頼の金属配線層を具備した半導体装
置の提供を目的とする。
上記課題は、タンタル層上に、主成分にアルミニウムを
含み、銅及びチタンをともに含んでなる合金層が積層さ
れてなる２層構造の金属配線層を具備する本発明による
半導体装置によって解決される。
含み、銅及びチタンをともに含んでなる合金層が積層さ
れてなる２層構造の金属配線層を具備する本発明による
半導体装置によって解決される。
第１図は本発明の原理説明用模式断面図で、図中、１は
半導体基板、２は厚さ８０００人程度０層間絶縁膜、３
は金属（ＡＩ）配線層、３Ａは厚さ２００人程０のＴａ
層、３Ｂは厚さ５０００人程度０Ａｌ−０，１％Ｃｕ−
０゜１５％Ｔｉ合金層、４は被覆絶縁膜を示す。
半導体基板、２は厚さ８０００人程度０層間絶縁膜、３
は金属（ＡＩ）配線層、３Ａは厚さ２００人程０のＴａ
層、３Ｂは厚さ５０００人程度０Ａｌ−０，１％Ｃｕ−
０゜１５％Ｔｉ合金層、４は被覆絶縁膜を示す。
即ち本発明に係る金属（Ａ１）配線層３においては、図
示のように、Ａ１を主成分とする合金層例えばＡｌ−Ｃ
ｕ−Ｔｉ合金層３Ｂの下地金属層として、高温における
Ａ１との反応速度がＴｉに比べて極端に遅く、そのため
高温熱処理を経た際にＡｌ−Ｃｕ−Ｔｉ合金層３Ｂ内に
高抵抗の金属間化合物が多量に生成せずにその低シート
抵抗が維持され、且つＡ１合金層例えばＡｌ−Ｃｕ−Ｔ
ｉ合金層３Ｂとのエツチングの選択性が小さく同一エツ
チング処理により一括パターニングが可能なために配線
形成工程が複雑化しないという理由によりＴａ層３Δを
選択した。
示のように、Ａ１を主成分とする合金層例えばＡｌ−Ｃ
ｕ−Ｔｉ合金層３Ｂの下地金属層として、高温における
Ａ１との反応速度がＴｉに比べて極端に遅く、そのため
高温熱処理を経た際にＡｌ−Ｃｕ−Ｔｉ合金層３Ｂ内に
高抵抗の金属間化合物が多量に生成せずにその低シート
抵抗が維持され、且つＡ１合金層例えばＡｌ−Ｃｕ−Ｔ
ｉ合金層３Ｂとのエツチングの選択性が小さく同一エツ
チング処理により一括パターニングが可能なために配線
形成工程が複雑化しないという理由によりＴａ層３Δを
選択した。
そして金属配線層の構造を、図示のようにＴａ層３Ａ上
にＡＩを主成分とする合金層例えばＡｌ−０，１％Ｃｕ
０．１５％Ｔｉ合金層が積層された２層構造（ＡＩ−Ｃ
ｕＴｉ／Ｔａ）にした。
にＡＩを主成分とする合金層例えばＡｌ−０，１％Ｃｕ
０．１５％Ｔｉ合金層が積層された２層構造（ＡＩ−Ｃ
ｕＴｉ／Ｔａ）にした。
第２図は上記構造の金属配線層、！：Ｔｉを下地金属層
に用いた従来のＡｌ−Ｃｕ−Ｔｉ／Ｔｉ構造の金属配線
層との４５０℃熱処理における熱処理時間とシート抵抗
との関係を示した図である。
に用いた従来のＡｌ−Ｃｕ−Ｔｉ／Ｔｉ構造の金属配線
層との４５０℃熱処理における熱処理時間とシート抵抗
との関係を示した図である。
この図から、Ｔａを下地金属層に用いた本発明のＡｌ−
Ｃｕ−Ｔｉ／Ｔａ配線層においては、シート抵抗が殆ど
上昇せず、Ｔｉを下地金属層に用いた従来のＡｌＣｕ−
Ｔｉ／Ｔｉ配線に比べて大幅な改善が認められる。
Ｃｕ−Ｔｉ／Ｔａ配線層においては、シート抵抗が殆ど
上昇せず、Ｔｉを下地金属層に用いた従来のＡｌＣｕ−
Ｔｉ／Ｔｉ配線に比べて大幅な改善が認められる。
なお、従来構造において、Ｔｉ層の厚さはＴａ１ｌ同様
２００人、Ａｌ−Ｃｕ−Ｔｉ合金層の組成及び厚さは上
記本発明の構造と同様である。
２００人、Ａｌ−Ｃｕ−Ｔｉ合金層の組成及び厚さは上
記本発明の構造と同様である。
また、上記本発明の構造において、２００°Ｃ以上の温
度における２０００時間の高温放置におけるストレスマ
イグレーションによる断線の発生率は、下地金属層にＴ
ｉを用いた従来構造と同様殆ど０％であり、また８μｍ
程度の広い配線幅に形成した際の環境温度２５０℃、電
流密度２ Ｘｌ０６Ａ／ｃｍ２におけるエレクトロマイ
グレーション寿命も、下地金属層にＴｉを用いた従来構
造と同様に、２μｍ程度の配線幅の場合と変わりない３
０００時間以上の値が得られている。
度における２０００時間の高温放置におけるストレスマ
イグレーションによる断線の発生率は、下地金属層にＴ
ｉを用いた従来構造と同様殆ど０％であり、また８μｍ
程度の広い配線幅に形成した際の環境温度２５０℃、電
流密度２ Ｘｌ０６Ａ／ｃｍ２におけるエレクトロマイ
グレーション寿命も、下地金属層にＴｉを用いた従来構
造と同様に、２μｍ程度の配線幅の場合と変わりない３
０００時間以上の値が得られている。
以下本発明を、一実施例について、第３図を参照して具
体的に説明する。
体的に説明する。
第１図は本発明に係りＡｌ−Ｃｕ−Ｔｉ合金層の下地に
Ｔａ層を有する２層構造のＡｌ−Ｃｕ−Ｔｉ／Ｔａ配線
層を、半導体基板に接続する下層の配線層と、下層の配
線層に接続する上層の配線層とに用いたＭＯ３型半導体
装置の一実施例である。
Ｔａ層を有する２層構造のＡｌ−Ｃｕ−Ｔｉ／Ｔａ配線
層を、半導体基板に接続する下層の配線層と、下層の配
線層に接続する上層の配線層とに用いたＭＯ３型半導体
装置の一実施例である。
図において、
１１は例えばｐ−型シリコン（Ｓｔ）ｌ板、１２は素子
形成領域、 １３はフィールド酸化膜、 １４はｐ型チャネルストッパ、 １５はゲート酸化膜、 １６はポリＳｉ等からなるゲート電極、１７はｎ゛型ソ
ース領域、 １８はｎ゛型ドレイン頭域、 １９は厚さ１００００００λ程純物ブロック用酸化膜、
２０ば燐珪酸ガラス（ＰＳＧ）等からなる厚さ８０００
０００λ程１の眉間絶縁膜、 ２１Ａ 、２１Ｂは基板コンタクトホール、２２は厚さ
２００λ程度のＴｉコンタクト層２２＾と厚さｌ０００
０００λ程化チタン（ＴｉＮ）非反応層２２Ｂとからな
るバリアメタル層、 ２３Ｓは厚さ２００λ程度のＴａ層２３Ａ と厚さ５０
００ Ａ程度の（八ｌ−０，１％Ｃｕ−０，１５％Ｔｉ
）組成を有するへ１Ｃｕ−Ｔ＋合金層２３Ｂとからなる
２層構造のソース配線、２３Ｄは同しくＴａ層２３八と
Ａｌ−Ｃｕ−Ｔｉ合金層２３Ｂとからなる２層構造のド
レイン配線、 ２４はＰＳＧ等からなる厚さ５００００００λ程２の層
間絶縁膜、 ２５は配線コンタクトホール、 ２６は厚さ２００λ程度のＴａ層２６Ａ と厚さ５（１
００λ程度の（ＡＩ−０，１％Ｃｕ−０，１５％Ｔｉ）
組成を有するへ１Ｃｕ−Ｔｉ合金層２６Ｂとからなる２
層構造の上層配線を示す。
形成領域、 １３はフィールド酸化膜、 １４はｐ型チャネルストッパ、 １５はゲート酸化膜、 １６はポリＳｉ等からなるゲート電極、１７はｎ゛型ソ
ース領域、 １８はｎ゛型ドレイン頭域、 １９は厚さ１００００００λ程純物ブロック用酸化膜、
２０ば燐珪酸ガラス（ＰＳＧ）等からなる厚さ８０００
０００λ程１の眉間絶縁膜、 ２１Ａ 、２１Ｂは基板コンタクトホール、２２は厚さ
２００λ程度のＴｉコンタクト層２２＾と厚さｌ０００
０００λ程化チタン（ＴｉＮ）非反応層２２Ｂとからな
るバリアメタル層、 ２３Ｓは厚さ２００λ程度のＴａ層２３Ａ と厚さ５０
００ Ａ程度の（八ｌ−０，１％Ｃｕ−０，１５％Ｔｉ
）組成を有するへ１Ｃｕ−Ｔ＋合金層２３Ｂとからなる
２層構造のソース配線、２３Ｄは同しくＴａ層２３八と
Ａｌ−Ｃｕ−Ｔｉ合金層２３Ｂとからなる２層構造のド
レイン配線、 ２４はＰＳＧ等からなる厚さ５００００００λ程２の層
間絶縁膜、 ２５は配線コンタクトホール、 ２６は厚さ２００λ程度のＴａ層２６Ａ と厚さ５（１
００λ程度の（ＡＩ−０，１％Ｃｕ−０，１５％Ｔｉ）
組成を有するへ１Ｃｕ−Ｔｉ合金層２６Ｂとからなる２
層構造の上層配線を示す。
この実施例に示すように本発明に係る金属配線層を用い
てＳｉ基板１１（詳しくはソース領域１７及びドレイン
領域１日）にコンタクトする下層のソース配線２３Ｓ及
びドレイン配線２３Ｄ等を形成するに際しては、配線内
へのＳｉの吸い上げによるソース及びドレイン接合の破
壊を防止するために、コンタクト部に図示のように、例
えばＴｉコンタクト層２２八 とＴｉＮ非反応Ｊｉ ２
２Ｂとからなる周知のバリアメタル層２２を介在せしめ
ることが望ましい。また配線同士の眉間接続においては
、上記バリアメタル層の必要はなく、図示のように第２
の層間絶縁膜２４の配線コンタクトホール２５を介し、
下層の配線例えばドレイン配線２３ＤのＡｌ−Ｃｕ−Ｔ
ｉ合金層２３Ｂと上層配線２６の７８層２６Ａを直に接
触せしめればよい。
てＳｉ基板１１（詳しくはソース領域１７及びドレイン
領域１日）にコンタクトする下層のソース配線２３Ｓ及
びドレイン配線２３Ｄ等を形成するに際しては、配線内
へのＳｉの吸い上げによるソース及びドレイン接合の破
壊を防止するために、コンタクト部に図示のように、例
えばＴｉコンタクト層２２八 とＴｉＮ非反応Ｊｉ ２
２Ｂとからなる周知のバリアメタル層２２を介在せしめ
ることが望ましい。また配線同士の眉間接続においては
、上記バリアメタル層の必要はなく、図示のように第２
の層間絶縁膜２４の配線コンタクトホール２５を介し、
下層の配線例えばドレイン配線２３ＤのＡｌ−Ｃｕ−Ｔ
ｉ合金層２３Ｂと上層配線２６の７８層２６Ａを直に接
触せしめればよい。
上記実施例に示す半導体装置は、例えば次のような方法
により形成される。
により形成される。
即ち、通常のＭＯＳプロセスに従ってｐ−型Ｓｔ基板１
１のフィールド酸化膜１３及びｐ型チャネルストッパ１
４によって画定された素子形成領域１２に、ゲート酸化
膜１５、ゲート電極１６、ｎ゛型ソース領域１７、ｎ１
型ドレイン領域１８からなるＭＯＳ）ランジスタを形成
した後、このトランジスタのＳＩ１表面上に熱酸化等に
より不純物ブロック用酸化膜１９を形成し、次いでこの
基板上にＣＶＤ法によりＰＳＧ等からなる第１の層間絶
縁膜２０を形成し、この眉間絶縁膜２０に通常のフォト
リソグラフィによりソース及びドレイン領域１７及び１
８を表出する基板コンタクトホール２１Ａ及び２１Ｂを
形成する。
１のフィールド酸化膜１３及びｐ型チャネルストッパ１
４によって画定された素子形成領域１２に、ゲート酸化
膜１５、ゲート電極１６、ｎ゛型ソース領域１７、ｎ１
型ドレイン領域１８からなるＭＯＳ）ランジスタを形成
した後、このトランジスタのＳＩ１表面上に熱酸化等に
より不純物ブロック用酸化膜１９を形成し、次いでこの
基板上にＣＶＤ法によりＰＳＧ等からなる第１の層間絶
縁膜２０を形成し、この眉間絶縁膜２０に通常のフォト
リソグラフィによりソース及びドレイン領域１７及び１
８を表出する基板コンタクトホール２１Ａ及び２１Ｂを
形成する。
次いで上記コンタクトホール２１Ａ 、２１Ｂの内面を
含む第１の層間絶縁膜２０上にアルゴンスパッタ法によ
ってＴｉコンタクト層２２Ａを形成し、次いでリアクテ
ィブスパッタ法によりＴｉＮ非反応層２２Ｂを形成する
。これらはバリアメタル層２２になる。
含む第１の層間絶縁膜２０上にアルゴンスパッタ法によ
ってＴｉコンタクト層２２Ａを形成し、次いでリアクテ
ィブスパッタ法によりＴｉＮ非反応層２２Ｂを形成する
。これらはバリアメタル層２２になる。
次いで上記バリアメタル層２２の形成に引き続いて、上
記ＴｉＮ非反応層２２Ｂ上にアルゴンスパッタ法により
ソース及びドレイン配線の一部になるＴａ層２３＾を形
成し、次いで同じくアルゴンスパッタ法により上記配線
の残部になる＾１−Ｃｕ−Ｔｉ合金層２３Ｂを形成し、
エツチング手段に塩素（ＣＩ）系のガスによるリアクテ
ィブイオンエツチング法を用いる通常のフォトリソグラ
フィにより、上記＾１−ＣｕＴｉ合金層２３Ｂ 、 Ｔ
ａ層２３Ａ 、 ＴｉＮ非反応層２２Ｂ 、 Ｔｉコン
タクト層２２Ａを連続してエツチングし、ＴｉＮ非反応
層２２ＢとＴｉコンタクト層１２八からなるバリアメタ
ル層２２を介してソース領域１７及びドレイン領域１８
に接続する、Ｔａ層２３八とへ１−Ｃｕ−Ｔｉ合金層２
３Ｂとの積層構造のソース配線２３Ｓ及びドレイン配線
２３Ｄを形成する。
記ＴｉＮ非反応層２２Ｂ上にアルゴンスパッタ法により
ソース及びドレイン配線の一部になるＴａ層２３＾を形
成し、次いで同じくアルゴンスパッタ法により上記配線
の残部になる＾１−Ｃｕ−Ｔｉ合金層２３Ｂを形成し、
エツチング手段に塩素（ＣＩ）系のガスによるリアクテ
ィブイオンエツチング法を用いる通常のフォトリソグラ
フィにより、上記＾１−ＣｕＴｉ合金層２３Ｂ 、 Ｔ
ａ層２３Ａ 、 ＴｉＮ非反応層２２Ｂ 、 Ｔｉコン
タクト層２２Ａを連続してエツチングし、ＴｉＮ非反応
層２２ＢとＴｉコンタクト層１２八からなるバリアメタ
ル層２２を介してソース領域１７及びドレイン領域１８
に接続する、Ｔａ層２３八とへ１−Ｃｕ−Ｔｉ合金層２
３Ｂとの積層構造のソース配線２３Ｓ及びドレイン配線
２３Ｄを形成する。
次いで、上記ソース配線２３Ｓ及びドレイン配線２３１
１の形成面上にＣＶＤ法によりＰＳＧ等からなる第２の
眉間絶縁膜２４をか形成し、通常のフォトリソグラフィ
により配線コンタクトホール２５を形成した後、この配
線コンタクトホール２５の内面を含む第２の層間絶縁膜
２４上にアルゴンスパッタ法により上層配線の一部にな
る７８層２６Ａと残部になる＾１−Ｃｕ−Ｔｉ合金層２
６Ｂを形成し、エツチング手段にＣＩ系のガスによるリ
アクティブイオンエツチング法を用いる通常のフォトリ
ソグラフィにより上記Ａｌ−Ｃｕ−Ｔｉ合金層２６Ｂと
Ｔａ層２６八を連続してエツチングし、第２の層間絶縁
膜２４の配線コンタクトホール２５を介し下層の配線例
えばドレイン配線２３Ｄのへｌ−Ｃｕ−Ｔｉ合金層２３
Ｂに、下層部の７８層２６Ａを直に接触させて接続する
Ｔａ層２６八とＡｌ−Ｃｕ−Ｔｉ合金層２６Ｂとの積層
構造を有する上層配線２６を形成する。 このような方
法により形成される上記一実施例に係る金属配線層にお
いては、作用の欄で説明したように、下地金属層にＴｉ
を用いた従来の＾ｌＣｕ−Ｔｉ／Ｔｉ配線層と同様に高
温におけるストレスマイグレーションによる断線率は減
少し、且つ配線幅の広い場合のエレクトロマイグレーシ
ョン寿命も向上して信頼性の高い金属配線が形成される
と同時に、絶縁膜成長等の高温処理において下地金属と
旧との高抵抗な金属間化合物の生成も殆どなくなって低
抵抗の金属配線層が形成され、金属配線によるＲＣ遅延
が減少して半導体装置の高速化が図れる。
１の形成面上にＣＶＤ法によりＰＳＧ等からなる第２の
眉間絶縁膜２４をか形成し、通常のフォトリソグラフィ
により配線コンタクトホール２５を形成した後、この配
線コンタクトホール２５の内面を含む第２の層間絶縁膜
２４上にアルゴンスパッタ法により上層配線の一部にな
る７８層２６Ａと残部になる＾１−Ｃｕ−Ｔｉ合金層２
６Ｂを形成し、エツチング手段にＣＩ系のガスによるリ
アクティブイオンエツチング法を用いる通常のフォトリ
ソグラフィにより上記Ａｌ−Ｃｕ−Ｔｉ合金層２６Ｂと
Ｔａ層２６八を連続してエツチングし、第２の層間絶縁
膜２４の配線コンタクトホール２５を介し下層の配線例
えばドレイン配線２３Ｄのへｌ−Ｃｕ−Ｔｉ合金層２３
Ｂに、下層部の７８層２６Ａを直に接触させて接続する
Ｔａ層２６八とＡｌ−Ｃｕ−Ｔｉ合金層２６Ｂとの積層
構造を有する上層配線２６を形成する。 このような方
法により形成される上記一実施例に係る金属配線層にお
いては、作用の欄で説明したように、下地金属層にＴｉ
を用いた従来の＾ｌＣｕ−Ｔｉ／Ｔｉ配線層と同様に高
温におけるストレスマイグレーションによる断線率は減
少し、且つ配線幅の広い場合のエレクトロマイグレーシ
ョン寿命も向上して信頼性の高い金属配線が形成される
と同時に、絶縁膜成長等の高温処理において下地金属と
旧との高抵抗な金属間化合物の生成も殆どなくなって低
抵抗の金属配線層が形成され、金属配線によるＲＣ遅延
が減少して半導体装置の高速化が図れる。
なお本発明に係る金属配線において、主たる導電層には
、上記Ａｌ−Ｃｕ−Ｔｉ合金層以外にＡｌ−Ｃｕ合金層
、＾１−３ｉ合金層等も適用できる。
、上記Ａｌ−Ｃｕ−Ｔｉ合金層以外にＡｌ−Ｃｕ合金層
、＾１−３ｉ合金層等も適用できる。
また、半導体基体との接続部に介在せしめるバリアメタ
ル層は、上記実施例の構成に限られるものではない。
ル層は、上記実施例の構成に限られるものではない。
以上説明のように、本発明によれば、金属配線層のスト
レスマイグレーション耐性、及びエレクトロマイグレー
ション耐性を向上し、且つ配線層抗を減少することがで
き、金属配線層の信頼性が向上し、且つＲＣ遅延が減少
する。
レスマイグレーション耐性、及びエレクトロマイグレー
ション耐性を向上し、且つ配線層抗を減少することがで
き、金属配線層の信頼性が向上し、且つＲＣ遅延が減少
する。
従って本発明は、高集積化される半導体集積回路装置の
信頼性向上及び高速化に有効である。
信頼性向上及び高速化に有効である。
第１図は本発明の原理説明用模式断面図、第２図は本発
明に係るＡｌ−Ｃｕ−Ｔｉ／Ｔａ配線層の熱処理時間と
シート抵抗との関係図、 第３図は本発明の一実施例の模式側断面図である。 図において、 １は半導体基板、 ２は層間絶縁膜、 ３は金属（Ａ１）配線層、 ３ＡはＴａ層、 ３ＢはＡｌ−０，１％Ｃｕ−０，Ｌ５％Ｔｉ合全Ｔｉ４
は被覆絶縁膜 （［Ｊ／？３１
明に係るＡｌ−Ｃｕ−Ｔｉ／Ｔａ配線層の熱処理時間と
シート抵抗との関係図、 第３図は本発明の一実施例の模式側断面図である。 図において、 １は半導体基板、 ２は層間絶縁膜、 ３は金属（Ａ１）配線層、 ３ＡはＴａ層、 ３ＢはＡｌ−０，１％Ｃｕ−０，Ｌ５％Ｔｉ合全Ｔｉ４
は被覆絶縁膜 （［Ｊ／？３１
Claims (4)
- （１）タンタル層上に、主成分にアルミニウムを含み、
銅及びチタンをともに含んでなる合金層が積層されてな
る２層構造の金属配線層を具備することを特徴とする半
導体装置。 - （２）請求項（１）記載の２層構造の金属配線層が、バ
リアメタル層を介して半導体基体に電気的に接続してい
ることを特徴とする半導体装置。 - （３）前記バリアメタル層がチタン層とその上に積層さ
れた窒化チタン層とからなることを特徴とする請求項（
２）記載の半導体装置。 - （４）請求項（１）記載の２層構造の金属配線層が、コ
ンタクトホールを介し下層の金属配線層に直に接続して
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14235290A JP2900522B2 (ja) | 1990-05-31 | 1990-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14235290A JP2900522B2 (ja) | 1990-05-31 | 1990-05-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0435035A true JPH0435035A (ja) | 1992-02-05 |
| JP2900522B2 JP2900522B2 (ja) | 1999-06-02 |
Family
ID=15313376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14235290A Expired - Lifetime JP2900522B2 (ja) | 1990-05-31 | 1990-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2900522B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000044047A1 (en) * | 1999-01-20 | 2000-07-27 | Infineon Technologies Ag | Microelectronic structure |
| US6232664B1 (en) | 1998-05-28 | 2001-05-15 | Fujitsu Limited | Semiconductor device having A1 alloy wiring |
| US6777810B2 (en) * | 1999-02-19 | 2004-08-17 | Intel Corporation | Interconnection alloy for integrated circuits |
-
1990
- 1990-05-31 JP JP14235290A patent/JP2900522B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6232664B1 (en) | 1998-05-28 | 2001-05-15 | Fujitsu Limited | Semiconductor device having A1 alloy wiring |
| WO2000044047A1 (en) * | 1999-01-20 | 2000-07-27 | Infineon Technologies Ag | Microelectronic structure |
| US6777810B2 (en) * | 1999-02-19 | 2004-08-17 | Intel Corporation | Interconnection alloy for integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2900522B2 (ja) | 1999-06-02 |
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